JP2015133800A - 直流−交流変換器 - Google Patents

Abstract

【課題】パワー半導体素子が発生するノイズおよび高調波歪みをさらに低減することが可能なＤＣ−ＡＣコンバータを提供する。【解決手段】直流−交流変換器１において、積分演算部ＩＯは、アナログ入力信号ＳＩＮとフィードバック信号ＳＦＢとの差を積分する。量子化器ＱＴは、積分演算部ＩＯの出力信号を１ビットのデジタル信号に変換する。駆動回路ＤＲＶは、量子化器ＱＴの出力信号に基づいてブリッジ回路ＢＲを構成する第１および第２の半導体スイッチ素子ＳＥ１，ＳＥ２を駆動する。フリップフロップＵ２は、第１および第２の半導体スイッチ素子ＳＥ１，ＳＥ２の接続ノードＴＯＵＴの電圧変化に応じたデジタル信号を生成する。デジタルアナログ変換部ＣＮＶは、フリップフロップＵ２の出力信号をアナログ信号に変換することによってフィードバック信号を生成する。【選択図】図１

Description

この発明は、直流を交流に変換する直流−交流変換器に関し、特にΔΣ変調を用いた直流―交流変換器に関するものである。

近年、電気機器の省電力化への取り組みが進んでおり、電力を効率よく変換できる電力機器が市場から求められている。従来、直流−直流変換器（ＤＣ−ＤＣコンバータ）およびモータ制御用の直流−交流変換器（ＤＣ−ＡＣコンバータ）などでは、スイッチング素子の制御信号は省電力化のためにパルス幅変調（ＰＷＭ：Pulse Width Modulation）を用いて生成されていた。しかしながら、ＰＷＭによって生成された信号は変調周波数が高く、さらに高調波信号の強度が大きいために、ＥＭＩ（Electro Magnetic Interference）が発生したり、コモンモード電圧が発生したりする問題がある。

そこで、ＰＷＭに変わってＰＤＭ（Pulse Density Modulation）変調を用いたＤＣ−ＤＣコンバータおよびＤＣ−ＡＣコンバータが提案されている。この場合、ＰＤＭ変調器としてΔΣモジュレータが用いられている。その他、オーディオ機器のパワーアンプにおいてもΔΣ変調が利用され始めている。以下、ΔΣ変調を用いた電力機器の例について説明する。

特開平６−２２５５２７号公報（特許文献１）ではΔΣ変調器を用いた電力制御装置が開示されている。この文献の技術は、負荷電流の変動幅が小さく誘導性負荷への出力が安定して得られる電力制御装置を提供することを目的とする。この電力制御装置は、基本構成として、デューティ比変調器（ΔΣモジュレータ）と、振幅変調回路と、整流器とを含む。デューティ比変調器（ΔΣモジュレータ）は、デューティ比設定値に基づいてデューティ比変調信号を出力する。振幅変調回路は、このデューティ比変調信号に基づいてクロック信号を振幅変調する。整流器は、振幅変調回路の出力する振幅変調信号に応じてトランスの一次巻線にスイッチング電流を流し、二次巻線に誘起されたスイッチング電流を整流して負荷側に供給する。

国際公開第２０１２／１３３２４１号（特許文献２）は、多値のパルス密度変調器と、複数のスイッチング素子とを基本構成として含むモータ駆動用のインバータを開示する。多値のパルス密度変調器は、モータの回転を制御する周期信号を変調する。複数のスイッチング素子は、パルス密度変調器の出力信号によって直流電流をオンまたはオフに切替えることによって、複数の交流信号を生成する。

特開平６−２２５５２７号公報 国際公開第２０１２／１３３２４１号

この発明の目的は、ΔΣ変調を用いることにより、従来のＰＷＭ方式のＤＣ−ＡＣコンバータに比べてＥＭＩを低減させるとともに、従来のΔΣ変調を用いた方法に比べて、パワー半導体素子が発生するノイズおよび高調波歪みをさらに低減することが可能なＤＣ−ＡＣコンバータを提供することである。

一実施の形態による直流−交流変換器は、直流電源ノードと接地ノードとの間に直列接続された第１および第２の半導体スイッチ素子を含むブリッジ回路と、第１および第２の半導体スイッチ素子のオンおよびオフを制御する制御回路とを備える。制御回路は、積分演算部と、量子化器と、駆動回路と、フリップフロップと、デジタルアナログ変換部とを含む。積分演算部は、アナログ入力信号とフィードバック信号との差を積分する。量子化器は、積分演算部の出力信号を１ビットのデジタル信号に変換する。駆動回路は、量子化器の出力信号に基づいて第１および第２の半導体スイッチ素子を駆動する。フリップフロップは、第１および第２の半導体スイッチ素子の接続ノードの電圧変化に応じたデジタル信号を生成する。デジタルアナログ変換部は、フリップフロップの出力をアナログ信号に変換することによってフィードバック信号を生成する。

上記の構成によれば、パワー半導体素子が発生するノイズおよび高調波歪みを従来よりも低減させることが可能なＤＣ−ＡＣコンバータを提供することができる。

実施の形態１によるＤＣ−ＡＣコンバータの概略的構成を示すブロック図である。 図１の比較例としてのＤＣ−ＡＣコンバータの構成を示すブロック図である。 実施の形態１によるＤＣ−ＡＣコンバータの詳細な構成を示す回路図である。 図３のＤＣ−ＡＣコンバータの動作を示すタイミング図である。 実施の形態２によるＤＣ−ＡＣコンバータの構成を示す回路図である。 図５のＤＣ−ＡＣコンバータの動作を示すタイミング図である。 実施の形態３によるＤＣ−ＡＣコンバータの構成を示す回路図である。 実施の形態４によるＤＣ−ＡＣコンバータの構成を示す回路図である。

以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［ＤＣ−ＡＣコンバータの概略的構成］
図１は、実施の形態１によるＤＣ−ＡＣコンバータの概略的構成を示すブロック図である。図１を参照して、ＤＣ−ＡＣコンバータ１は、ブリッジ回路ＢＲと、ブリッジ回路を構成する電力用の半導体スイッチ素子を制御する制御回路１０とを含む。

ブリッジ回路ＢＲは、単相ハーフブリッジ回路、単相フルブリッジ回路、または三相ブリッジ回路などの構成を有する。図１には、ブリッジ回路ＢＲに含まれる１つのアーム（たとえば、三相ブリッジ回路の一相分）の構成が示されている。

具体的に、ブリッジ回路ＢＲは、直流電源ノードＶＤＤと接地ノードＶＳＳとの間に直列接続された第１および第２の半導体スイッチ素子ＳＥ１，ＳＥ２を含む。半導体スイッチ素子ＳＥ１，ＳＥ２の接続ノードが出力ノードＴＯＵＴとして負荷に接続される。直流電源ノードＶＤＤには、たとえば、数百ボルトの高電圧が印加されている。

ブリッジ回路ＢＲを構成する半導体スイッチ素子ＳＥ１，ＳＥ２として、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、バイポーラトランジスタ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）などを用いることができる。これらのパワー半導体素子の半導体材料として、Ｓｉ（Silicon）、ＳｉＣ（Silicon Carbide）、またはＧａＮ（Gallium Nitride）などを用いることができる。

制御回路１０は、半導体スイッチ素子ＳＥ１，ＳＥ２のオンおよびオフを制御する。図１に示すように、制御回路１０は、入力信号生成部ＳＧと、積分演算部ＩＯと、量子化器ＱＴと、駆動回路ＤＲＶと、電圧検出部ＤＴと、Ｄフリップフロップ（Ｄ−ＦＦ）Ｕ２と、デジタルアナログ（ＤＡ）変換部ＣＮＶとを含む。

入力信号生成部ＳＧは、負荷電流または負荷電圧などに基づいて、ＤＣ−ＡＣコンバータ１の出力を制御するためのアナログ入力信号ＳＩＮを生成して出力する。積分演算部ＩＯは、アナログ入力信号ＳＩＮとＤＡ変換部ＣＮＶからのフィードバック信号ＳＦＢとの偏差を出力する減算器ＳＵＢと、減算器ＳＵＢの出力を積分する積分器ＩＴとを含む。量子化器ＱＴは、積分器ＩＴの出力を１ビットのデジタル信号に変換する。

駆動回路ＤＲＶは、量子化器ＱＴの出力に応じて第１および第２の半導体スイッチ素子を駆動するゲート駆動信号を出力する。電圧検出部ＤＴは、出力ノードＴＯＵＴの電圧を検出する。通常、駆動回路ＤＲＶおよび電圧検出部ＤＴにはアイソレータが設けられている。さらに、電圧検出部ＤＴには、出力ノードＴＯＵＴの電圧レベルを信号処理系で用いられる電圧レベルまで低減する分圧器が設けられている。

ＤフリップフロップＵ２は、電圧検出部ＤＴによって検出された出力ノードＴＯＵＴの電圧に応じてハイレベル（Ｈレベル）またはローレベル（Ｌレベル）に切り替わるデジタル信号を生成する。ＤフリップフロップＵ２は、半導体スイッチ素子ＳＥ１，ＳＥ２およびアイソレータの遅延時間が、積分演算部ＩＯの動作に影響を与えないように波形を整形するとともにタイミングを調整する。ＤＡ変換部ＣＮＶは、ＤフリップフロップＵ２の１ビットの出力信号をアナログ信号に変換することによってフィードバック信号ＳＦＢを生成する。

図２は、図１の比較例としてのＤＣ−ＡＣコンバータの構成を示すブロック図である。図１および図２を参照して、図２のＤＣ−ＡＣコンバータ９０１は、電圧検出部ＤＴが設けられておらず、量子化器ＱＴの出力信号がＤフリップフロップＵ２に入力される点で図１のＤＣ−ＡＣコンバータ１と異なる。

積分演算部ＩＯ、量子化器ＱＴ、ＤフリップフロップＵ２、およびＤＡ変換部ＣＮＶによって、いわゆるΔΣ変調器９１２が構成される。ＤフリップフロップＵ２は設けられていなくてもよい。ΔΣ変調器９１２は、アナログ入力信号ＳＩＮの振幅に応じてパルス密度が変化する粗密波を生成する。駆動回路ＤＲＶはΔΣ変調器９１２から出力された粗密波に応じて、ブリッジ回路ＢＲを構成する対応の半導体スイッチ素子ＳＥ１，ＳＥ２をオンまたはオフに切替える。

図１のＤＣ−ＡＣコンバータ１は、図２のΔΣ変調器９１２が構成するフィードバックループに駆動回路ＤＲＶおよびブリッジ回路ＢＲも取り込んだものとみなすことができる。なお、フィードバック制御系の安定化のためには、アナログ入力信号ＳＩＮが周期的な信号であることが望ましい。

このような構成によれば、半導体スイッチ素子ＳＥ１，ＳＥ２およびアイソレータなどが発生する雑音および高調波歪みを、ΔΣ変調器が有するノイズシェイピング機能によって高周波数領域に移動させることができるので、ＤＣ−ＡＣコンバータ１の出力電圧を高精度化することができる。さらに、ＰＷＭ変調器を用いたＤＣ−ＡＣコンバータに比べて、変調周波数の主成分及び高調波によって生じる振幅が小さく、ＥＭＩを改善することができる。

［ＤＣ−ＡＣコンバータの詳細な構成］
図３は、実施の形態１によるＤＣ−ＡＣコンバータの詳細な構成を示す回路図である。

図３を参照して、入力信号生成部ＳＧは、出力ノードＴ１Ｐ，Ｔ１Ｎから差動信号（図１のアナログ入力信号ＳＩＮに対応する）を出力する。さらに、入力信号生成部ＳＧは、積分演算部ＩＯ、ＤフリップフロップＵ２、および図１の量子化器ＱＴとしてのコンパレータＣＰ１の各々のタイミングを制御するためのクロックＣＫ１，ＣＫ２を生成する。図３において、図１の量子化器ＱＴおよびＤＡ変換部ＣＮＶは、それぞれラッチドコンパレータＣＰ１およびＤＡ変換器（ＤＡＣ）Ｕ３によって構成される。

積分演算部ＩＯは、スイッチドキャパシタ回路ＳＣ１，ＳＣ２、全差動増幅器Ａ１、およびキャパシタＣＬ１Ｐ，ＣＬ１Ｎを含む、スイッチドキャパシタ積分器として構成される。スイッチドキャパシタ回路ＳＣ１は、４組の相補スイッチ（Ｓ１Ｐ，Ｓ１Ｎ）〜（Ｓ４Ｐ，Ｓ４Ｎ）と、１対のサンプリングキャパシタＣＳ１Ｐ，ＣＳ１Ｎとを含む。

１対の相補スイッチＳ１Ｐ，Ｓ１Ｎは、入力信号生成部ＳＧの差動の出力ノードＴ１Ｐ，Ｔ１Ｎと１対のサンプリングキャパシタＣＳ１Ｐ，ＣＳ１Ｎの一方の端子Ｔ２Ｐ，Ｔ２Ｎとの間にそれぞれ接続される。１対の相補スイッチＳ２Ｐ，Ｓ２Ｎは、端子Ｔ２Ｐ，Ｔ２Ｎとリファレンス電位を与えるリファレンスノードＲＥＦとの間にそれぞれ接続される。１対の相補スイッチＳ３Ｐ，Ｓ３Ｎは、１対のサンプリングキャパシタＣＳ１Ｐ，ＣＳ１Ｎの他方の端子Ｔ３Ｐ，Ｔ３ＮとリファレンスノードＲＥＦとの間にそれぞれ接続される。１対の相補スイッチＳ４Ｐ，Ｓ４Ｎは、端子Ｔ３Ｐ，Ｔ３Ｎと全差動増幅器Ａ１の入力端子Ｔ４Ｎ，Ｔ４Ｐとの間に接続される。入力端子Ｔ４Ｎが反転入力端子であり、入力端子Ｔ４Ｐが非反転入力端子である。

スイッチドキャパシタ回路ＳＣ２は、２組の相補スイッチ（Ｓ５Ｐ，Ｓ５Ｎ），（Ｓ６Ｐ，Ｓ６Ｎ）と、１対のサンプリングキャパシタＣＳ２Ｐ，ＣＳ２Ｎとを含む。

１対の相補スイッチＳ５Ｐ，Ｓ５Ｎは、ＤＡ変換器Ｕ３の差動の出力ノードＴ７Ｐ，Ｔ７Ｎと１対のサンプリングキャパシタＣＳ５Ｐ，ＣＳ５Ｎの一方の端子Ｔ８Ｐ，Ｔ８Ｎとの間にそれぞれ接続される。１対の相補スイッチＳ６Ｐ，Ｓ６Ｎは、端子Ｔ８Ｐ，Ｔ８ＮとリファレンスノードＲＥＦとの間にそれぞれ接続される。サンプリングキャパシタＣＳ５Ｐ，ＣＳ５Ｎの他方の端子は、サンプリングキャパシタＣＳ１Ｐ，ＣＳ２Ｐの他方の端子Ｔ３Ｎ，Ｔ３Ｐにそれぞれ接続される。

スイッチドキャパシタ回路ＳＣ１，ＳＣ２において、スイッチドキャパシタ回路ＳＣ２の負極側のサンプリングキャパシタＣＳ２Ｎがスイッチドキャパシタ回路ＳＣ１の正極側のサンプリングキャパシタＣＳ１Ｐに接続される。同様に、スイッチドキャパシタ回路ＳＣ２の正極側のサンプリングキャパシタＣＳ２Ｐがスイッチドキャパシタ回路ＳＣ１の負極側のサンプリングキャパシタＣＳ１Ｎに接続される。さらに、相補スイッチ（Ｓ３Ｐ，Ｓ３Ｎ），（Ｓ４Ｐ，Ｓ４Ｎ）は、両方のスイッチドキャパシタ回路ＳＣ１，ＳＣ２によって共有されている。これらの構成によって、図１で説明したようにアナログ入力信号ＳＩＮからフィードバック信号ＳＦＢが減算される。

キャパシタＣＬ１Ｐは、全差動増幅器Ａ１の入力端子Ｔ４Ｎと出力端子Ｔ５Ｐとの間に接続され、キャパシタＣＬ１Ｎは入力端子Ｔ４Ｐと出力端子Ｔ５Ｎとの間に接続される。これによって、全差動増幅器Ａ１は積分器として機能する。

１ビットの量子化器としてのラッチドコンパレータＣＰ１の入力端子Ｔ６Ｎ，Ｔ６Ｐは、全差動増幅器Ａ１の出力端子Ｔ５Ｐ，Ｔ５Ｎにそれぞれ接続される。ラッチドコンパレータＣＰ１は、反転入力端子Ｔ６Ｎの入力電圧と非反転入力端子Ｔ６Ｐの入力電圧との間の大小関係が反転するまで出力信号の論理レベル（ＨレベルまたはＬレベル）を保持する。

駆動回路ＤＲＶは、アイソレータＩＳ１と、ドライバＤ１，Ｄ２とを含む。アイソレータＩＳ１は、ラッチドコンパレータＣＰ１とドライバＤ１，Ｄ２とを電気的に分離する。ドライバＤ１は、出力ノードＴＯＵＴを基準電圧として動作する。ドライバＤ１は、アイソレータＩＳ１を介して受けたラッチドコンパレータＣＰ１の出力信号に応じて、高電位側の半導体スイッチ素子ＳＥ１のオンおよびオフを制御するためのゲート駆動信号を出力する。ドライバＤ２は、アイソレータＩＳ１を介して受けたラッチドコンパレータＣＰ１の出力信号に応じて、低電位側の半導体スイッチ素子ＳＥ２のオンおよびオフを制御するためのゲート駆動信号を出力する。

電圧検出部ＤＴは、分圧器Ｘ１と、バッファ（増幅器）Ｕ１と、アイソレータＩＳ２とを含む。分圧器Ｘ１は、出力ノードＴＯＵＴの電圧を信号処理系の電圧の大きさに変換する。分圧器Ｘ１の出力ノードは、バッファＵ１を介してアイソレータＩＳ２に接続される。アイソレータＩＳ２は、分圧器Ｘ１およびバッファＵ１と、ＤフリップフロップＵ２とを電気的に分離するために設けられている。

分圧器Ｘ１は、ブリッジ回路ＢＲに与えられる電源電圧をΔΣ変調器側の電源電圧に変換できれば良い。たとえば、ブリッジ回路ＢＲの電源電圧が６００Ｖ系で、ΔΣ変調器側が５Ｖ系ならば、分圧比を１／１２５以下になるように設定する。分圧方法は、抵抗分圧によってもよいし、トランスによって分圧してもよい。トランスで分圧する場合には、電圧検出部ＤＴにアイソレータＩＳ２を設ける必要はなくなる。

ＤフリップフロップＵ２は、アイソレータＩＳ２に接続され、半導体スイッチ素子ＳＥ１，ＳＥ２およびアイソレータＩＳ１,ＩＳ２の遅延時間が、上述の積分演算部ＩＯの動作に影響を与えないように、波形を整形する。

ＤＡ変換器Ｕ３は、ＤフリップフロップＵ２の１ビットの出力信号を差動のアナログ信号に変換する。ＤＡ変換器Ｕ３は、生成した差動のアナログ信号を１対のスイッチ素子Ｓ５Ｐ，Ｓ５Ｎに出力する。

なお、図３において、一点鎖線１１よりも右側が半導体集積回路（ＩＣ）の外側になり、一点鎖線１１よりも左側が半導体ＩＣの内部になる。一点鎖線１２を境界として左右の回路が絶縁されている。

［ＤＣ−ＡＣコンバータの動作］
図４は、図３のＤＣ−ＡＣコンバータ１の動作を示すタイミング図である。以下、図３および図４を参照して、図３のＤＣ−ＡＣコンバータ１の動作について説明する。

図４に示すように、ＤＣ−ＡＣコンバータ１は、クロックＣＫ１およびＣＫ２に基づいて動作する。クロックＣＫ１がＨレベルの状態とクロックＣＫ２がＨレベルの状態とに重なりがないようになっている。

クロックＣＫ１がＨレベルのとき、相補スイッチ素子（Ｓ２Ｐ，Ｓ２Ｎ），（Ｓ４Ｐ，Ｓ４Ｎ），（Ｓ６Ｐ，Ｓ６Ｎ）がオン状態になる。図３において、クロックＣＫ１がＨレベルのときにオン状態になるスイッチ素子は実線の矩形で囲んでいる。一方、クロックＣＫ２がＨレベルのとき、相補スイッチ素子（Ｓ１Ｐ，Ｓ１Ｎ），（Ｓ３Ｐ，Ｓ３Ｎ），（Ｓ５Ｐ，Ｓ５Ｎ）がオン状態になる。図３において、クロックＣＫ２がＨレベルのときにオン状態になるスイッチ素子は破線の矩形で囲んでいる。

したがって、積分演算部ＩＯは、クロックＣＫ１の立上がり（ｔ１０１、ｔ１０５、ｔ１０９、ｔ１１３）から立下がり（ｔ１０２，ｔ１０６，ｔ１１０，ｔ１１４）までの間で積分を実行する。クロックＣＫ２の立上がり（ｔ１０３，ｔ１０７，ｔ１１１，ｔ１１５）から立下がり（ｔ１０４，ｔ１０８，ｔ１１２，ｔ１１６）までは、アナログ入力信号が１対のサンプリングキャパシタＣＳ１Ｐ，ＣＳ１Ｎに保持され、フィードバック信号が１対のサンプリングキャパシタＣＳ２Ｐ，ＣＳ２Ｎに保持される。

ラッチドコンパレータＣＰ１は、クロックＣＫ１の立下がりエッジ（図３でＣＫ１ｄと記載する）で動作する。一方、ＤフリップフロップＵ２は、クロックＣＫ２の立下がりエッジ（図３でＣＫ２ｄと記載する）で動作する。したがって、クロックＣＫ１の立下がりエッジからクロックＣＫ２の立下がりエッジまでの期間Ｔｄで、アイソレータＩＳ１、ドライバＤ１，Ｄ２、半導体スイッチ素子ＳＥ１，ＳＥ２、分圧器Ｘ１、およびアイソレータＩＳ２を経由した信号が、ＤフリップフロップＵ２に入力され、ＤフリップフロップＵ２の内部状態が更新される。ＤフリップフロップＵ２の内部状態に応じてフィードバック信号が積分演算部ＩＯに再び入力される。ｎサイクル目の積分に使われるＤフリップフロップの出力値は、１サイクル前の（ｎ−１）サイクル目の出力値である。

コンパレータＣＰ１の出力ｖｄ［ｎ−１］とＤフリップフロップＵ２の出力ｖｄ［ｎ−１］には期間Ｔｄの時間差があるので、この時間差の範囲内であれば、アイソレータＩＳ１，ＩＳ２、ドライバＤ１，Ｄ２、および半導体スイッチ素子ＳＥ１，ＳＥ２などが遅延しても、ＤＣ−ＡＣコンバータ１は問題なく動作する。

以上のとおり、実施の形態１のＤＣ−ＡＣコンバータによれば、従来よりも雑音および高調波歪の少ない出力電圧を生成可能になり、ＥＭＩを改善することができる。

＜実施の形態２＞
［ＤＣ−ＡＣコンバータの構成］
図５は、実施の形態２によるＤＣ−ＡＣコンバータの構成を示す回路図である。図５のＤＣ−ＡＣコンバータ２は、いわゆる２次のΔΣ変調を行う。すなわち、積分演算部ＩＯは、入力信号生成部ＳＧからのアナログ入力信号とフィードバック信号との偏差を積分する第１の積分演算部ＩＯ１と、第１の積分演算部ＩＯ１の出力信号とフィードバック信号との偏差を積分する第２の積分演算部ＩＯ２とを含む。第２の積分演算部の出力信号がラッチドコンパレータＣＰ１に入力される。ＤＡ変換部ＣＮＶは、積分演算部ＩＯ１，ＩＯ２用にそれぞれフィードバック信号を生成するＤＡ変換器Ｕ３，Ｕ４を含む。

第１の積分演算部ＩＯ１の構成は、図３の積分演算部ＩＯの構成と同一であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。第２の積分演算部ＩＯ２の構成は第１の積分演算部ＩＯ１と同様であるので、以下その構成を簡単に説明する。

第２の積分演算部ＩＯ２は、スイッチドキャパシタ回路ＳＣ３，ＳＣ４、全差動増幅器Ａ２、およびキャパシタＣＬ２Ｐ，ＣＬ２Ｎを含む、スイッチドキャパシタ積分器として構成される。スイッチドキャパシタ回路ＳＣ３は、４組の相補スイッチ（Ｓ７Ｐ，Ｓ７Ｎ）〜（Ｓ１０Ｐ，Ｓ１０Ｎ）と、１対のサンプリングキャパシタＣＳ３Ｐ，ＣＳ３Ｎとを含む。

１対の相補スイッチＳ７Ｐ，Ｓ７Ｎは、全差動増幅器Ａ１の差動の出力ノードＴ５Ｐ，Ｔ５Ｎと１対のサンプリングキャパシタＣＳ３Ｐ，ＣＳ３Ｎの一方の端子Ｔ９Ｐ，Ｔ９Ｎとの間にそれぞれ接続される。１対の相補スイッチＳ８Ｐ，Ｓ８Ｎは、端子Ｔ９Ｐ，Ｔ９ＮとリファレンスノードＲＥＦとの間にそれぞれ接続される。１対の相補スイッチＳ９Ｐ，Ｓ９Ｎは、１対のサンプリングキャパシタＣＳ３Ｐ，ＣＳ３Ｎの他方の端子Ｔ１０Ｐ，Ｔ１０ＮとリファレンスノードＲＥＦとの間にそれぞれ接続される。１対の相補スイッチＳ１０Ｐ，Ｓ１０Ｎは、端子Ｔ１０Ｐ，Ｔ１０Ｎと全差動増幅器Ａ２の入力端子Ｔ１１Ｎ，Ｔ１１Ｐとの間に接続される。入力端子Ｔ１１Ｎが反転入力端子であり、入力端子Ｔ１１Ｐが非反転入力端子である。

スイッチドキャパシタ回路ＳＣ４は、２組の相補スイッチ（Ｓ１１Ｐ，Ｓ１１Ｎ），（Ｓ１２Ｐ，Ｓ１２Ｎ）と、１対のサンプリングキャパシタＣＳ４Ｐ，ＣＳ４Ｎとを含む。

１対の相補スイッチＳ１１Ｐ，Ｓ１１Ｎは、ＤＡ変換器Ｕ４の差動の出力ノードＴ１３Ｐ，Ｔ１３Ｎと１対のサンプリングキャパシタＣＳ４Ｐ，ＣＳ４Ｎの一方の端子Ｔ１４Ｐ，Ｔ１４Ｎとの間にそれぞれ接続される。１対の相補スイッチＳ１２Ｐ，Ｓ１２Ｎは、端子Ｔ１４Ｐ，Ｔ１４ＮとリファレンスノードＲＥＦとの間にそれぞれ接続される。サンプリングキャパシタＣＳ４Ｐ，ＣＳ４Ｎの他方の端子は、サンプリングキャパシタＣＳ３Ｐ，ＣＳ３Ｎの他方の端子Ｔ１０Ｎ，Ｔ１０Ｐに接続される。

キャパシタＣＬ２Ｐは、全差動増幅器Ａ２の入力端子Ｔ１１Ｎと出力端子Ｔ１２Ｐとの間に接続され、キャパシタＣＬ２Ｎは入力端子Ｔ１１Ｐと出力端子Ｔ１２Ｎとの間に接続される。これによって、全差動増幅器Ａ２は積分器として機能する。

図５のその他の構成は図３の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［ＤＣ−ＡＣコンバータの動作］
図５のＤＣ−ＡＣコンバータの動作は実施の形態１の場合と同様である。すなわち、入力信号生成部ＳＧからのアナログ入力信号は２次のスイッチトキャパシタ積分器（積分演算部ＩＯ）で積分される。積分結果は、量子化器としてのラッチドコンパレータＣＰ１で２値化される。量子化器の出力信号は、絶縁ドライバ（駆動回路）ＤＲＶを介してブリッジ回路ＢＲを構成する半導体スイッチ素子ＳＥ１，ＳＥ２のゲートに入力される。ブリッジ回路ＢＲの出力電圧によって負荷が駆動される。

ブリッジ回路ＢＲの出力電圧は分圧器Ｘ１によって分圧される。この分圧電圧はアイソレータＩＳを介してＤフリップフロップＵ２に入力され、ＤフリップフロップＵ２で波形整形される。ＤフリップフロップＵ２を設けることによって、半導体スイッチ素子ＳＥ１，ＳＥ２の遅延が、積分演算部ＩＯの動作に影響を与えないようにすることができる。ＤフリップフロップＵ２の出力信号は、１ビットのＤＡ変換器Ｕ３，Ｕ４を介して、スイッチトキャパシタ積分器（積分演算部ＩＯ）へ入力される。これによって、半導体スイッチ素子ＳＥ１，ＳＥ２の出力電圧に比例する信号が入力アナログ信号から減算される。

上記の一連の信号の流れによって、ノイズシェイピング動作が実行される。さらに、２次のΔΣ変調を用いることによって、実施の形態１の場合よりも、ノイズシェイピング能力が向上し、かつ出力波形の周期性も低下し、高調波歪みおよびノイズが低下する。この結果、ＤＣ−ＡＣコンバータの出力電圧が高精度化する。以下、図６を参照して、図５のＤＣ−ＡＣコンバータの動作についてさらに説明する。

図６は、図５のＤＣ−ＡＣコンバータ２の動作を示すタイミング図である。図５および図６を参照して、ＤＣ−ＡＣコンバータ２は、クロックＣＫ１およびＣＫ２に基づいて動作する。クロックＣＫ１がＨレベルの状態とクロックＣＫ２がＨレベルの状態とに重なりがないようになっている。

クロックＣＫ１がＨレベルのとき、相補スイッチ素子（Ｓ２Ｐ，Ｓ２Ｎ），（Ｓ４Ｐ，Ｓ４Ｎ），（Ｓ６Ｐ，Ｓ６Ｎ），（Ｓ７Ｐ，Ｓ７Ｎ），（Ｓ９Ｐ，Ｓ９Ｎ），（Ｓ１１Ｐ，Ｓ１１Ｎ）がオン状態になる。図５において、クロックＣＫ１がＨレベルのときにオン状態になるスイッチ素子は実線の矩形で囲んでいる。一方、クロックＣＫ２がＨレベルのとき、相補スイッチ素子（Ｓ１Ｐ，Ｓ１Ｎ），（Ｓ３Ｐ，Ｓ３Ｎ），（Ｓ５Ｐ，Ｓ５Ｎ），（Ｓ８Ｐ，Ｓ８Ｎ），（Ｓ１０Ｐ，Ｓ１０Ｎ），（Ｓ１２Ｐ，Ｓ１２Ｎ）がオン状態になる。図３において、クロックＣＫ２がＨレベルのときにオン状態になるスイッチ素子は破線の矩形で囲んでいる。

したがって、第１の積分演算部ＩＯ１は、クロックＣＫ１の立上がり（ｔ２０１、ｔ２０５、ｔ２０９、ｔ２１３）から立下がり（ｔ２０２，ｔ２０６，ｔ２１０，ｔ２１４）までの間で積分を実行する。クロックＣＫ２の立上がり（ｔ２０３，ｔ２０７，ｔ２１１，ｔ２１５）から立下がり（ｔ２０４，ｔ２０８，ｔ２１２，ｔ２１６）までは、アナログ入力信号が１対のサンプリングキャパシタＣＳ１Ｐ，ＣＳ１Ｎに保持され、フィードバック信号が１対のサンプリングキャパシタＣＳ２Ｐ，ＣＳ２Ｎに保持される。

一方、第２の積分演算部ＩＯ２は、クロックＣＫ２の立上がり（ｔ２０３，ｔ２０７，ｔ２１１，ｔ２１５）から立下がり（ｔ２０４，ｔ２０８，ｔ２１２，ｔ２１６）までの間で積分を実行する。クロックＣＫ１の立上がり（ｔ２０１、ｔ２０５、ｔ２０９、ｔ２１３）から立下がり（ｔ２０２，ｔ２０６，ｔ２１０，ｔ２１４）までは、第１の積分演算部ＩＯ１の出力信号が１対のサンプリングキャパシタＣＳ３Ｐ，ＣＳ３Ｎに保持され、フィードバック信号が１対のサンプリングキャパシタＣＳ４Ｐ，ＣＳ４Ｎに保持される。

ラッチドコンパレータＣＰ１は、クロックＣＫ２の立下がりエッジ（図５でＣＫ２ｄと記載する）で動作する。一方、ＤフリップフロップＵ２は、クロックＣＫ１の立下がりエッジ（図５でＣＫ１ｄと記載する）で動作する。したがって、クロックＣＫ２の立下がりエッジからクロックＣＫ１の立下がりエッジまでの期間Ｔｄで、アイソレータＩＳ１、ドライバＤ１，Ｄ２、半導体スイッチ素子ＳＥ１，ＳＥ２、分圧器Ｘ１、およびアイソレータＩＳ２を経由した信号が、ＤフリップフロップＵ２に入力され、ＤフリップフロップＵ２の内部状態が更新される。ＤフリップフロップＵ２の内部状態に応じてフィードバック信号が積分演算部ＩＯに再び入力される。

アイソレータＩＳ１，ＩＳ２および半導体スイッチ素子ＳＥ１，ＳＥ２をΔΣ変調のフィードバックループに入れた場合、波形の大幅な遅延および波形の崩れが発生し、フィードバックが間に合わない可能性がある。そこで、コンパレータＣＰ１の動作の開始とＤフリップフロップＵ２の動作の開始との間で、アイソレータＩＳ１，ＩＳ２および半導体スイッチ素子ＳＥ１，ＳＥを動作させる。すなわち、図６の期間Ｔｄの間に半導体スイッチ素子ＳＥ１，ＳＥ２がスイッチングを終えるようにする。このためには、クロックＣＫ２の立下がりからクロックＣＫ１の立下がりまでの時間Ｔｄよりも、半導体スイッチ素子ＳＥ１，ＳＥ２の立上がり時間および立下がり時間の和が短いことが必要である。この結果、半導体スイッチ素子ＳＥ１，ＳＥ２の動作による遅延および波形の崩れがΔΣ変調器の動作に影響を与えないようにできる。

以下、数式を用いて図５のＤＣ−ＡＣコンバータ２の動作についてさらに説明する。簡単のためにシングルエンド信号で表記している。第１の積分演算部ＩＯ１の出力をｘ１（ｎ）とし、第２の積分演算部ＩＯ２の出力をｘ２（ｎ）とする。入力信号生成部ＳＧからの入力信号をｕ（ｎ）とし、フィードバック信号をｖ（ｎ）とする。Ｑは量子化を行う関数であり、コンパレータＣＰ１で量子化が実行される。コンパレータＣＰ１からは、ｘ２（ｎ）が閾値を超えたら１が出力され、閾値以下の場合は０が出力される。ＤフリップフロップＵ２の出力信号としてフィードバック信号ｖ（ｎ）が生成される。係数ａ１，ａ２，ｂ１，ｃ１を用いると、以下の関係式が成り立つ。

ｘ１（ｎ＋１）＝ｘ１（ｎ）＋ｂ１・ｕ（ｎ）−ａ１・ｖ（ｎ） …(1)
ｘ２（ｎ＋１）＝ｘ２（ｎ）＋ｃ１・ｘ１（ｎ）−ａ２・ｖ（ｎ） …(2)
ｖ（ｎ）＝Ｑ（ｘ２（ｎ）） …(3)
上式を参照すると、制御回路１０によるΔΣ変調の一連の動作は以下の通りになる。クロックＣＫ１がＨレベルの状態で、制御回路１０は、ＤＡＣからの出力ｖ（ｎ）を減算し（微分に相当する）、入力ｕ（ｎ）を加算しつつ、第１のスイッチトキャパシタ積分器の積分動作ｘ１（ｎ＋１）を実施する。クロックＣＫ２がＨレベルの状態で、制御回路１０は、第１のスイッチトキャパシタ積分器の一つ前の状態ｘ１（ｎ）を用いて、第２のスイッチトキャパシタ積分器の積分動作ｘ２（ｎ＋１）を実施する。制御回路１０は、この第２のスイッチトキャパシタ積分器の値を使って、コンパレータＣＰ１で量子化することによって信号ｖ（ｎ＋１）を生成する。量子化した結果は、次の周期に、第１と第２のスイッチトキャパシタ積分器の積分動作に利用される。

係数ａ１，ａ２，ｂ１，ｃ１は、ＭＡＴＬＡＢで動作するThe Delta-Sigma Toolboxなどを用いて決定することができる。決定した係数ａ１，ａ２，ｂ１，ｃ１をもとに、電源電圧および信号振幅の最大値を用いて、各容量（ＣＳｎＰ，ＣＳｎＮ，ＣＬｍＰ，ＣＬｍＮ、ただし、ｎ＝１〜４、ｍ＝１，２）の値へスケーリングが行われる。

＜実施の形態３＞
図７は、実施の形態３によるＤＣ−ＡＣコンバータの構成を示す回路図である。図７のＤＣ−ＡＣコンバータ３は、第１および第２の積分演算部ＩＯ１，ＩＯ２およびＤＡ変換部ＣＮＶの構成が図５のＤＣ−ＡＣコンバータ２と異なる。

具体的に、積分演算部ＩＯ１は、抵抗素子Ｒ１ｐ，Ｒ１ｎと、全差動増幅器Ａ１と、積分用のキャパシタＣＬ１Ｐ，ＣＬ１Ｎとを含む。積分演算部ＩＯ２は、抵抗素子Ｒ２ｐ，Ｒ２ｎと、全差動増幅器Ａ２と、積分用のキャパシタＣＬ２Ｐ，ＣＬ２Ｎとを含む。ＤＡ変換部ＣＮＶは、第１および第２の積分演算部ＩＯ１，ＩＯ２にそれぞれフィードバック信号を出力するための１ビットの電流ＤＡ変換器（ＩＤＡＣ）Ｕ３，Ｕ４を含む。

一対の抵抗素子Ｒ１ｐ，Ｒ１ｎは、入力信号生成部ＳＧの差動の出力ノードＴ１Ｐ，Ｔ１Ｎと全差動増幅器Ａ２の差動の入力端子Ｔ４Ｎ，Ｔ４Ｐとの間にそれぞれ接続される。電流ＤＡ変換器Ｕ３の差動の出力ノードＴ７Ｐ，Ｔ７Ｎは、全差動増幅器Ａ２の差動の入力端子Ｔ４Ｐ，Ｔ４Ｎにそれぞれ接続される。キャパシタＣＬ１Ｐは、全差動増幅器Ａ１の入力端子Ｔ４Ｎと出力端子Ｔ５Ｐとの間に接続され、キャパシタＣＬ１Ｎは入力端子Ｔ４Ｐと出力端子Ｔ５Ｎとの間に接続される。

同様に、一対の抵抗素子Ｒ２ｐ，Ｒ２ｎは、全差動増幅器Ａ２の差動の出力端子Ｔ５Ｐ，Ｔ５Ｎと全差動増幅器Ａ２の差動の入力端子Ｔ１１Ｎ，Ｔ１１Ｐとの間にそれぞれ接続される。電流ＤＡ変換器Ｕ４の差動の出力ノードＴ１３Ｐ，Ｔ１３Ｎは、全差動増幅器Ａ２の差動の入力端子Ｔ１１Ｐ，Ｔ１１Ｎにそれぞれ接続される。キャパシタＣＬ２Ｐは、全差動増幅器Ａ２の入力端子Ｔ１１Ｎと出力端子Ｔ１２Ｐとの間に接続され、キャパシタＣＬ２Ｎは入力端子Ｔ１１Ｐと出力端子Ｔ１２Ｎとの間に接続される。

上記の構成によれば、実施の形態１，２のＤＣ−ＡＣコンバータと比較して、時間的に連続な入力信号に対して連続的に動作することが可能になる。図７のその他の構成は図５の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、図７の構成において第２積分演算部ＩＯ２を設けない構成も可能である。

＜実施の形態４＞
図８は、実施の形態４によるＤＣ−ＡＣコンバータの構成を示す回路図である。図８のＤＣ−ＡＣコンバータ４は、第２の積分演算部ＩＯ２の構成を図５に示すスイッチドキャパシタ積分器を用いた構成に置換した点で図７のＤＣ−ＡＣコンバータ３と異なる。図８のその他の点は、図５および図７に示すＤＣ−ＡＣコンバータ２，３と同様であるので同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

図８の構成によれば、図７の構成に比べて、ノイズシェイピング能力が向上し、かつ出力波形の周期性も低下し、歪みやノイズが低下し、結果としてＤＣ−ＡＣコンバータの出力電圧を高精度化することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。たとえば、上記の実施の形態では、積分演算部への入力信号および出力信号が差動信号の場合について説明したが、シングルエンド信号の場合についても同様である。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１〜４ ＤＣ−ＡＣコンバータ、１０ 制御回路、Ａ１，Ａ２ 全差動増幅器、ＢＲ ブリッジ回路、ＣＫ１，ＣＫ２ クロック、ＣＬ１Ｐ，ＣＬ１Ｎ，ＣＬ２Ｐ，ＣＬ２Ｎ キャパシタ、ＣＮＶ ＤＡ変換部、ＣＰ１ ラッチドコンパレータ、Ｄ１，Ｄ２ ドライバ、ＤＲＶ 駆動回路（絶縁ドライバ）、ＤＴ 電圧検出部、ＩＯ，ＩＯ１，ＩＯ２ 積分演算部、ＩＳ１，ＩＳ２ アイソレータ、ＳＣ１〜ＳＣ４ スイッチドキャパシタ回路、ＳＥ１，ＳＥ２ 半導体スイッチ素子、ＳＦＢ フィードバック信号、ＳＧ 入力信号生成部、ＳＩＮ アナログ入力信号、ＳＵＢ 減算器、ＴＯＵＴ 出力ノード、Ｔｄ 期間、Ｕ１ バッファ、Ｕ２ フリップフロップ、Ｕ３，Ｕ４ ＤＡ変換器、Ｘ１ 分圧器。

Claims (7)

1. 直流電源ノードと接地ノードとの間に直列接続された第１および第２の半導体スイッチ素子を含むブリッジ回路と、
   前記第１および第２の半導体スイッチ素子のオンおよびオフを制御する制御回路とを備え、
   前記制御回路は、
   アナログ入力信号とフィードバック信号との差を積分する積分演算部と、
   前記積分演算部の出力信号を１ビットのデジタル信号に変換する量子化器と、
   前記量子化器の出力信号に基づいて前記第１および第２の半導体スイッチ素子を駆動する駆動回路と、
   前記第１および第２の半導体スイッチ素子の接続ノードの電圧変化に応じたデジタル信号を生成するフリップフロップと、
   前記フリップフロップの出力をアナログ信号に変換することによって前記フィードバック信号を生成するデジタルアナログ変換部とを含む、直流−交流変換器。
2. 前記積分演算部は、
   第１のキャパシタおよび複数のスイッチ素子を含む第１のスイッチドキャパシタ回路と、
   第２のキャパシタおよび複数のスイッチ素子を含む第２のスイッチドキャパシタ回路と、
   入出力端子間に積分用キャパシタが設けられた増幅器とを含み、
   前記第１のキャパシタの第１の端子は、第１のスイッチ素子を介して前記アナログ入力信号を受けるともに、第２のスイッチ素子を介して参照電位を受け、
   前記第１のキャパシタの第２の端子は、第３のスイッチ素子を介して前記参照電位を受けるともに、第４のスイッチ素子を介して前記増幅器の入力端子に接続され、
   前記第２のキャパシタの第１の端子は、第５のスイッチ素子を介して前記フィードバック信号を受けるとともに、第６のスイッチ素子を介して前記参照電位を受け、
   前記第２のキャパシタの第２の端子は、前記第１のキャパシタの前記第２の端子に接続される、請求項１に記載の直流−交流変換器。
3. 前記積分演算部は、
   一端に前記アナログ入力信号を受け、他端に前記フィードバック信号を受ける抵抗素子と、
   入出力端子間に積分用キャパシタが設けられた増幅器とを含み、
   前記抵抗素子の前記他端は、前記増幅器の入力端子に接続される、請求項１に記載の直流−交流変換器。
4. 前記積分演算部は、
   前記アナログ信号と前記フィードバック信号との差を積分する第１の積分演算部と、
   前記第１の積分演算部の出力信号と前記フィードバック信号との差を積分する第２の積分演算部とを含み、
   前記量子化器は、前記第２の積分演算部の出力信号を１ビットのデジタル信号に変換する、請求項１に記載の直流−交流変換器。
5. 前記第１の積分演算部は、
   第１のキャパシタおよび複数のスイッチ素子を含む第１のスイッチドキャパシタ回路と、
   第２のキャパシタおよび複数のスイッチ素子を含む第２のスイッチドキャパシタ回路と、
   入出力端子間に第１の積分用キャパシタが設けられた第１の増幅器とを含み、
   前記第１のキャパシタの第１の端子は、第１のスイッチ素子を介して前記アナログ入力信号を受けるともに、第２のスイッチ素子を介して参照電位を受け、
   前記第１のキャパシタの第２の端子は、第３のスイッチ素子を介して前記参照電位を受けるともに、第４のスイッチ素子を介して前記第１の増幅器の入力端子に接続され、
   前記第２のキャパシタの第１の端子は、第５のスイッチ素子を介して前記フィードバック信号を受けるとともに、第６のスイッチ素子を介して前記参照電位を受け、
   前記第２のキャパシタの第２の端子は、前記第１のキャパシタの前記第２の端子に接続され、
   前記第２の積分演算部は、
   第３のキャパシタおよび複数のスイッチ素子を含む第３のスイッチドキャパシタ回路と、
   第４のキャパシタおよび複数のスイッチ素子を含む第４のスイッチドキャパシタ回路と、
   入出力端子間に第２の積分用キャパシタが設けられた第２の増幅器とを含み、
   前記第３のキャパシタの第１の端子は、第７のスイッチ素子を介して前記第１の増幅器の出力信号を受けるともに、第８のスイッチ素子を介して参照電位を受け、
   前記第３のキャパシタの第２の端子は、第９のスイッチ素子を介して前記参照電位を受けるともに、第１０のスイッチ素子を介して前記第２の増幅器の入力端子に接続され、
   前記第４のキャパシタの第１の端子は、第１１のスイッチ素子を介して前記フィードバック信号を受けるとともに、第１２のスイッチ素子を介して前記参照電位を受け、
   前記第４のキャパシタの第２の端子は、前記第３のキャパシタの前記第２の端子に接続される、請求項４に記載の直流−交流変換器。
6. 前記第１の積分演算部は、
   一端に前記アナログ入力信号を受け、他端に前記フィードバック信号を受ける第１の抵抗素子と、
   入出力端子間に第１の積分用キャパシタが設けられた第１の増幅器とを含み、
   前記第１の抵抗素子の前記他端は、前記第１の増幅器の入力端子に接続され、
   前記第２の積分演算部は、
   一端に前記第１の増幅器の出力信号を受け、他端に前記フィードバック信号を受ける第２の抵抗素子と、
   入出力端子間に第２の積分用キャパシタが設けられた第２の増幅器とを含み、
   前記第２の抵抗素子の前記他端は、前記第２の増幅器の入力端子に接続される、請求項４に記載の直流−交流変換器。
7. 前記第１の積分演算部は、
   一端に前記アナログ入力信号を受け、他端に前記フィードバック信号を受ける第１の抵抗素子と、
   入出力端子間に第１の積分用キャパシタが設けられた第１の増幅器とを含み、
   前記第１の抵抗素子の前記他端は、前記第１の増幅器の入力端子に接続され、
   前記第２の積分演算部は、
   第１のキャパシタおよび複数のスイッチ素子を含む第１のスイッチドキャパシタ回路と、
   第２のキャパシタおよび複数のスイッチ素子を含む第２のスイッチドキャパシタ回路と、
   入出力端子間に第２の積分用キャパシタが設けられた第２の増幅器とを含み、
   前記第１のキャパシタの第１の端子は、第１のスイッチ素子を介して前記第１の増幅器の出力信号を受けるともに、第２のスイッチ素子を介して参照電位を受け、
   前記第１のキャパシタの第２の端子は、第３のスイッチ素子を介して前記参照電位を受けるともに、第４のスイッチ素子を介して前記第２の増幅器の入力端子に接続され、
   前記第２のキャパシタの第１の端子は、第５のスイッチ素子を介して前記フィードバック信号を受けるとともに、第６のスイッチ素子を介して前記参照電位を受け、
   前記第２のキャパシタの第２の端子は、前記第１のキャパシタの前記第２の端子に接続される、請求項４に記載の直流−交流変換器。

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