JP2011228778A - Ａ／ｄ変換器および信号処理回路 - Google Patents

Abstract

【課題】Ｄ／Ａ変換機能を有するものであって、回路構成の変更を伴うことなくＡ／Ｄ変換およびＤ／Ａ変換の分解能を変更可能なＡ／Ｄ変換器を提供する。
【解決手段】巡回型Ａ／Ｄ変換器１は、外部から与えられるADC/DAC機能切替信号に応じて制御回路１０がスイッチＳ１〜Ｓ１１の切り替えを制御することにより、外部より信号入力端子３を介して入力される入力信号電圧ＶinをＡ／Ｄ変換して１２ビットのＡ／Ｄ変換値を出力するＡ／Ｄ変換動作と、外部より与えられるデジタル値をＤ／Ａ変換して得られるアナログ電圧Ｖoutを信号出力端子９を介して出力するＤ／Ａ変換動作とを選択的に実行可能に構成される。
【選択図】図１

Description

本発明は、巡回型のＡ／Ｄ変換器およびそのＡ／Ｄ変換器を備えた信号処理回路に関する。

圧力センサ、電流センサなど一般的な各種センサの出力形式としては、アナログ出力形式とデジタル出力形式とがある。前者は、センサエレメントから出力される信号を増幅などのアナログ信号処理を施し、アナログ信号（主に電圧）としてセンサ外部に出力する形式である。後者は、センサエレメントから出力される信号をＡ／Ｄ変換したデジタル値としてセンサ外部に出力する形式である。通常、センサを用いるアプリケーションに応じて必要とされるセンサの出力形式は異なる。このため、従来では、必要とされる出力形式に応じて出力段の回路を適宜設計したり、あるいは、両形式に対応可能な出力段の回路（アナログ出力のための回路およびデジタル出力のための回路）を搭載した上でこれらを使い分ける必要があった。このようなことから、上記回路を開発するためのコスト、回路を形成するチップの製造コストおよび開発期間が増大するという問題が生じていた。

一方、特許文献１には、逐次比較型のＡ／Ｄ変換器を用い、その構成要素であるＤ／Ａ変換器を利用してアナログ出力回路とデジタル出力回路とを一体化することを可能としたセンサ回路が開示されている。このようなセンサ回路を用いれば、アナログ出力形式およびデジタル出力形式のいずれにも対応可能であり、且つ小型のセンサを実現することができる。

特許第４２８４８５１号公報

一般に、センサの種類や、これを用いるアプリケーションの種類に応じて、Ａ／Ｄ変換およびＤ／Ａ変換の分解能の仕様は様々である。これに対し、逐次比較型のＡ／Ｄ変換器は、回路構成を変更することなく、その分解能を変更することはできない。このため、上記した特許文献１記載の技術を採用する場合、必要とされる分解能に応じてＡ／Ｄ変換器内のＤ／Ａ変換器の回路構成を変更する必要がある。つまり、特許文献１記載の技術では、Ａ／Ｄ変換およびＤ／Ａ変換の分解能の仕様に応じて回路構成を変更しなければならないため、その開発コストおよび開発期間が増大するという問題がある。

本発明は上記事情に鑑みてなされたものであり、その目的は、Ｄ／Ａ変換機能を有するものであって、回路構成の変更を伴うことなくＡ／Ｄ変換およびＤ／Ａ変換の分解能を変更可能なＡ／Ｄ変換器およびそのＡ／Ｄ変換器を備えた信号処理回路を提供することにある。

請求項１記載の手段によれば、制御回路は、残余電圧生成回路において、Ａ／Ｄ変換回路から出力されるデジタル変換値をＤ／Ａ変換してアナログ電圧を生成するようにし、外部信号電圧を入力切替回路、Ａ／Ｄ変換回路および残余電圧生成回路を通して巡回させることによりＡ／Ｄ変換を実行する。また、制御回路は、残余電圧生成回路において、外部から与えられる２進コード値をＤ／Ａ変換してアナログ電圧を生成するようにし、残余電圧生成回路から出力される電圧を前記入力切替回路および残余電圧生成回路を通して巡回させることにより残余電圧生成回路から上記２進コード値に応じたアナログ電圧を出力するＤ／Ａ変換動作を実行する。このように、本手段によれば、巡回型Ａ／Ｄ変換器が本来備えている残余電圧生成回路を用いて外部から与えられる２進コード値（デジタル信号）をＤ／Ａ変換したアナログ電圧を出力することが可能となる。つまり、回路規模の増大を招くことなく、Ｄ／Ａ変換機能をも有するＡ／Ｄ変換器を実現できる。

また、このような巡回型のＡ／Ｄ変換器は、その巡回数を変更するだけで容易に任意の分解能のＡ／Ｄ変換動作およびＤ／Ａ変換動作を実行可能であるため、分解能の仕様が変更された場合であっても、これに応じて回路構成を変更することなく、必要とする分解能を持つＡ／Ｄ変換およびＤ／Ａ変換を行うことができる。

請求項２記載の手段によれば、残余電圧生成回路は、第１および第２のコンデンサからなるコンデンサアレイ回路、演算増幅器および第３のコンデンサにより構成される。入力切替回路を介して第３のコンデンサと第１および第２のコンデンサとの中から選択したコンデンサに対し外部信号電圧に応じた電荷を設定するとともに残るコンデンサを初期化し、続いて第３のコンデンサを演算増幅器の入出力端子間に接続した状態でＡ／Ｄ変換回路の変換結果に応じて第１および第２のコンデンサの非共通側電極をそれぞれ複数の基準電圧線の何れかに接続することにより第１および第２のコンデンサと第３のコンデンサとの間で電荷再分配を行う。そして、分解能に応じて必要回数だけ演算増幅器から出力される残余電圧に応じた上記電荷設定と初期化それに続く上記電荷再分配を行うことにより高精度のＡ／Ｄ変換が行われる。

請求項３記載の手段によれば、残余電圧生成回路は、電荷分割手段および電荷累積手段を備えている。上記Ｄ／Ａ変換動作が行われる際、電荷分割手段は、初期に基準電圧に応じた電荷が設定された自身の蓄積電荷を予め設定された比で分割してその電荷を再び蓄積し、電荷累積手段は、最初に初期化された自身の蓄積電荷を電荷分割手段の蓄積電荷と加算してその結果を再び蓄積する。そして、外部より与えられる２進コードのＭＳＢ側から順に各ビットに対応して、電荷分割手段による電荷の分割動作を実行するとともに当該各ビットのデータ値に応じて電荷累積手段による電荷の加算動作を実行する。本手段によれば、分解能に応じて回路構成を増やすことなく、２進コードのビット数に応じた分解能を持つＤ／Ａ変換動作が可能となる。

請求項４記載の手段によれば、電荷分割手段は、演算増幅器と、基準電圧に応じた電荷を蓄積可能な第１のコンデンサと、第１のコンデンサの蓄積電荷に影響を及ぼすことなく所定の電荷（例えばゼロ）を設定可能な第２のコンデンサとを備え、第１のコンデンサと第２のコンデンサとの間で電荷分配を行うことにより電荷の分割動作を行う。

請求項５記載の手段によれば、電荷累積手段は、演算増幅器と、第１または第２のコンデンサと、所定の初期電荷を設定可能な第３のコンデンサとを備え、第１または第２のコンデンサに蓄積された電荷を第３のコンデンサに転送することにより電荷の加算を行う。

請求項６記載の手段によれば、残余電圧生成回路は、電荷累積手段および電荷分割手段を備えている。電荷累積手段は、蓄積電荷を初期化した後、２進コードのビットデータ値に応じて基準電圧に応じた電荷または当該電荷とは異なる所定の電荷を蓄積電荷に累積的に加算し、電荷分割手段は、電荷累積手段の蓄積電荷を予め設定された比で分割してその電荷を再び蓄積する。そして、２進コードのＬＳＢ側から順に各ビットに対応して、電荷累積手段による電荷の累積動作と電荷分割手段による電荷の分割動作とを実行する。本手段によれば、分解能に応じて回路構成を増やすことなく、２進コードのビット数に応じた分解能を持つＤ／Ａ変換動作が可能となる。

請求項７記載の手段によれば、電荷累積手段および電荷分割手段は、演算増幅器と、演算増幅器の入出力端子間に接続可能とされた第１および第２のコンデンサと、演算増幅器の入出力端子間に接続された第３のコンデンサとから構成され、はじめに第３のコンデンサの電荷を初期設定し、２進コードのＬＳＢ側から順に各ビットに対応して、第１および第２のコンデンサに当該各ビットのデータ値に応じて基準電圧に応じた電荷または所定の電荷（例えばゼロ）を設定し、第１、第２および第３のコンデンサを演算増幅器の入出力端子間に接続することにより、両コンデンサの蓄積電荷の加算と電荷の分割とを実行することにより２進コード値に応じたアナログ電圧を出力する。

請求項８記載の手段によれば、オフセット電圧を持つ外部信号電圧やセンサからの差動出力信号を、入力ダイナミックレンジを適切に維持しながらＡ／Ｄ変換できる。また、Ｄ／Ａ変換動作においても、２進コード値に応じたアナログ電圧を差動出力するため、コモンモードノイズなどを有効に除去することができる。さらに、回路構成が対称となっているので、接続切り替え時に発生するフィードスルーなどによる誤差を相殺でき、より高い変換精度を得ることができる。

請求項９記載の手段によれば、Ａ／Ｄ変換器をＡ／Ｄ変換動作を行う状態にした上で外部から与えられるアナログ信号をＡ／Ｄ変換器に入力し、そのＡ／Ｄ変換動作に応じて出力されるデジタル変換値を信号処理部に入力し、その信号処理に応じて出力されるデジタル信号を外部に出力するデジタル出力動作を行う。つまり、本手段の信号処理回路は、Ａ／Ｄ変換器を常にＡ／Ｄ変換動作を実行させるように用いることで、例えばセンサからの出力信号などの外部から与えられるアナログ信号に対して所定の信号処理を施したデジタル信号を出力するデジタル出力形式の信号処理回路として機能させることができる。

また、Ａ／Ｄ変換器をＡ／Ｄ変換動作を行う状態にした上で外部から与えられるアナログ信号をＡ／Ｄ変換器に入力し、そのＡ／Ｄ変換動作に応じて出力されるデジタル変換値を信号処理部に入力し、その信号処理に応じて出力されるデジタル信号をＡ／Ｄ変換器をＤ／Ａ変換動作を行う状態にした上でＡ／Ｄ変換器に入力し、そのＤ／Ａ変換動作に応じて出力されるアナログ電圧を外部に出力するアナログ出力動作を行う。つまり、本手段の信号処理回路は、Ａ／Ｄ変換器のＡ／Ｄ変換動作およびＤ／Ａ変換動作を時分割で切り替えて実行させるように用いることで、外部から与えられるアナログ信号に対して所定の信号処理を施したアナログ電圧を出力するアナログ出力形式の信号処理回路として機能させることができる。

請求項９記載の手段において、信号処理回路をアナログ出力形式として機能させる場合、Ａ／Ｄ変換器はＡ／Ｄ変換動作を行う状態と、Ｄ／Ａ変換動作を行う状態とが時分割で切り替えられている。そして、Ａ／Ｄ変換動作を行う状態においてもＡ／Ｄ変換器からアナログ電圧が出力されるが、そのアナログ電圧は処理の途中のものであり最終的な出力ではない。このため、信号処理回路の出力を受ける後段の回路において、必要とする最終的な出力のアナログ電圧のみを抽出する機能を設ける必要がある。このような問題を解決するために請求項１０記載の手段を採用するとよい。

請求項１０記載の手段によれば、Ａ／Ｄ変換器によりＤ／Ａ変換動作が行われた際に出力されるアナログ電圧をサンプリングするとともに所定期間保持し、そのホールドしたアナログ電圧を外部に出力するサンプルホールド回路を備えている。このようなサンプルホールド回路を設けることで、本来外部に出力すべきアナログ電圧であるＤ／Ａ変換動作に伴って出力されるアナログ電圧のみをサンプリングし、それをＡ／Ｄ変換動作を行う期間についても保持して出力することで、最終的な出力のみを外部に出力することができる。

請求項１１記載の手段によれば、Ａ／Ｄ変換器をＡ／Ｄ変換動作を行う状態にした上で外部から与えられるアナログ信号をＡ／Ｄ変換器に入力し、そのＡ／Ｄ変換動作に応じて出力されるデジタル変換値を外部に出力するデジタル出力動作を行う。つまり、本手段の信号処理回路は、Ａ／Ｄ変換器を常にＡ／Ｄ変換動作を実行させるように用いることで、例えばセンサからの出力信号などの外部から与えられるアナログ信号をＡ／Ｄ変換したデジタル信号を出力するデジタル出力形式の信号処理回路として機能させることができる。また、Ａ／Ｄ変換器をＤ／Ａ変換動作を行う状態にした上で外部から与えられるデジタル信号をＡ／Ｄ変換器に入力し、そのＤ／Ａ変換動作に応じて出力されるアナログ電圧を外部に出力するアナログ出力動作を行う。つまり、本手段の信号処理回路は、Ａ／Ｄ変換器を常にＤ／Ａ変換動作を実行させるように用いることで、外部から与えられるデジタル信号をアナログ電圧に変換して出力するアナログ出力形式の信号処理回路として機能させることができる。

本発明の第１の実施形態を示す巡回型Ａ／Ｄ変換器の電気的構成図 １．５ビットのＡ／Ｄ変換回路の電気的構成図 Ａ／Ｄ変換動作における各スイッチの切り替え状態を示す図 Ａ／Ｄ変換動作における動作タイミングを示す図 １．５ビットＡ／Ｄ変換結果と出力電圧との関係を示す図 Ｄ／Ａ変換動作における各スイッチの切り替え状態を示す図 Ｄ／Ａ変換動作における動作タイミングを示す図 巡回型Ａ／Ｄ変換器を用いたセンサユニットの概略構成を示すブロック図 アナログ出力形式のセンサユニットの第１の動作タイミングを示す図 アナログ出力形式のセンサユニットの第２の動作タイミングを示す図 本発明の第２の実施形態を示す図１相当図 図３相当図 図４相当図 図６相当図 図７相当図 本発明の第３の実施形態を示す図１相当図 本発明の第４の実施形態を示す図８相当図 図９相当図 本発明の第５の実施形態を示す図８相当図

（第１の実施形態）
以下、本発明の第１の実施形態について図１〜図１０を参照しながら説明する。
図１は、巡回型Ａ／Ｄ変換器の電気的構成を示している。図１に示す巡回型Ａ／Ｄ変換器１は、例えば車載用ＥＣＵに搭載される半導体集積回路装置（ＩＣ）に設けられるものである。巡回型Ａ／Ｄ変換器１は、いずれも後述するＡ／Ｄ変換動作およびＤ／Ａ変換動作を行うことが可能になっている。また、巡回型Ａ／Ｄ変換器１は、ＣＭＯＳプロセスを用いて製造されている。

１．５ビット（ｍ＝１．５）の分解能を有する並列型のＡ／Ｄ変換回路２の入力端子は、スイッチＳ１を介して、信号入力端子３およびオペアンプ４（演算増幅器に相当）の出力端子のいずれかに選択的に接続されるか、または未接続状態となるようになっている。信号入力端子３には、Ａ／Ｄ変換の対象となる入力信号電圧Ｖin（外部信号電圧）が与えられる。Ａ／Ｄ変換動作が行われる際、Ａ／Ｄ変換回路２の入力端子は、スイッチＳ１を介して信号入力端子３またはオペアンプ４の出力端子のいずれかに選択的に接続される。また、Ｄ／Ａ変換動作が行われる際、Ａ／Ｄ変換回路２の入力端子は未接続（オープン）となる。

Ａ／Ｄ変換回路２の基準電圧入力端子ＶREFPおよびＶREFMは、それぞれ基準電圧Ｖrefpが与えられる基準電圧端子５（基準電圧線に相当）および基準電圧Ｖrefm（０Ｖ）が与えられるグランド端子ＧＮＤ（基準電圧線に相当）に接続されている。ここで、基準電圧Ｖrefpは例えば５Ｖに設定されており、オペアンプ４は５Ｖの単一電源で動作するようになっている。

Ａ／Ｄ変換回路２は、図２に示す電気的構成を有している。すなわち、Ａ／Ｄ変換回路２の基準電圧入力端子ＶREFMとＶREFPとの間には抵抗Ｒ０〜Ｒ２が直列に接続されており、抵抗Ｒ０とＲ１、抵抗Ｒ１とＲ２の各共通接続点は、それぞれコンパレータＣＭＰ１、ＣＭＰ２の反転入力端子に接続されている。また、コンパレータＣＭＰ１、ＣＭＰ２の非反転入力端子は、Ａ／Ｄ変換回路２の入力端子に接続されている。ここで、抵抗Ｒ０、Ｒ１、Ｒ２の抵抗値は、３／８、２／８、３／８の比に設定されている。コンパレータＣＭＰ１、ＣＭＰ２の非反転入力端子には、それぞれ３／８・Ｖref（１．８７５Ｖ）、５／８・Ｖref（３．１２５Ｖ）の基準電圧が入力されるようになっている。

コンパレータＣＭＰ１、ＣＭＰ２から出力されるハイレベルまたはロウレベルを有する出力信号はラッチ回路６に入力される。ラッチ回路６は、ラッチ信号がハイレベルになると、その時のコンパレータＣＭＰ１、ＣＭＰ２の出力信号を保持して、その保持した出力信号をエンコーダ７に出力するようになっている。エンコーダ７は、ラッチ回路６からの信号に基づいて「００」、「０１」、「１０」のいずれかのＡ／Ｄ変換コードを生成して出力する。これらはそれぞれ１０進の「０」、「１」、「２」に相当する。上記Ａ／Ｄ変換コードは、加算器８において加算されるようになっている。加算器８は、加算した結果を保持しておくためのレジスタも有している。

さて、図１において、コンデンサＣＳ１、ＣＳ２の下部電極（共通側電極）は、それぞれスイッチＳ２、Ｓ３を介してコモンライン１４に接続されるとともに、それぞれスイッチＳ４、Ｓ５を介してグランド端子ＧＮＤに接続されている。コモンライン１４は、オペアンプ４の反転入力端子に接続されている。コンデンサＣＳ１、ＣＳ２の上部電極（非共通側電極）は、それぞれスイッチＳ６、Ｓ７を介して、信号入力端子３、オペアンプ４の出力端子、基準電圧端子５およびグランド端子ＧＮＤのいずれかに選択的に接続されるようになっている。コンデンサＣＦ１、ＣＦ２の下部電極（共通側電極）は、それぞれスイッチＳ８、Ｓ９を介してコモンライン１４に接続されている。コンデンサＣＦ１、ＣＦ２の上部電極（非共通側電極）は、スイッチＳ１０を介して、信号入力端子３およびオペアンプ４の出力端子のいずれかに選択的に接続されるようになっている。

オペアンプ４の反転入力端子と出力端子との間にはスイッチＳ１１が接続されている。オペアンプ４の出力端子は、信号出力端子９に接続されている。信号出力端子９は、Ｄ／Ａ変換後のアナログ電圧を出力するためのものである。コンデンサＣＳ１、ＣＳ２、ＣＦ１、ＣＦ２は、互いに等しい静電容量Ｃを有している。また、スイッチＳ１〜Ｓ１１は、アナログスイッチから構成されている。

巡回型Ａ／Ｄ変換器１は、外部から与えられるADC/DAC機能切替信号に応じて、Ａ／Ｄ変換動作およびＤ／Ａ変換動作のいずれかを選択的に実行可能に構成されている。このうち、Ａ／Ｄ変換動作は、外部より信号入力端子３を介して入力される入力信号電圧ＶinをＡ／Ｄ変換して１２ビットのＡ／Ｄ変換値（デジタル値）を出力する動作である。また、Ｄ／Ａ変換動作は、外部より与えられるデジタル値（２進コード値）をＤ／Ａ変換して得られるアナログ電圧Ｖoutを信号出力端子９を介して出力する動作である。制御回路１０は、いずれも複数ステップからなるＡ／Ｄ変換動作およびＤ／Ａ変換動作を制御するものである。制御回路１０には、外部より、ADC/DAC機能切替信号およびＤ／Ａ変換の対象とするデジタル値が与えられる。制御回路１０は、スイッチＳ１〜Ｓ１１の切り替えを制御するとともに、上記ラッチ信号を出力し、さらに加算器８の加算を制御する。

本実施形態では、コンデンサＣＳ１は第１のコンデンサに相当し、コンデンサＣＳ２は第２のコンデンサに相当し、コンデンサＣＦ１、ＣＦ２は第３のコンデンサに相当する。ただし、Ａ／Ｄ変換動作時には、コンデンサＣＦ１、ＣＦ２の双方が第３のコンデンサとして機能するが、Ｄ／Ａ変換動作時には、コンデンサＣＦ１のみが第３のコンデンサとして機能する。

コンデンサＣＳ１、ＣＳ２によりコンデンサアレイ回路１１が構成される。オペアンプ４、コンデンサアレイ回路１１、コンデンサＣＦ１、ＣＦ２およびスイッチＳ２〜Ｓ５、Ｓ８、Ｓ９、Ｓ１１により、入力される電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する残余電圧生成回路１２が構成される。スイッチＳ１、Ｓ６、Ｓ７、Ｓ１０により入力切替回路１３が構成される。

オペアンプ４およびコンデンサＣＳ１、ＣＳ２から電荷分割手段１５が構成される。電荷分割手段１５は、初期に基準電圧Ｖrefpに応じた電荷をコンデンサＣＳ１に蓄積し、その蓄積電荷を予め設定された比（１／２）で分割してその電荷を再びコンデンサＣＳ１、ＣＳ２に蓄積するものである。また、オペアンプ４およびコンデンサＣＳ２、ＣＦ１から電荷累積手段１６が構成される。電荷累積手段１６は、初期にコンデンサＣＦ１の蓄積電荷をゼロに初期化し、その蓄積電荷を電荷分割手段１５のコンデンサＣＳ２の蓄積電荷と加算してその結果を再び蓄積するものである。

次に、Ａ／Ｄ変換回路２により１．５ビットのＡ／Ｄ変換を１２回（１２ステップ）繰り返して１２ビットのＡ／Ｄ変換出力値を得る場合のＡ／Ｄ変換動作について、各スイッチＳ１〜Ｓ１１の切り替え状態を示す図３と、巡回型Ａ／Ｄ変換器１の動作タイミングを示す図４とを用いて時間を追って説明する。Ａ／Ｄ変換動作の開始前において、既にＡ／Ｄ変換動作の実行を指令するADC/DAC機能切替信号が与えられ、スイッチＳ８、Ｓ９がオンに設定されているものとする。

（１）時刻ｔ０から時刻ｔ１まで（第１ステップ目）
時刻ｔ０にＡ／Ｄ変換スタート信号が入力されると加算器８がクリアされ、第１ステップが開始される。時刻ｔ０〜ｔ１において、Ａ／Ｄ変換器１は、以下のようにして図３（ａ）に示す状態Ａに切り替えられる。すなわち、制御回路１０はスイッチＳ１を信号入力端子３側に切り替える。Ａ／Ｄ変換回路２は、入力信号電圧Ｖinを変換入力電圧として１回目（第１ステップ目）のＡ／Ｄ変換を開始する。Ａ／Ｄ変換回路２において、コンパレータＣＭＰ１、ＣＭＰ２の出力信号が整定すると、制御回路１０はラッチ信号を出力し、その変換結果はラッチ回路６に保持される。そして、エンコーダ７から出力された１．５ビットのＡ／Ｄ変換コードが加算器８において加算される。

１．５ビットのＡ／Ｄ変換回路２を有する巡回型Ａ／Ｄ変換器１では、電荷再分配に備えて４Ｃ分の静電容量を構成するコンデンサに電荷設定を行う必要がある。そこで、第２ステップでの電荷再分配の準備として、制御回路１０は、スイッチＳ２、Ｓ３、Ｓ１１をオンにし、スイッチＳ６、Ｓ７、Ｓ１０をサンプリング側（信号入力端子３側）に切り替える。この場合、スイッチＳ４、Ｓ５はオフとする。これにより、オペアンプ４はボルテージフォロアとして動作し、その出力電圧（残余電圧）Ｖout(1)とオペアンプ４の反転入力端子の電圧はともに０Ｖになる。そして、コンデンサＣＳ１、ＣＳ２（２Ｃの容量値）とコンデンサＣＦ１、ＣＦ２（２Ｃの容量値）は入力信号電圧Ｖinで充電され、合わせて４Ｃ・Ｖinの電荷が設定される。

（２）時刻ｔ１から時刻ｔ２まで（第２ステップ目）
時刻ｔ１〜ｔ２において、Ａ／Ｄ変換器１は、以下のようにして図３（ｂ）に示す状態Ｂに切り替えられる。１回目のＡ／Ｄ変換コードが保持された後の時刻ｔ１において、制御回路１０は、スイッチＳ１を信号出力端子９（オペアンプ４の出力端子）側に切り替えるとともにスイッチＳ１１をオフにし、スイッチＳ１１が完全にオフとなった後にスイッチＳ６、Ｓ７をサンプリング側から基準電圧端子５側またはグランド端子ＧＮＤ側に切り替える。

このスイッチＳ６、Ｓ７の切り替えは、Ａ／Ｄ変換コードに基づいて図５に示すように行われる。すなわち、入力信号電圧Ｖin（２回目以降は出力電圧Ｖout）が１．８７５Ｖ未満である場合にはＡ／Ｄ変換回路２から出力されるＡ／Ｄ変換コードは「００」となる。このようにＡ／Ｄ変換コードが「００」の場合には、スイッチＳ６、Ｓ７は全てグランド端子ＧＮＤ側に切り替えられる。これにより、コンデンサＣＳ１、ＣＳ２の上部電極には、基準電圧Ｖrefm（０Ｖ）が印加される。

入力信号電圧Ｖin（出力電圧Ｖout）が１．８７５Ｖ以上であり且つ３．１２５Ｖ未満である場合には出力されるＡ／Ｄ変換コードは「０１」となる。このようにＡ／Ｄ変換コードが「０１」の場合には、スイッチＳ６、Ｓ７の一方が基準電圧端子５側に切り替えられ、他方がグランド端子ＧＮＤ側に切り替えられる。これにより、コンデンサＣＳ１、ＣＳ２の上部電極のいずれか一方には基準電圧Ｖrefpが印加され、他方には基準電圧Ｖrefm（０Ｖ）が印加される。入力信号電圧Ｖin（出力電圧Ｖout）が３．１２５Ｖ以上である場合には出力されるＡ／Ｄ変換コードは「１０」となる。このようにＡ／Ｄ変換コードが「１０」の場合には、スイッチＳ６、Ｓ７はいずれも基準電圧端子５側に切り替えられる。これにより、コンデンサＣＳ１、ＣＳ２の上部電極には、基準電圧Ｖrefpが印加される。

このスイッチＳ６、Ｓ７の切り替え前後においてオペアンプ４の反転入力端子の電荷は保存される。このため、切り替え後、オペアンプ４は反転入力端子の電圧が０ＶとなるようにコンデンサＣＦ１、ＣＦ２を介してフィードバック制御を行う。その結果、コンデンサＣＳ１、ＣＳ２とコンデンサＣＦ１、ＣＦ２との間で電荷再分配が行われる。この場合の電荷保存の関係式は、オペアンプ４の出力電圧をＶout(2)とし、１回目のＡ／Ｄ変換コードを１０進で示したものをＤ(1)として、以下の（１）式に示すようになる。
４Ｃ・（０−Vin）＝Ｄ(1)・Ｃ・（０−Vrefp）＋２Ｃ（０−Vout(2)）…（１）

この（１）式より以下の（２）式が得られる。
Vout(2)＝２・（Vin−Ｄ(1)・Vrefp／４） …（２）
従って、第２ステップ目の場合、オペアンプ４の出力端子には、入力信号電圧Ｖinから１回目のＡ／Ｄ変換コードＤ(1)に対応したＤ／Ａ変換電圧を減じた電圧に２を乗じた出力電圧（残余電圧）Ｖout(2)が出力される。

なお、第３ステップ目以降の出力電圧Ｖout(N)は、１回前の出力電圧をＶout(N-1)とし、１回前のＡ／Ｄ変換コードを１０進で示したものをＤ(N-1)として、下記（３）式のように表される。
Vout(N)＝２・（Vout(N-1)−Ｄ(N-1)・Vrefp／４） …（３）

Ａ／Ｄ変換コードと出力電圧Ｖout(N)との関係は、図５のとおりとなる。すなわち、Ａ／Ｄ変換コードが「００」（１０進では「０」）の場合における出力電圧Ｖout(N)は、下記（４）式または（５）式のとおりとなる。
Vout(N)＝２・Vin …（４）
Vout(N)＝２・Vout(N-1) …（５）

Ａ／Ｄ変換コードが「０１」（１０進では「１」）の場合における出力電圧Ｖout(N)は、下記（６）式または（７）式のとおりとなる。
Vout(N)＝２・Vin−Vrefp／２ …（６）
Vout(N)＝２・Vout(N-1)−Vrefp／２ …（７）

Ａ／Ｄ変換コードが「１０」（１０進では「２」）の場合における出力電圧Ｖout(N)は、下記（８）式または（９）式のとおりとなる。
Vout(N)＝２・Vin−Vrefp …（８）
Vout(n)＝２・Vout(N-1)−Vrefp …（９）

電荷再分配が終了し、オペアンプ４の出力電圧が安定した時点（例えば時刻ｔ１から予め設定された時間が経過した時点）でＡ／Ｄ変換回路２が第２回目の１．５ビットＡ／Ｄ変換を開始し、変換終了後その２回目のＡ／Ｄ変換コードがラッチ信号に同期してラッチ回路６に保持される。そして、加算器８は、その２回目のＡ／Ｄ変換コードを１回目のＡ／Ｄ変換コードと１ビットオーバーラップするようにして加算する。

（３）時刻ｔ２から時刻ｔ２２まで（第３ステップ目から第１２ステップ目）
時刻ｔ２〜ｔ３において、Ａ／Ｄ変換器１は、以下のようにして図３（ｃ）に示す状態Ｃに切り替えられる。すなわち、第３ステップ目における電荷再分配では、全てのコンデンサＣＳ１、ＣＳ２、ＣＦ１、ＣＦ２に予め４Ｃ・Ｖout(2)の電荷を設定しておくことが必要となる。コンデンサＣＳ１、ＣＳ２の初期化は行わない。制御回路１０は、２回目のＡ／Ｄ変換コードが保持された後の時刻ｔ２においてスイッチＳ２、Ｓ３をオフにし、オペアンプ４の出力電圧Ｖout(2)をホールドする。ホールド動作中において、コンデンサＣＦ１、ＣＦ２にはそれぞれ電荷Ｃ・Ｖout(2)が保持されている。この状態で、スイッチＳ４、Ｓ５をオンするとともにスイッチＳ６、Ｓ７を信号出力端子９側に切り替えると、コンデンサＣＳ１、ＣＳ２はオペアンプ４の出力電圧Ｖout(2)で充電（電荷設定）される。

コンデンサＣＳ１、ＣＳ２の電荷設定が完了した後の時刻ｔ３において、制御回路１０は、第２ステップ目と同様にして電荷再分配を実行する。電荷再分配が終了するとＡ／Ｄ変換回路２が第３回目の１．５ビットＡ／Ｄ変換を開始し、変換終了後その３回目のＡ／Ｄ変換コードがラッチ信号に同期してラッチ回路６に保持される。そして、加算器８は、１回目と２回目のＡ／Ｄ変換コードが加算された値に対して、さらに３回目のＡ／Ｄ変換コードを１ビットオーバーラップするようにして加算する。

時刻ｔ４以降の第４ステップ目から第１２ステップ目のＡ／Ｄ変換動作も、上述した第３ステップ目のＡ／Ｄ変換動作と同様となる。そして、第１２ステップにおいて１２回目のＡ／Ｄ変換コードがラッチ信号に同期してラッチ回路６に保持されると、加算器８は、１回目から１１回目のＡ／Ｄ変換コードが加算された値に対して、さらに１２回目のＡ／Ｄ変換コードを１ビットオーバーラップするようにして加算する。そして、加算後の最下位１ビットを切り捨てることにより巡回型Ａ／Ｄ変換器１の最終的な１２ビットのＡ／Ｄ変換コードを得る。

次に、巡回型Ａ／Ｄ変換器１によるＤ／Ａ変換動作について、各スイッチＳ１〜Ｓ１１の切り替え状態を示す図６と、巡回型Ａ／Ｄ変換器１の動作タイミングを示す図７とを用いて説明する。Ｄ／Ａ変換動作の開始前において、既にＤ／Ａ変換動作の実行を指令するADC/DAC機能切替信号が与えられ、スイッチＳ１が未接続（オープン）に設定され、スイッチＳ１０が信号出力端子９側に設定され、スイッチＳ４、Ｓ５がオフに設定されているものとする。なお、Ｄ／Ａ変換動作中、Ａ／Ｄ変換回路２の出力は不定となる。

図６（ａ）、（ｂ）、（ｃ′）、（ｃ）は、それぞれ基準電圧Ｖrefpのサンプリング状態Ａ、コンデンサＣＳ１とＣＳ２との間での電荷分配状態Ｂ、コンデンサＣＳ２の電荷初期化状態Ｃ′、コンデンサＣＳ２からＣＦ１への電荷加算状態Ｃを表している。図中に示す矢印は、Ｄ／Ａ変換過程において当該各状態間での遷移が発生し得ることを示している。

図７は、３ビットのデジタル値（２進コード値）「１１１」をＤ／Ａ変換して７／８・Ｖrefpなるアナログの出力電圧Ｖoutを生成する場合のタイミングチャートである。最初に、スイッチＳ２、Ｓ３、Ｓ８、Ｓ９、Ｓ１１がオンとされ、スイッチＳ６が基準電圧端子５側に切り替えられ、スイッチＳ７が信号出力端子９側に切り替えられる。このサンプリング状態Ａにおいて、コンデンサＣＳ１に基準電圧Ｖrefpに応じた電荷Ｃ・Ｖrefpがサンプリングされ、コンデンサＣＳ２、ＣＦ１、ＣＦ２の電荷はゼロに初期化される。このときの出力電圧Ｖout(1)は０Ｖである。

続いて、スイッチＳ８、Ｓ９、Ｓ１１がオフとされた後、スイッチＳ６が信号出力端子９側に切り替えられ、サンプリング状態Ａから電荷分配状態Ｂになる。この電荷分配状態Ｂにおいて、コンデンサＣＦ１の電荷は保存される。オペアンプ４の出力端子と反転入力端子との間に容量値の等しいコンデンサＣＳ１、ＣＳ２が接続されるので、コンデンサＣＳ１とＣＳ２との間で電荷が均等に分配される（電荷分割手段１５による電荷分割動作）。コンデンサＣＳ１、ＣＳ２の電荷は、下記（１０）式のようになる。ただし、この際の出力電圧をＶout(2)としている。
ＣＳ１（ＣＳ２）の電荷＝Ｃ・Ｖout(2)＝（１／２）・Ｃ・Ｖrefp …（１０）

その後、２進コード値であるデジタル値の上位ビットから順に、当該ビットＫが０（第１の論理レベル）の場合には、スイッチＳ２がオフとされた後スイッチＳ１１がオンとされ、電荷分配状態Ｂを起点として電荷初期化状態Ｃ’になる。この電荷初期化状態Ｃ’では、コンデンサＣＳ１、ＣＦ１の電荷が保存されたままコンデンサＣＳ２の電荷がゼロに初期化される。この際の出力電圧Ｖoutは０Ｖである。

一方、当該ビットＫが１（第２の論理レベル）の場合にはスイッチＳ２がオフ、スイッチＳ８がオンとされ、スイッチＳ７がグランド端子ＧＮＤ側に切り替えられ、電荷分配状態Ｂを起点として電荷加算状態Ｃになる。この電荷加算状態Ｃでは、コンデンサＣＳ１の電荷が保存されたままコンデンサＣＳ２とＣＦ１との間で電荷分配が行われ、コンデンサＣＦ１の電荷は、自ら持っていた電荷とコンデンサＣＳ２の電荷との和となる（電荷累積手段１６による電荷加算動作）。

本ケースでは、３ビットが全て「１」なので、電荷分配状態Ｂを起点として電荷加算状態Ｃに移行する動作を３回繰り返し、最後は電荷加算状態Ｃで終了する。コンデンサＣＦ１の電荷は、１回目の移行では、自ら持っていた電荷０とコンデンサＣＳ２の電荷（＝１／２・ＣＶrefp）との和（＝１／２・ＣＶrefp）となり、２回目の移行では、自ら持っていた電荷（＝１／２・ＣＶrefp）とコンデンサＣＳ２の電荷（＝１／４・ＣＶrefp）との和（＝３／４・ＣＶrefp）となり、３回目の移行では、自ら持っていた電荷（＝３／４・ＣＶrefp）とコンデンサＣＳ２の電荷（＝１／８・ＣＶrefp）との和（＝７／８・ＣＶrefp）となる。

一般に、ｎビットのデジタル値（２進コード値）「Ｋ１Ｋ２Ｋ３…Ｋn-1Ｋｎ」に対してＤ／Ａ変換して得られるアナログ電圧Ｖoutは（１１）式のようになる。この場合、Ｋｉが１でＫi+1、Ｋi+2、…、Ｋｎが全て０である場合には、ｉ回目に電荷分配状態Ｂを起点として電荷加算状態Ｃに移行した時点で動作を終了させればよい。

次に、上記構成の巡回型Ａ／Ｄ変換器１をセンサの出力信号に対して所定の信号処理を行った後に出力するセンサユニットに適用した場合について説明する。
図８は、センサユニットの構成を概略的なブロック図により示している。図８に示すように、センサユニット２１は、例えば圧力センサのセンサエレメント２２と信号処理回路２３とから構成されている。信号処理回路２３は、増幅部２４、巡回型Ａ／Ｄ変換器１およびデジタル信号処理部２５（信号処理部に相当）を備えている。

増幅部２４は、センサエレメント２２から出力されるアナログ信号（電圧）を所定のゲインで増幅して出力する。増幅部２４の出力電圧はＡ／Ｄ変換器１に与えられている。Ａ／Ｄ変換器１は、Ａ／Ｄ変換動作の実行を指令するADC/DAC機能切替信号が与えられると、増幅部２４の出力電圧をＡ／Ｄ変換するＡ／Ｄ変換動作を行う。Ａ／Ｄ変換器１から出力されるデジタル変換値（Ａ／Ｄ変換値、デジタル信号）は、デジタル信号処理部２５に与えられている。

デジタル信号処理部２５は、Ａ／Ｄ変換器１から出力されるセンサエレメント２２の出力電圧に対応したデジタル変換値に対して所定の信号処理を行う。例えば、デジタル信号処理部２５は、センサエレメント２２の出力の直線性を改善するための２次曲線補正や、オフセット補正などを実行する。なお、この信号処理は適宜変更可能であるが、特にデジタルで行うことによるメリットが大きいものが好ましい。デジタル信号処理部２５から出力される補正後のデジタル信号は、センサユニット２１の外部に出力されるとともに、Ａ／Ｄ変換器１に与えられている。Ａ／Ｄ変換器１は、Ｄ／Ａ変換動作の実行を指令するADC/DAC機能切替信号が与えられると、デジタル信号処理部２５から出力されるデジタル信号をＤ／Ａ変換して得られるアナログ電圧を出力するＤ／Ａ変換動作を行う。Ａ／Ｄ変換器１から出力されるアナログ電圧はセンサユニット２１の外部に出力される。

上記構成のセンサユニット２１は、Ａ／Ｄ変換器１を常にＡ／Ｄ変換動作を実行させるように用いることで、センサエレメント２２の出力に対して上記デジタル補正処理を施したデジタル信号を出力するデジタル出力動作を実行するデジタル出力形式のセンサユニットとして機能する。また、センサユニット２１は、Ａ／Ｄ変換器１のＡ／Ｄ変換動作およびＤ／Ａ変換動作を時分割で切り替えて実行させるように用いることで、センサエレメント２２の出力に対して上記デジタル補正処理を施したアナログ電圧を出力するアナログ出力動作を実行するアナログ出力形式のセンサユニットとして機能する。

上記したADC/DAC機能切替信号は、図示しない制御回路から出力される。すなわち、上記したセンサユニット２１のデジタル出力形式／アナログ出力形式の切り替えは、上記制御回路により制御される。センサユニット２１の出力信号（デジタル値またはアナログ電圧）は、上記制御回路に与えられている。

次に、センサユニット２１をアナログ出力形式として機能させる場合の動作について、Ａ／Ｄ変換器１およびデジタル信号処理部２５の動作タイミングを示す図９および図１０を用いて説明する。
（１）第１の動作パターン（図９）
まず、Ａ／Ｄ変換器１は、増幅部２４の出力電圧を入力としてＡ／Ｄ変換動作を行うように制御される（時刻ｔ０〜ｔ１）。その後、デジタル信号処理部２５は、Ａ／Ｄ変換器１から出力されるデジタル変換値に対して上記信号処理を行うように制御される（時刻ｔ１〜ｔ２）。続いて、Ａ／Ｄ変換器１は、デジタル信号処理部２５の出力信号を入力としてＤ／Ａ変換動作を行うように制御される（時刻ｔ２〜ｔ３）。ここで、Ａ／Ｄ変換器１から出力されるアナログ電圧が外部に出力される。時刻ｔ３以降についても、時刻ｔ０〜ｔ３と同様、Ａ／Ｄ変換器１によるＡ／Ｄ変換動作、デジタル信号処理部２５による信号処理、Ａ／Ｄ変換器１によるＤ／Ａ変換動作が順番に繰り返される。

（２）第２の動作パターン（図１０）
まず、Ａ／Ｄ変換器１は、増幅部２４の出力電圧を入力としてＡ／Ｄ変換動作を行うように制御される（時刻ｔ０〜ｔ１）。その後、デジタル信号処理部２５は、Ａ／Ｄ変換器１から出力されるデジタル変換値に対して上記信号処理を行うように制御される（時刻ｔ１〜ｔ２）。続く時刻ｔ３〜ｔ５では、時刻ｔ０〜ｔ２のときと同様に、Ａ／Ｄ変換器１によるＡ／Ｄ変換動作、デジタル信号処理部２５による信号処理が実行される。すなわち、時刻ｔ０〜ｔ８の間において、Ａ／Ｄ変換動作および信号処理が交互に３回繰り返される。

デジタル信号処理部２５は、３回目の信号処理を終えた後に、３回分のデジタル値の平均値Ｄaveを下記（１２）式に基づいて演算する。ただし、時刻ｔ０〜ｔ２において得られるデジタル値をＤ(N-2)とし、時刻ｔ３〜ｔ５において得られるデジタル値をＤ(N-1)とし、時刻ｔ６〜ｔ８において得られるデジタル値をＤ(N)としている。
Ｄave＝（Ｄ(N)＋Ｄ(N-1)＋Ｄ(N-2)）／３ …（１２）

デジタル信号処理部２５は、上記（１２）式に表される３回分のデジタル値の平均値ＤaveをＡ／Ｄ変換器１に出力する。そして、Ａ／Ｄ変換器１は、デジタル信号処理部２５から出力される平均値Ｄaveを入力としてＤ／Ａ変換動作を行うように制御される（時刻ｔ８〜ｔ９）。ここで、Ａ／Ｄ変換器１から出力されるアナログ電圧が外部に出力される。時刻ｔ９以降についても、時刻ｔ０〜ｔ９と同様、Ａ／Ｄ変換器１によるＡ／Ｄ変換動作、デジタル信号処理部２５による信号処理が交互に３回行われた後にＡ／Ｄ変換器１によるＤ／Ａ変換動作が１回行われるというステップが繰り返される。

なお、デジタル信号処理部２５は、上記信号処理を行う度に３回分のデジタル値の平均値Ｄaveを（１２）式に基づいて演算するように構成してもよい。その場合、所定の時点で、Ａ／Ｄ変換器１によるＤ／Ａ変換動作を行い、アナログ電圧を外部に出力すればよい。この所定の時点としては、例えば外部の制御回路から所定の指令が与えられた時点としてもよい。また、所定の時点としては、平均値Ｄaveを演算した時点としてもよい。つまり、演算した平均値Ｄaveを毎回出力するようにしてもよい。

以上説明したように、本実施形態によれば次のような効果が得られる。
巡回型Ａ／Ｄ変換器１は、外部から与えられるADC/DAC機能切替信号に応じて制御回路１０がスイッチＳ１〜Ｓ１１の切り替えを制御することにより、外部より信号入力端子３を介して入力される入力信号電圧ＶinをＡ／Ｄ変換して１２ビットのＡ／Ｄ変換値を出力するＡ／Ｄ変換動作と、外部より与えられる２進コード値（デジタル値）をＤ／Ａ変換して得られるアナログ電圧Ｖoutを信号出力端子９を介して出力するＤ／Ａ変換動作とを選択的に実行可能に構成されている。すなわち、巡回型Ａ／Ｄ変換器１は、Ａ／Ｄ変換動作を行うために本来的に備えている残余電圧生成回路１２を用いて、Ａ／Ｄ変換動作に加えてＤ／Ａ変換動作をも実行可能に構成されている。従って、本実施形態によれば、回路規模の増大を招くことなく、Ｄ／Ａ変換機能をも有する巡回型Ａ／Ｄ変換器を実現できる。また、このような巡回型のＡ／Ｄ変換器１は、その巡回数を変更するだけで容易に任意の分解能のＡ／Ｄ変換動作およびＤ／Ａ変換動作を実行可能であるため、分解能の仕様が変更された場合であっても、これに応じて回路構成を変更することなく、必要とする分解能を持つＡ／Ｄ変換およびＤ／Ａ変換を行うことができる。さらに、Ａ／Ｄ変換器１をＩＣとして構成する場合には、回路構成を縮小できＩＣのチップサイズを低減できる。

Ｄ／Ａ変換動作が行われる際、電荷分割手段１５は、初期に基準電圧に応じた電荷が設定された自身の蓄積電荷を予め設定された比で分割してその電荷を再び蓄積し、電荷累積手段１６は、最初に初期化された自身の蓄積電荷を電荷分割手段の蓄積電荷と加算してその結果を再び蓄積する。そして、外部より与えられる２進コードのＭＳＢ側から順に各ビットに対応して、電荷分割手段１５による電荷の分割動作を実行するとともに当該各ビットのデータ値に応じて電荷累積手段１６による電荷の加算動作を実行する。従って、本実施形態によれば、分解能に応じて回路構成を増やすことなく、２進コードのビット数に応じた分解能を持つＤ／Ａ変換動作が可能となる。

センサユニット２１の信号処理回路２３は、Ａ／Ｄ変換器１を常にＡ／Ｄ変換動作を実行させるように用いることで、センサエレメント２２から出力されるアナログ信号をＡ／Ｄ変換した上で所定のデジタル信号処理を施し、その結果としてのデジタル信号を出力する。これにより、センサユニット２１をデジタル出力形式として機能させることができる。また、信号処理回路２３は、Ａ／Ｄ変換器１のＡ／Ｄ変換動作およびＤ／Ａ変換動作を時分割で切り替えて実行させるように用いることで、センサエレメント２２から出力されるアナログ信号をＡ／Ｄ変換した上で所定のデジタル信号処理を施し、その結果としてのデジタル信号をさらにＤ／Ａ変換して得られるアナログ電圧を出力する。これにより、センサユニット２１をアナログ出力形式として機能させることができる。このような構成の信号処理回路２３を備えたセンサユニット２１を用いれば、アナログ出力形式およびデジタル出力形式のいずれにも対応することができる。また、上記構成によれば、巡回型のＡ／Ｄ変換器および巡回型のＤ／Ａ変換器を両方搭載することでデジタル出力形式およびアナログ出力形式に対応させたセンサユニットに比べて、小型化を図ることができる。

（第２の実施形態）
以下、本発明の第２の実施形態について図１１〜図１５を参照しながら説明する。なお、第１の実施形態と同一部分には同一符号を付して説明を省略する。
図１１は、第１の実施形態における図１相当であり、巡回型Ａ／Ｄ変換器の電気的構成を示している。図１１に示す巡回型Ａ／Ｄ変換器３１は、図１に示した巡回型Ａ／Ｄ変換器１と同様、Ａ／Ｄ変換動作およびＤ／Ａ変換動作を行うことが可能になっている。

Ａ／Ｄ変換回路２の入力端子は、スイッチＳ３１を介して、信号入力端子３およびオペアンプ４の出力端子のいずれかに選択的に接続されるようになっている。コンデンサＣＳ１、ＣＳ２の下部電極（共通側電極）は、いずれもコモンライン３２に接続されている。コモンライン３２は、スイッチＳ３２を介してオペアンプ４の反転入力端子に接続されるとともに、スイッチＳ３３を介してグランド端子ＧＮＤに接続されている。コンデンサＣＳ１、ＣＳ２の上部電極（非共通側電極）は、それぞれスイッチＳ３４、Ｓ３５を介して、スイッチＳ３１の共通接点、基準電圧端子５およびグランド端子ＧＮＤのいずれかに選択的に接続されるようになっている。

オペアンプ４の反転入力端子と出力端子との間にはスイッチＳ３６が接続されている。スイッチＳ３１とオペアンプ４の反転入力端子との間にはコンデンサＣＦが接続されている。オペアンプ４の非反転入力端子はグランド端子ＧＮＤに接続されている。コンデンサＣＦは、コンデンサＣＳ１、ＣＳ２の２倍の静電容量（２Ｃ）を有している。コンデンサＣＦは、スイッチＳ３６がオフ、スイッチＳ３１がオペアンプ４の出力端子側に切り替えられた状態でオペアンプ４の入出力端子間に接続される。スイッチＳ３１〜Ｓ３６の切り替えは、制御回路１０により制御される。

本実施形態では、コンデンサＣＦが第３のコンデンサに相当し、スイッチＳ３１が入力切替回路に相当する。オペアンプ４、コンデンサアレイ回路１１、コンデンサＣＦおよびスイッチＳ３２〜Ｓ３６により残余電圧生成回路３３が構成される。オペアンプ４およびコンデンサＣＳ１、ＣＳ２、ＣＦから電荷累積手段３４および電荷分割手段３５が構成される。電荷累積手段３４と電荷分割手段３５は、作用が互いに密接に関係している。電荷累積手段３４は、コンデンサＣＦの蓄積電荷を初期化した後、２進コードのビットデータ値に応じた電荷または所定の基準電圧Ｖrefm（０Ｖ）に応じた電荷をコンデンサＣＦの蓄積電荷に累積的に加算するものである。電荷分割手段３５は、コンデンサＣＦの蓄積電荷を予め設定された比（１／２）で分割してその電荷を再び蓄積するものである。

次に、第１の実施形態と同様に１２ビットのＡ／Ｄ変換出力値を得る場合のＡ／Ｄ変換動作について、各スイッチＳ３１〜Ｓ３６の切り替え状態を示す図１２と、巡回型Ａ／Ｄ変換器３１の動作タイミングを示す図１３とを用いて時間を追って説明する。Ａ／Ｄ変換動作の開始前において、既にＡ／Ｄ変換動作の実行を指令するADC/DAC機能切替信号が与えられているものとする。

（１）時刻ｔ０から時刻ｔ１まで（第１ステップ目）
時刻ｔ０にＡ／Ｄ変換スタート信号が入力されると加算器８がクリアされ、第１ステップが開始される。時刻ｔ０〜ｔ１において、Ａ／Ｄ変換器３１は、以下のようにして図１２（ａ）に示す状態Ａに切り替えられる。すなわち、制御回路１０はスイッチＳ３１を信号入力端子３側に切り替え、Ａ／Ｄ変換回路２は１回目のＡ／Ｄ変換を開始する。変換結果であるＡ／Ｄ変換コードは、加算器８において加算される。

巡回型Ａ／Ｄ変換器３１では、電荷再分配に備えて４Ｃ分の静電容量を構成するコンデンサに電荷設定を行う必要がある。そこで、第２ステップでの電荷再分配の準備として、制御回路１０は、スイッチＳ３２とＳ３６をオンにし、スイッチＳ３４、Ｓ３５をサンプリング側（スイッチＳ３１側）に切り替える。この場合、スイッチＳ３３はオフとする。これにより、オペアンプ４はボルテージフォロアとして動作し、その出力電圧とコモンライン３２の電圧はともに０Ｖになる。そして、コンデンサＣＳ１、ＣＳ２（２Ｃの容量値）とコンデンサＣＦ（２Ｃの容量値）は入力信号電圧Ｖinで充電され、合わせて４Ｃ・Ｖinの電荷が設定される。

（２）時刻ｔ１から時刻ｔ２まで（第２ステップ目）
時刻ｔ１〜ｔ２において、Ａ／Ｄ変換器３１は、以下のようにして図１２（ｂ）に示す状態Ｂに切り替えられる。１回目のＡ／Ｄ変換コードが保持された後の時刻ｔ１において、制御回路１０は、スイッチＳ３１を信号出力端子９側に切り替えるとともにスイッチＳ３６をオフにし、スイッチＳ３６が完全にオフとなった後に、スイッチＳ３４、Ｓ３５をサンプリング側から基準電圧端子５側またはグランド端子ＧＮＤ側に切り替えて電荷再分配を実行する。この場合の、電荷保存の関係式は、上記（１）式および（２）式に示したとおりである。

電荷再分配が終了し（２）式に示すオペアンプ４の出力電圧が安定した時点でＡ／Ｄ変換回路２が第２回目の１．５ビットＡ／Ｄ変換を開始し、変換終了後その２回目のＡ／Ｄ変換コードがラッチ信号に同期してラッチ回路６に保持される。そして、加算器８は、その２回目のＡ／Ｄ変換コードを１回目のＡ／Ｄ変換コードと１ビットオーバーラップするようにして加算する。

（３）時刻ｔ２から時刻ｔ２２まで（第３ステップ目から第１２ステップ目）
時刻ｔ２〜ｔ３において、Ａ／Ｄ変換器３１は、以下のようにして図１２（ｃ）に示す状態Ｃに切り替えられる。すなわち、第３ステップ目における電荷再分配では、全てのコンデンサＣＳ１、ＣＳ２、ＣＦに予め４Ｃ・Ｖout(2)の電荷を設定しておくことが必要となる。コンデンサＣＳ１、ＣＳ２の初期化は行わない。制御回路１０は、２回目のＡ／Ｄ変換コードが保持された後の時刻ｔ２においてスイッチＳ３２をオフにし、オペアンプ４の出力電圧Ｖout(2)をホールドする。ホールド動作中において、コンデンサＣＦには電荷２Ｃ・Ｖout(2)が保持されている。この状態で、スイッチＳ３３をオンするとともにスイッチＳ３４、Ｓ３５をサンプリング側に切り替えると、アレイコンデンサＣＳ１、ＣＳ２はオペアンプ４の出力電圧Ｖout(2)で充電（電荷設定）される。

コンデンサＣＳ１、ＣＳ２の電荷設定が完了した後の時刻ｔ３において、制御回路１０は、第２ステップ目と同様にして電荷再分配を実行する。電荷再分配が終了するとＡ／Ｄ変換回路２が第３回目の１．５ビットＡ／Ｄ変換を開始し、変換終了後その３回目のＡ／Ｄ変換コードがラッチ信号に同期してラッチ回路６に保持される。そして、加算器８は、１回目と２回目のＡ／Ｄ変換コードが加算された値に対して、さらに３回目のＡ／Ｄ変換コードを１ビットオーバーラップするようにして加算する。

時刻ｔ４以降の第４ステップ目から第１２ステップ目のＡ／Ｄ変換動作も、上述した第３ステップ目のＡ／Ｄ変換動作と同様となる。そして、第１２ステップにおいて１２回目のＡ／Ｄ変換コードがラッチ信号に同期してラッチ回路６に保持されると、加算器８は、１回目から１１回目のＡ／Ｄ変換コードが加算された値に対して、さらに１２回目のＡ／Ｄ変換コードを１ビットオーバーラップするようにして加算する。そして、加算後の最下位１ビットを切り捨てることにより巡回型Ａ／Ｄ変換器１の最終的な１２ビットのＡ／Ｄ変換コードを得る。

次に、巡回型Ａ／Ｄ変換器３１によるＤ／Ａ変換動作について、各スイッチＳ３１〜Ｓ３６の切り替え状態を示す図１４と、巡回型Ａ／Ｄ変換器３１の動作タイミングを示す図１５とを用いて説明する。Ｄ／Ａ変換動作の開始前において、既にＤ／Ａ変換動作の実行を指令するADC/DAC機能切替信号が与えられ、スイッチＳ３１が信号出力端子９側に設定されているものとする。なお、Ｄ／Ａ変換動作中、Ａ／Ｄ変換回路２の出力は不定となる。

図１に示した巡回型Ａ／Ｄ変換器１がバイナリコードのＭＳＢ側からＬＳＢ側に向かって順に処理するのに対し、本実施形態の巡回型Ａ／Ｄ変換器３１は、バイナリコードのＬＳＢ側からＭＳＢ側に向かって順に各ビットデータ値に対応して、電荷累積手段３４による電荷の累積動作と電荷分割手段３５による電荷の分割動作とを実行する点において異なっている。

図１４（ａ）、（ｂ）、（ｃ）、（ｄ）は、それぞれコンデンサＣＦの初期化を兼ねたサンプリング状態Ａ、コンデンサＣＦとコンデンサＣＳ１、ＣＳ２との間での電荷分配状態Ｂ（電荷累積動作、電荷分割動作）、コンデンサＣＳ１、ＣＳ２への基準電圧Ｖrefpのサンプリング状態Ｃ、コンデンサＣＳ１、ＣＳ２への基準電圧Ｖrefm（０Ｖ）のサンプリング状態Ｄを表している。図中に示す矢印は、Ｄ／Ａ変換過程において当該各状態間での遷移が発生し得ることを示している。

図１５は、２進コード値であるデジタル値「Ｋ１Ｋ２Ｋ３」が「１０１」の場合のＡ／Ｄ変換器３１のタイミングチャートである。最初のサンプリング状態Ａでは、２進コード「Ｋ１Ｋ２Ｋ３」＝「１０１」で表されるＬＳＢのデータ値が１であるため、スイッチＳ３３、Ｓ３６がオンとされ、スイッチＳ３２がオフとされ、スイッチＳ３４、Ｓ３５が基準電圧端子５側に切り替えられる。これにより、コンデンサＣＳ１、ＣＳ２に基準電圧Ｖrefpに応じた電荷Ｃ・Ｖrefpがサンプリングされる。また、このサンプリング状態Ａは、コンデンサＣＦの電荷の初期化を兼ねており、コンデンサＣＦの電荷はゼロになる。

続いて、スイッチＳ３３、Ｓ３６がオフとされた後、スイッチＳ３２がオン、スイッチＳ３４、Ｓ３５が信号出力端子９側に切り替えられ、サンプリング状態Ａから電荷分配状態Ｂになる。オペアンプ４の出力端子と反転入力端子との間に容量値の等しいコンデンサＣＦと、コンデンサＣＳ１、ＣＳ２とが接続される。なお、コンデンサＣＦの容量値は２Ｃであり、コンデンサＣＳ１、ＣＳ２の容量値はそれぞれＣである。コンデンサＣＦと、コンデンサＣＳ１、ＣＳ２との間で電荷の加算と電荷の分割とが同時に行われ、コンデンサＣＦの電荷は２・ＣＶout(2)となり、コンデンサＣＳ１、ＣＳ２の電荷は、それぞれＣ・Ｖout(2)となる。

次のビットＫ２は０であるため、スイッチＳ３２がオフとされ、スイッチＳ３３がオンとされ、スイッチＳ３４、Ｓ３５がグランド端子ＧＮＤ側に切り替えられてサンプリング状態Ｄになる。これにより、コンデンサＣＳ１、ＣＳ２に基準電圧Ｖrefm（０Ｖ）に応じた電荷ゼロがサンプリングされる。その後、電荷分配状態Ｂになり、コンデンサＣＦとコンデンサＣＳ１、ＣＳ２との間で電荷の加算と電荷の分割とが同時に行われ、コンデンサＣＦの電荷は下記（１３）式のようになり、コンデンサＣＳ１、ＣＳ２の電荷は下記（１４）式のようになる。ただし、この際の出力電圧をＶout(3)としている。
ＣＦの電荷＝２Ｃ・Ｖout(3)＝（１／２）・Ｃ・Ｖrefp …（１３）
ＣＳ１（ＣＳ２）の電荷＝Ｃ・Ｖout(3)＝（１／４）・Ｃ・Ｖrefp …（１４）

次のビットＫ１（ＭＳＢ）は１であるため、スイッチＳ３２がオフとされ、スイッチＳ３３がオンとされ、スイッチＳ３４、Ｓ３５が基準電圧端子５側に切り替えられてサンプリング状態Ｃになる。これにより、コンデンサＣＳ１、ＣＳ２に基準電圧Ｖrefpに応じた電荷Ｃ・Ｖrefpがサンプリングされる。その後、電荷分配状態Ｂになり、コンデンサＣＦとコンデンサＣＳ１、ＣＳ２との間で電荷の加算と電荷の分割とが同時に行われ、コンデンサＣＦの電荷は下記（１５）式のようになり、コンデンサＣＳ１、ＣＳ２の電荷は下記（１６）式のようになる。ただし、この際の出力電圧をＶout(4)としている。
ＣＦの電荷＝２Ｃ・Ｖout(4)＝（５／４）・Ｃ・Ｖrefp …（１５）
ＣＳ１（ＣＳ２）の電荷＝Ｃ・Ｖout(4)＝（５／８）・Ｃ・Ｖrefp …（１６）

２進コードＫを（１７）式に示すように「Ｋ１Ｋ２Ｋ３…Ｋn-1Ｋｎ」とすると、（１８）式に示すようにコンデンサＣＦの初期化に対応した出力電圧Ｖout(n)は０となり、ＬＳＢに対応した最初の電荷の加算と分割とにより得られる出力電圧Ｖout(n-1)は（Ｖout(n)＋Ｋｎ・Ｖrefp）／２となる。制御回路１０は、ＬＳＢ側からＭＳＢ側に向かって順に各ビットに対応して、コンデンサＣＦとコンデンサＣＳ１、ＣＳ２との電荷の加算とコンデンサＣＦとコンデンサＣＳ１、ＣＳ２との電荷の分割（１／２）とを巡回実行する。そして、ＭＳＢに対応した最後の電荷の加算と分割とにより得られる出力電圧Ｖout(0)は（Ｖout(1)＋Ｋｎ・Ｖrefp）／２となり、それが最終的な出力電圧Ｖoutとなる。その結果、２進コードＫに従い、（１９）式で示すアナログの出力電圧Ｖoutを得ることができる。

以上説明したように、本実施形態によれば次のような効果が得られる。
巡回型Ａ／Ｄ変換器３１は、外部から与えられるADC/DAC機能切替信号に応じて制御回路１０がスイッチＳ３１〜Ｓ３６の切り替えを制御することにより、外部より信号入力端子３を介して入力される入力信号電圧ＶinをＡ／Ｄ変換して１２ビットのＡ／Ｄ変換値を出力するＡ／Ｄ変換動作と、外部より与えられる２進コード値（デジタル値）をＤ／Ａ変換して得られるアナログ電圧Ｖoutを信号出力端子９を介して出力するＤ／Ａ変換動作とを選択的に実行可能に構成されている。すなわち、巡回型Ａ／Ｄ変換器３１は、第１の実施形態の巡回型Ａ／Ｄ変換器１と同様、Ａ／Ｄ変換動作を行うために本来的に備えている残余電圧生成回路３３を用いて、Ａ／Ｄ変換動作に加えてＤ／Ａ変換動作をも実行可能に構成されている。従って、本実施形態によっても第１の実施形態と同様の効果が得られる。

Ｄ／Ａ変換動作が行われる際、電荷累積手段３４は、蓄積電荷を初期化した後、２進コードのビットデータ値に応じた電荷または基準電圧Ｖrefm（０Ｖ）に応じた電荷を蓄積電荷に累積的に加算し、電荷分割手段３５は、電荷累積手段３４の蓄積電荷を予め設定された比（１／２）で分割してその電荷を再び蓄積する。そして、２進コードのＬＳＢ側から順に各ビットに対応して、電荷累積手段３４による電荷の累積動作と電荷分割手段３５による電荷の分割動作とを実行する。従って、本実施形態によれば、分解能に応じて回路構成を増やすことなく、２進コードのビット数に応じた分解能を持つＤ／Ａ変換動作が可能となる。

（第３の実施形態）
以下、本発明の第３の実施形態について図１６を参照しながら説明する。なお、上記各実施形態と同一部分には同一符号を付して説明を省略する。
図１６は、差動動作可能に構成された巡回型Ａ／Ｄ変換器４１の電気的構成を示している。図１６に示す巡回型Ａ／Ｄ変換器４１は、図１１に示した巡回型Ａ／Ｄ変換器３１を差動の形態に構成したものである。図１６に示すように、１．５ビットの分解能を有する並列型のＡ／Ｄ変換回路４２は差動動作可能に構成されており、オペアンプ４３（演算増幅器に相当）は差動出力可能に構成されている。Ａ／Ｄ変換回路４２の非反転入力端子は、スイッチＳ３１ｐを介して非反転信号入力端子３ｐまたはオペアンプ４３の非反転出力端子のいずれかに選択的に接続されるようになっている。同様に、Ａ／Ｄ変換回路４２の反転入力端子は、スイッチＳ３１ｍを介して反転信号入力端子３ｍまたはオペアンプ４３の反転出力端子のいずれかに選択的に接続されるようになっている。

スイッチＳ３１ｐの共通接点とオペアンプ４３の反転入力端子との間には、図１１に示すシングル構成と同様にして、コンデンサＣＦｐ、コンデンサアレイ回路１１ｐを構成するコンデンサＣＳ１ｐ、ＣＳ２ｐ、これらコンデンサＣＳ１ｐとＣＳ２ｐの上部電極の接続を切り替えるスイッチＳ３４ｐとＳ３５ｐおよびスイッチＳ３２ｐが接続されている。また、コモンライン３２ｐとグランド端子ＧＮＤとの間にはスイッチＳ３３ｐが接続されており、オペアンプ４３の反転入力端子と非反転出力端子との間にはスイッチＳ３６ｐが接続されている。

同様に、スイッチＳ３１ｍの共通接点とオペアンプ４３の非反転入力端子との間には、コンデンサＣＦｍ、コンデンサアレイ回路１１ｍを構成するコンデンサＣＳ１ｍ、ＣＳ２ｍ、これらコンデンサＣＳ１ｍとＣＳ２ｍの上部電極の接続を切り替えるスイッチＳ３４ｍとＳ３５ｍおよびスイッチＳ３２ｍが接続されている。また、コモンライン３２ｍとグランド端子ＧＮＤとの間にはスイッチＳ３３ｍが接続されており、オペアンプ４３の非反転入力端子と反転出力端子との間にはスイッチＳ３６ｍが接続されている。

本実施形態では、オペアンプ４３、コンデンサアレイ回路１１ｐ、１１ｍ、コンデンサＣＦｐ、ＣＦｍおよびスイッチＳ３２ｐ、Ｓ３２ｍ〜Ｓ３６ｐ、Ｓ３６ｍにより残余電圧生成回路４５が構成される。オペアンプ４３およびコンデンサＣＳ１ｐ、ＣＳ２ｐ、ＣＦｐから電荷累積手段３４ｐおよび電荷分割手段３５ｐが構成される。また、オペアンプ４３およびコンデンサＣＳ１ｍ、ＣＳ２ｍ、ＣＦｍから電荷累積手段３４ｍおよび電荷分割手段３５ｍが構成される。

制御回路４４は、いずれも複数ステップからなるＡ／Ｄ変換動作およびＤ／Ａ変換動作を制御するものである。制御回路４４には、外部より、ADC/DAC機能切替信号およびＤ／Ａ変換の対象とするデジタル値（２進コード値）が与えられる。制御回路４４は、スイッチＳ３１ｐ、３１ｍ〜Ｓ３６ｐ、Ｓ３６ｍの切り替えを制御するとともに、ラッチ信号を出力し、加算器（図示せず）の加算を制御するようになっている。なお、この回路のレイアウトは、非反転側信号側と反転側信号側とで対称構造とすることが好ましい。

Ａ／Ｄ変換回路４２の反転出力端子には、その非反転出力端子から出力されるＡ／Ｄ変換コードをｎ（１０進表記）として、（２−ｎ）のＡ／Ｄ変換コードが出力されるようになっている。そして、Ａ／Ｄ変換コードｎは加算器（図示せず）において前述した方法により加算されるようになっている。また、差動入出力型のオペアンプ４３の非反転出力端子および反転出力端子には、それぞれ適当な電圧例えば（Ｖrefp＋Ｖrefm）／２を中心として同じ電圧値だけ＋側および−側に変化する電圧が出力されるようになっている。

さて、上記構成を有する巡回型Ａ／Ｄ変換器４１によりＡ／Ｄ変換動作が行われる際の各スイッチの切替状態および動作タイミングは、それぞれ図１２に示した切替状態および図１３に示した動作タイミングとほぼ同様となる。ただし、電荷再分配時において、スイッチＳ３４ｐ、Ｓ３５ｐはＡ／Ｄ変換回路４２の非反転出力端子から出力されるＡ／Ｄ変換コードｎに基づいて切り替えられ、スイッチＳ３４ｍ、Ｓ３５ｍはＡ／Ｄ変換回路４２の反転出力端子から出力されるＡ／Ｄ変換コード（２−ｎ）に基づいて切り替えられる。例えば、Ａ／Ｄ変換コードｎが１の場合、スイッチＳ３４ｐ、Ｓ３５ｐのうち１つが基準電圧端子５側、１つがグランド端子ＧＮＤ側に切り替えられるとともに、スイッチＳ３４ｍ、Ｓ３５ｍのうち１つが基準電圧端子５側、１つがグランド端子ＧＮＤ側に切り替えられる。こうした一連の動作において、非反転側信号側と反転側信号側における各スイッチの切り替えは同タイミングで行われるようになっている。

また、上記構成を有する巡回型Ａ／Ｄ変換器４１によりＤ／Ａ変換動作が行われる際の各スイッチの切替状態および動作タイミングは、それぞれ図１４に示した切替状態および図１５に示した動作タイミングとほぼ同様となる。

以上説明したように、差動型の巡回型Ａ／Ｄ変換器４１によれば、第２の実施形態と同様の効果を得られる。さらに、差動型の巡回型Ａ／Ｄ変換器４１は、入力信号電圧ＶinpとＶinmとの差電圧をＡ／Ｄ変換するので、外部からのコモンモードノイズを有効に除去することができ、ノイズによる誤変換を防止することができる。また、Ｄ／Ａ変換動作においても、２進コード値に応じたアナログ電圧を差動出力するため、コモンモードノイズなどを有効に除去することができる。また、非反転側信号側と反転側信号側のレイアウトは対称構造とされ、しかも同一タイミングで動作させるので、例えば各スイッチの切り替え時にフィードスルーによる不要電荷の注入があっても、差動動作によりその電荷注入による誤差を相殺することができる。その結果、Ａ／Ｄ変換およびＤ／Ａ変換の精度を一層高めることができる。

（第４の実施形態）
以下、本発明の第４の実施形態について図１７および図１８を参照しながら説明する。図１７および図１８は、第１の実施形態における図８および図９に相当するものであり、第１の実施形態と同一部分には同一符号を付して説明を省略する。
図８に示すように、本実施形態のセンサユニット５１は、第１の実施形態のセンサユニット２１に対し、信号処理回路２３に代えて信号処理回路５２を備えている点が異なる。信号処理回路５２は、増幅部２４、巡回型Ａ／Ｄ変換器１、デジタル信号処理部２５およびサンプルホールド回路５３を備えている。Ａ／Ｄ変換器１から出力されるアナログ電圧は、サンプルホールド回路５３を介してセンサユニット５１の外部に出力される。サンプルホールド回路５３は、入力されたアナログ電圧をサンプルした後、所定期間保持（ホールド）するものである。

次に、センサユニット５１をアナログ出力形式として機能させる場合の動作について、Ａ／Ｄ変換器１、デジタル信号処理部２５およびサンプルホールド回路５３の動作タイミングを示す図１８を用いて説明する。
まず、Ａ／Ｄ変換器１は、増幅部２４の出力電圧を入力としてＡ／Ｄ変換動作を行うように制御される（時刻ｔ０〜ｔ１）。その後、デジタル信号処理部２５は、Ａ／Ｄ変換器１から出力されるＡ／Ｄ変換値（デジタル値）に対して上記信号処理を行うように制御される（時刻ｔ１〜ｔ２）。続いて、Ａ／Ｄ変換器１は、デジタル信号処理部２５の出力信号を入力としてＤ／Ａ変換動作を行うように制御される（時刻ｔ２〜ｔ３）。

そして、サンプルホールド回路５３は、Ａ／Ｄ変換器１から出力されるアナログ電圧をサンプルした後、外部に出力する（時刻ｔ３〜ｔ４）。このサンプルホールド回路５３の出力電圧は、次のサンプル動作が完了するまでの期間（時刻ｔ４〜ｔ９の間）保持される。時刻ｔ４以降についても、時刻ｔ０〜ｔ４と同様、Ａ／Ｄ変換器１によるＡ／Ｄ変換動作、デジタル信号処理部２５による信号処理、Ａ／Ｄ変換器１によるＤ／Ａ変換動作、サンプルホールド回路５３によるサンプルホールド動作が順番に繰り返される。

第１の実施形態のセンサユニット２１において、信号処理回路２３をアナログ出力形式として機能させる場合、Ａ／Ｄ変換器１はＡ／Ｄ変換動作を行う状態と、Ｄ／Ａ変換動作を行う状態とが時分割で切り替えられている。そして、Ａ／Ｄ変換動作を行う状態においてもＡ／Ｄ変換器１からアナログ電圧が出力されるが、そのアナログ電圧は処理の途中のものであり最終的な出力ではない。このため、信号処理回路２３の出力を受ける後段の回路において、必要とする最終的な出力のアナログ電圧のみを抽出する機能を設ける必要がある。これに対し、本実施形態のセンサユニット５１の信号処理回路５２は、Ａ／Ｄ変換器１によりＤ／Ａ変換動作が行われた際に出力されるアナログ電圧をサンプリングするとともに所定期間保持し、そのホールドしたアナログ電圧を外部に出力するサンプルホールド回路５３を備えている。サンプルホールド回路５３を設けることで、本来外部に出力すべきアナログ電圧であるＤ／Ａ変換動作に伴って出力されるアナログ電圧のみをサンプリングし、それをＡ／Ｄ変換動作を行う期間についても保持して出力することで、最終的な出力のみを外部に出力することができる。これにより、センサユニット５１の後段に設けられる回路の処理を簡素化することが可能となる。

（第５の実施形態）
以下、本発明の第５の実施形態について図１９を参照しながら説明する。図１９は、第１の実施形態における図８に相当するものであり、第１の実施形態と同一部分には同一符号を付して説明を省略する。
図１９に示すように、本実施形態のセンサユニット６１は、第１の実施形態のセンサユニット２１に対し、信号処理回路２３に代えて信号処理回路６２を備えている点が異なる。信号処理回路６２は、増幅部２４および巡回型Ａ／Ｄ変換器１を備えているものの、デジタル信号処理部２５を備えていない。つまり、センサユニット６１は、センサエレメント２２の出力信号に対して信号処理を行わずに、その出力信号に対応するデジタル信号（デジタル変換値）を出力するものである。このため、Ａ／Ｄ変換器１から出力されるデジタル変換値は、センサユニット６１の外部に出力される。

また、Ａ／Ｄ変換器１は、Ｄ／Ａ変換動作の実行を指令するADC/DAC機能切替信号が与えられると、センサユニット６１の外部から与えられるデジタル値（２進コード値）をＤ／Ａ変換して得られるアナログ電圧を出力するＤ／Ａ変換動作を行う。このデジタル値は、センサエレメント２２の出力信号に関連のあるものでもよいし、全く関連の無いものでもよい。Ａ／Ｄ変換器１から出力されるアナログ電圧はセンサユニット６１の外部に出力される。

センサユニット６１の信号処理回路６２は、Ａ／Ｄ変換器１を常にＡ／Ｄ変換動作を実行させるように用いることで、センサエレメント２２から出力されるアナログ信号をＡ／Ｄ変換したデジタル信号を出力するデジタル出力動作を実行可能である。このため、センサユニット６１をデジタル出力形式として機能させることができる。また、信号処理回路６２は、Ａ／Ｄ変換器１を常にＤ／Ａ変換動作を実行させるように用いることで、外部から与えられるデジタル信号（２進コード値）をアナログ電圧に変換して出力するアナログ出力動作を実行可能である。このため、Ｄ／Ａ変換機能を備えたセンサユニット６１を構成することができる。

また、センサユニット６１において、センサエレメント２２の出力信号をＡ／Ｄ変換し、このＡ／Ｄ変換したデジタル信号を外部の信号処理回路（図示せず）に入力する。外部の信号処理回路において、そのデジタル信号に対し所定のデジタル信号処理を施し、この信号処理後のデジタル信号をセンサユニット６１に入力する。センサユニット６１において、信号処理後のデジタル信号をＤ／Ａ変換し、このＤ／Ａ変換したアナログ電圧を外部に出力する。このようにすれば、センサユニット６１は、外部の信号処理回路とともに、アナログ出力形式のセンサユニットとして機能させることができる。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
Ａ／Ｄ変換器１において、Ｄ／Ａ変換動作を行う際、コンデンサＣＦ１に代えてコンデンサＣＦ２を第３のコンデンサとして機能させてもよい。
Ａ／Ｄ変換回路２の分解能は１．５ビットに限らず適宜変更可能である。

信号処理回路２３、５２、６２は、巡回型Ａ／Ｄ変換器１に代えて、巡回型Ａ／Ｄ変換器３１または４１を備えた構成としてもよい。
アナログ出力形式の第２の動作パターンが実行される際、デジタル信号処理部２５により演算される平均値Ｄaveは、３回分のデジタル値の平均に限らず、２回分のデジタル値の平均であってもよいし、４回分以上のデジタル値の平均であってもよい。

センサユニット２１をアナログ出力形式として機能させる際、第１、第２の動作パターン以外の動作パターンで動作させてもよい。例えば、１回のＡ／Ｄ変換動作を行った後、２回以上の互いに異なる信号処理を行い、その後にＤ／Ａ変換動作を行うというステップを繰り返してもよい。

第１の実施形態における巡回型Ａ／Ｄ変換器１についても、第３の実施形態における巡回型Ａ／Ｄ変換器４１と同様にして差動動作可能な構成とすることができる。
本発明は、センサユニットに設けられる信号処理回路に限らず、デジタル信号に対して所定の信号処理を行う信号処理部を備えた各種の信号処理回路に適用可能である。

図面中、１、３１、４１はＡ／Ｄ変換器、２、４２はＡ／Ｄ変換回路、４、４３はオペアンプ（演算増幅器）、５は基準電圧端子（基準電圧線）、１０、４４は制御回路、１１、１１ｐ、１１ｍはコンデンサアレイ回路、１２、３３、４５は残余電圧生成回路、１３は入力切替回路、１４、３２、３２ｐ、３２ｍはコモンライン、１５、３５、３５ｐ、３５ｍは電荷分割手段、１６、３４、３４ｐ、３４ｍは電荷累積手段、２３、５２、６２は信号処理回路、２５はデジタル信号処理部（信号処理部）、５３はサンプルホールド回路、ＣＳ１、ＣＳ１ｐ、ＣＳ１ｍは第１のコンデンサ、ＣＳ２、ＣＳ２ｐ、ＣＳ２ｍは第２のコンデンサ、ＣＦ１、ＣＦ２、ＣＦ、ＣＦｐ、ＣＦｍは第３のコンデンサ、ＧＮＤはグランド端子（基準電圧線）、Ｓ３１、Ｓ３１ｐ、Ｓ３１ｍはスイッチ（入力切替回路）を示す。

Claims (11)

1. Ａ／Ｄ変換回路と、
   入力される電圧と所定のアナログ電圧との差電圧を増幅した残余電圧を生成する残余電圧生成回路と、
   外部信号電圧および前記残余電圧生成回路から出力される電圧のうち何れか一方を前記Ａ／Ｄ変換回路および前記残余電圧生成回路に入力する入力切替回路と、
   前記残余電圧生成回路におけるアナログ電圧を前記Ａ／Ｄ変換回路から出力されるデジタル変換値のＤ／Ａ変換値とした上で、前記外部信号電圧を前記入力切替回路、前記Ａ／Ｄ変換回路および前記残余電圧生成回路を通して巡回させることによりＡ／Ｄ変換を実行するＡ／Ｄ変換動作と、前記残余電圧生成回路におけるアナログ電圧を外部から与えられる２進コード値に対応する電圧とした上で、前記残余電圧生成回路から出力される電圧を前記入力切替回路および前記残余電圧生成回路を通して巡回させることにより前記残余電圧生成回路から前記２進コード値に応じたアナログ電圧を出力するＤ／Ａ変換動作とを実行する制御回路とを備えていることを特徴とするＡ／Ｄ変換器。
2. 前記残余電圧生成回路は、
   第１および第２のコンデンサを備え、当該第１および第２のコンデンサの一端が共通側電極としてコモンラインに接続され、他端が非共通側電極として複数の基準電圧線および前記入力切替回路のうちの何れかに接続されるコンデンサアレイ回路と、
   前記コモンラインの電圧を入力とし前記残余電圧を出力する演算増幅器と、
   前記演算増幅器の入出力端子間に接続可能な第３のコンデンサとを備えて構成され、
   前記制御回路は、前記入力切替回路を介して前記第３のコンデンサと前記第１および第２のコンデンサとの中から選択したコンデンサに対し前記外部信号電圧に応じた電荷を設定するとともに残るコンデンサを初期化し、続いて前記第３のコンデンサを前記演算増幅器の入出力端子間に接続した状態で前記Ａ／Ｄ変換回路の変換結果に応じて前記第１および第２のコンデンサの非共通側電極をそれぞれ前記複数の基準電圧線の何れかに接続することにより前記第１および第２のコンデンサと前記第３のコンデンサとの間で電荷再分配を行い、その後必要回数だけ前記演算増幅器から出力される残余電圧に応じた前記電荷設定と初期化それに続く前記電荷再分配を行うことにより前記Ａ／Ｄ変換動作を実行することを特徴とする請求項１記載のＡ／Ｄ変換器。
3. 前記残余電圧生成回路は、
   電荷を蓄積可能に構成され、その蓄積電荷を予め設定された比で分割してその電荷を再び蓄積する電荷分割手段と、
   電荷を蓄積可能に構成され、その蓄積電荷を前記電荷分割手段の蓄積電荷と加算してその結果を再び蓄積可能に構成された電荷累積手段とを備え、
   前記制御回路は、
   初期に基準電圧に応じた電荷を前記電荷分割手段に蓄積するとともに前記電荷累積手段の蓄積電荷を初期化した後、前記２進コードのＭＳＢ側から順に各ビットに対応して、前記電荷分割手段による電荷の分割動作を実行するとともに当該各ビットのデータ値に応じて前記電荷累積手段による電荷の加算動作を実行することにより、前記基準電圧を前記２進コード値に応じたアナログ電圧に変換して出力する前記Ｄ／Ａ変換動作を実行することを特徴とする請求項２記載のＡ／Ｄ変換器。
4. 前記電荷分割手段は、
   前記演算増幅器と、
   前記演算増幅器の入出力端子間に接続可能とされ、前記基準電圧に応じた電荷を設定可能に構成された前記第１のコンデンサと、
   前記演算増幅器の入出力端子間に接続可能とされ、前記第１のコンデンサの蓄積電荷に影響を及ぼすことなく所定の電荷を設定可能に構成された前記第２のコンデンサとから構成され、
   前記制御回路は、前記第１および第２のコンデンサを前記演算増幅器の出力端子と入力端子との間に接続することにより、前記電荷分割手段による電荷の分割動作を実行することを特徴とする請求項３記載のＡ／Ｄ変換器。
5. 前記電荷累積手段は、
   前記演算増幅器と、
   前記第１または第２のコンデンサと、
   所定の初期電荷を設定可能に構成された前記第３のコンデンサとから構成され、
   前記制御回路は、前記第１または第２のコンデンサに蓄積された電荷を前記第３のコンデンサに転送することにより前記電荷累積手段による電荷の加算動作を実行することを特徴とする請求項４記載のＡ／Ｄ変換器。
6. 前記残余電圧生成回路は、
   電荷を蓄積可能に構成され、前記２進コードのビットデータ値に応じて基準電圧に応じた電荷または当該電荷とは異なる所定の電荷を蓄積電荷に累積加算する電荷累積手段と、
   前記電荷累積手段の蓄積電荷を予め設定された比で分割してその電荷を再び蓄積する電荷分割手段とを備え、
   前記制御回路は、
   前記電荷累積手段の蓄積電荷を初期化した後、前記２進コードのＬＳＢ側から順に各ビットデータ値に対応して、前記電荷累積手段による電荷の累積動作と前記電荷分割手段による電荷の分割動作とを実行することにより、前記基準電圧を前記２進コード値に応じたアナログ電圧に変換して出力する前記Ｄ／Ａ変換動作を実行する請求項２記載のＡ／Ｄ変換器。
7. 前記電荷累積手段および電荷分割手段は、
   前記演算増幅器と、
   前記演算増幅器の入出力端子間に接続可能とされ、前記基準電圧に応じた電荷または当該電荷とは異なる所定の電荷を設定可能に構成された前記第１および第２のコンデンサと、
   前記演算増幅器の入出力端子間に接続され、電荷を初期設定可能に構成された前記第３のコンデンサとから構成され、
   前記制御回路は、
   はじめに前記第３のコンデンサの電荷を初期化し、前記２進コードのＬＳＢ側から順に各ビットに対応して、前記第１および第２のコンデンサに当該各ビットのデータ値に応じて前記基準電圧に応じた電荷または当該電荷とは異なる所定の電荷を設定し、前記第１、第２および第３のコンデンサを前記演算増幅器の入出力端子間に接続することにより、両コンデンサの蓄積電荷の加算と電荷の分割とを実行することを特徴とする請求項６記載のＡ／Ｄ変換器。
8. 前記Ａ／Ｄ変換回路、前記残余電圧生成回路および前記入力切替回路は、それぞれ差動動作可能に構成されていることを特徴とする請求項１ないし７の何れかに記載のＡ／Ｄ変換器。
9. 請求項１ないし８のいずれかに記載のＡ／Ｄ変換器と、
   入力されるデジタル信号に対して所定の信号処理を行う信号処理部とを備え、
   前記Ａ／Ｄ変換器を前記Ａ／Ｄ変換動作を行う状態にした上で外部から与えられるアナログ信号を前記Ａ／Ｄ変換器に入力し、当該Ａ／Ｄ変換動作に応じて出力されるデジタル変換値を前記信号処理部に入力し、当該信号処理に応じて出力されるデジタル信号を外部に出力するデジタル出力動作と、
   前記Ａ／Ｄ変換器を前記Ａ／Ｄ変換動作を行う状態にした上で外部から与えられるアナログ信号を前記Ａ／Ｄ変換器に入力し、当該Ａ／Ｄ変換動作に応じて出力されるデジタル変換値を前記信号処理部に入力し、当該信号処理に応じて出力されるデジタル信号を前記Ａ／Ｄ変換器を前記Ｄ／Ａ変換動作を行う状態にした上で前記Ａ／Ｄ変換器に入力し、当該Ｄ／Ａ変換動作に応じて出力されるアナログ電圧を外部に出力するアナログ出力動作とを実行可能に構成された信号処理回路。
10. 前記Ａ／Ｄ変換器により前記Ｄ／Ａ変換動作が行われた際に出力されるアナログ電圧をサンプリングするとともに所定期間ホールドし、当該ホールドしたアナログ電圧を外部に出力するサンプルホールド回路を備えていることを特徴とする請求項９記載の信号処理回路。
11. 請求項１ないし８のいずれかに記載のＡ／Ｄ変換器を備え、
    前記Ａ／Ｄ変換器を前記Ａ／Ｄ変換動作を行う状態にした上で外部から与えられるアナログ信号を前記Ａ／Ｄ変換器に入力し、当該Ａ／Ｄ変換動作に応じて出力されるデジタル変換値を外部に出力するデジタル出力動作と、
    前記Ａ／Ｄ変換器を前記Ｄ／Ａ変換動作を行う状態にした上で外部から与えられるデジタル信号を前記Ａ／Ｄ変換器に入力し、当該Ｄ／Ａ変換動作に応じて出力されるアナログ電圧を外部に出力するアナログ出力動作とを実行可能に構成された信号処理回路。

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