JP2009021785A - アナログデジタル変換器及びその制御方法並びに無線トランシーバ回路 - Google Patents

アナログデジタル変換器及びその制御方法並びに無線トランシーバ回路 Download PDF

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Abstract

【課題】アナログデジタル変換器で、消費電力低減のために小さな容量値の容量素子を使用すると、その比精度バラツキにより、アナログデジタル変換器の特性が劣化する。また、従来の比精度バラツキ低減方法は、回路規模と消費電力の増大を招く。
【解決手段】少なくとも一個の容量素子を有するアナログコア部を備えたアナログデジタル変換器回路において、前記容量素子を、実質的に同一の容量値を持つ複数の容量素子ユニットを有する容量バンクで構成し、この容量バンクは、前記複数の容量素子ユニットの中から一つの前記容量素子ユニットを実質的に等確率で選択し得るように構成した。
【選択図】図１

Description

本発明は、アナログデジタル変換器及びその制御方法並びに無線トランシーバ回路に係り、特に、アナログデジタル変換器の変換精度を改善するための回路および制御方法に関する。
従来、アナログデジタル変換器として、デジタルキャリブレーション型のパイプライン型アナログデジタル変換器の例が示されている（例えば、非特許文献１参照）。
また、従来、非特許文献１に開示されたパイプライン型アナログデジタル変換器におけるキャリブレーションの収束をより高速に行うために改良されたデジタルキャリブレーション型のパイプライン型アナログデジタル変換器が開示されている（例えば、非特許文献２参照）。
なお、デジタルキャリブレーション型アナログデジタル変換器としては、非特許文献１、２に開示された構成のほかに、従来、参照用アナログデジタル変換器は必要とせず、代わりに、疑似雑音信号を利用する構成もあった（例えば、非特許文献３参照）。
さらに、従来、逐次近似型アナログデジタル変換器において、容量ネットワークに使用されるバイナリ容量値を、同一容量値の小さな単位容量素子を複数個、ランダムに選択することにより実現することが開示されている（例えば、特許文献１参照）。
また、従来、容量アレイの外殻に配置したダミー容量を用いて容量アレイの容量値の誤差により生ずるＡ／Ｄ変換誤差の補正を行なうＡ／Ｄ変換器が開示されている（例えば、特許文献２参照）。
また、従来、被変換信号が容量に入力されるＡ／Ｄコンバータにおいて、その入力容量を切り替える回路を具備し、被変換信号の振幅レベルを調整して小振幅の信号と大振幅の信号を一定の分解能で出力できるようにしたものが開示されている（例えば、特許文献３参照）。
また、従来、電荷再配分型ＡＤコンバータにおいて、キャパシティアレイの一部を残りのキャパシティアレイを用いて校正する手段を備えたＡＤコンバータが開示されている（例えば、特許文献４参照）。
米国特許第５，００６，８５４号明細書 特開平０５−２３５７６８号公報 特開平０４−１６５８２２号公報 特開平０３−２０６７２８号公報 Y. Chiu et al., "Least mean square adaptive digital background calibration of pipelined analog-to-digital converters," IEEE Transactions on Circuits and Systems Ｉ Vol. 51, pp. 38-46 (2004). 大島俊 他、「パイプライン型ＡＤＣの高速デジタルバックグランドキャリブレーション」、（社）電子情報通信学会 信学技法ＶＬＤ２００６−１３８ ２００７年 Y.S.Shu et al., A 15b-Linear, 20MS/s, 1.5b/Stage Pipelined ADC Digitally Calibrated with Signal-Dependent Dithering,' 2006 Symposia on VLSI Technology and VLSI Circuits Session C25-1(2006)
近年のＣＭＯＳプロセス微細化に牽引されたＬＳＩのデジタル化の進展により、アナログデジタル変換器（ＡＤＣ）は、ますます重要になっている。
現行の無線システムでは、消費電力優先の立場から、ＡＤＣに対して、サンプルレートまたは分解能のどちらか一方のみに高性能を課すことが一般的であるが、次世代無線ＬＡＮのような、高スループットかつ妨害波干渉に強い無線システムを実現するには、消費電力懸念から従来避けられていた、高サンプルレート（数１００ＭＳ／ｓ〜１ＧＳ／ｓ）かつ高分解能（１０〜１２ｂ）のＡＤＣを、低消費電力（数１００ｍＷ以下）で実現する技術が必要となる。また、デジタルキャリブレーション型ＡＤＣでは、消費電流低減のため、数百ｆＦ以下の容量素子を使用するので、容量値比精度バラツキが顕在化し、実効分解能（ＥＮＯＢ）、線形性（ＤＮＬ／ＩＮＬ）を低下させるという問題がある。
ここで、非特許文献２に開示されたデジタルキャリブレーション型アナログデジタル変換器に適用する各ＭＤＡＣ（Multiplying Digital to Analog Converter）のサンプルモードとアンプモードにおける構成をそれぞれ図１５、図１６に示す。ＭＤＡＣとは、一般に、入力ディジタル値とリファレンス値とを乗算して得られるアナログ値を出力とする乗算型デジタルアナログ変換器のことであり、この例のＭＤＡＣは、オペアンプ１１０１を第１の容量Ｃ１０１１０２および第２の容量Ｃ２０１１０３および第３の容量Ｃ３０１１１０で負帰還した構成をベースとし、各スイッチ１１０４、１１０５、１１０６、１１０７、１１０８、１１１１、１１１３により接続関係を変えて、２モード間を切り換えることができる。１１０９はＤＡＣスイッチ制御部、１１１２はＣＡＬ用ＤＡＣスイッチ制御部である。
サンプルモードでは、図１５のように、第１の容量Ｃ１０１１０２および、第２の容量Ｃ２０１１０３は、入力アナログ電圧Ｖｉｎと基準ＤＣ電圧の間に接続され、入力アナログ電圧Ｖｉｎに比例した電荷が、第１の容量Ｃ１０１１０２および第２の容量Ｃ２０１１０３上に充電される。また、第３の容量Ｃ３０１１１０の両端は基準ＤＣ電圧に接続されることで、その電荷がゼロにリセットされる。
一方、アンプモードでは、図１６のように、オペアンプ１１０１が負帰還接続となり、サンプルモードにおいて、第１の容量Ｃ１０１１０２上に充電された電荷が、第２の容量Ｃ２０１１０３上に移動する。これにより、アンプモードでは、サンプルモード時の入力アナログ電圧Ｖｉｎが２倍されて出力に現れる。同時に、同図には表示されていないが別途、コンパレータ列により行われた粗い量子化結果に基づいて生成されるＤＡＣｃｔｒｌ信号に応じて、ＤＡＣスイッチ制御部１１０９は、Ｐｈｉ２ＯＮ時、すなわち、アンプモード時に、スイッチ１１０８のうち、いずれか一つのみＯＮにする。
キャリブレーション用クロック信号ＣＡＬは、＋１、−１、０の３値のうちのいずれをとり、それに応じて、それぞれ、Ｖｒｅｆ／１６、−Ｖｒｅｆ／１６、０が、サンプルモード時のアナログ入力電圧Ｖｉｎと粗い量子化結果の引き算である量子化誤差を２倍した電圧から引き算される。
キャリブレーション用クロック信号ＣＡＬによるＭＤＡＣ出力電圧への意図的な変動の印加は、デジタルキャリブレーションの収束を短縮することができる。ここで、オペアンプ１１０１の出力電圧が飽和するのを避けるために、αとして１より十分小さな値を選択するので、第３の容量値Ｃ３０１１１０として、極めて小さな値が必要になる。
ところで、上記パイプライン型アナログデジタル変換器やアルゴリズミック型アナログデジタル変換器などオペアンプを搭載するアナログデジタル変換器や、逐次近似型アナログデジタル変換器などコンパレータを搭載するアナログデジタル変換器では、回路内に使用する容量値が大きくなるほど、オペアンプやコンパレータの消費電力が増加するために、極力小さな容量値を採用することが望ましい。
しかし、小さな容量値の容量素子をチップ上で実現する場合、容量値の比精度バラツキが顕在化し、実効分解能や線形性を低下させるため、従来、非常に小さな容量値をこれらのアナログデジタル変換器に採用することは回避されてきた。その結果として、従来のアナログデジタル変換器では、しばしば、本来、熱雑音、つまりｋＴ／Ｃ雑音の制約から決定される容量値よりも大きな容量値を採用せざるを得ず、したがって、消費電力が不当に大きくなっていた。
この傾向は、通常のアナログデジタル変換器より小さな容量値を必要とするデジタルキャリブレーション型アナログデジタル変換器において顕著である。
特に、今後、３０２．１１ｎ無線ＬＡＮシステムやポスト３０２．１１ｎ無線ＬＡＮシステム、第４世代携帯電話システムなどの次世代無線システムにおいて、数１００ＭＳ／ｓ以上の高サンプルレート、かつ、１０ビット以上の高分解能のアナログデジタル変換器を低消費電力で実現することが要求されるため、また、そのようなアナログデジタル変換器として、デジタルキャリブレーション型アナログデジタル変換器が期待されるため、上記の容量値の比精度バラツキの問題は、今後ますます顕在化してくると予想される。
また、非特許文献３に開示されたデジタルキャリブレーション型アナログデジタル変換器においても、やはり、図１５や図１６に示したような、ＭＤＡＣの構成となり、小さな容量値を必要とする。
非特許文献１ないし３及び特許文献３に開示された発明は、何れも、容量値の比精度バラツキの問題については、適切な解決策を開示していない。
一方、容量値の比精度バラツキを対策する方法が特許文献１に開示されている。この例では、１５個の単位容量素子Ｃｕの中から、ランダムに１１個の単位容量素子を選ぶ。例えば、容量素子Ｃに容量値の比精度バラツキがあった場合、同素子を選択するたびに定常的に変換誤差が発生し、アナログデジタル変換器の線形性が劣化する。しかし、単位容量素子Ｃｕの中からランダムに選択することで、各容量素子の持つ誤差は平均化され、定常的な変換誤差にはならず、代わりに、雑音に変換される。こうして生じる雑音は一般に除去可能なため、最終的に高い分解能を実現できる。
特許文献１に開示された方法は、デジタルアナログ変換器の線形性向上のために従来用いられている「ダイナミックエレメントマッチング」と同一の概念である。例えば、Ｃ、２Ｃ、４Ｃ、８Ｃというバイナリ容量値を実現するために、単位容量Ｃｕ＝Ｃの容量値を１５個用意しておく。１１Ｃという値を実現する時に、バイナリ容量値を使用する場合は、Ｃ＋２Ｃ＋８Ｃ＝１１Ｃであるから、Ｃ、２Ｃ、８Ｃを同時にスイッチで選択する。これらの方法は、回路内で使用する全ての容量を対象とし、かつ、単位容量素子Ｃｕ列の中から必要な複数の素子を同時に選択する必要があるため、素子を選択するためのスイッチ群の回路構成やその選択方法が複雑になる問題がある。さらにこれにともない、スイッチなどに起因する寄生容量値が増大するため、逐次近似型アナログデジタル変換器の場合はコンパレータの、パイプライン型アナログデジタル変換器の場合はオペアンプの消費電力増大につながる。さらに、単位容量素子Ｃｕの中からランダムに選択するために、ランダム数生成回路が必要であるため、回路規模と消費電力がさらに増加する。
すなわち、特許文献１に開示された「ダイナミックエレメントマッチング」をベースとした容量値の比精度バラツキの低減方法は、容量素子の選択方法が複雑であるため、回路規模や消費電力の増大を招く。
一方、特許文献２は、容量アレイの外殻に配置したダミー容量を用いて容量アレイの容量値の誤差により生ずるＡ／Ｄ変換誤差の補正を行なうＡ／Ｄ変換器を開示する。
また、特許文献４は、電荷再配分型ＡＤコンバータにおいて、キャパシティアレイの一部を残りのキャパシティアレイを用いて校正する手段を備えたＡＤコンバータを開示する。このＡＤコンバータは、例えば、単位容量として、Ｃ，２Ｃ，４Ｃ，８Ｃ，１６Ｃ，３２Ｃの重み付けがなされたキャパシティアレイを使用して、校正を行う。
しかしながら、特許文献２や特許文献４にも、消費電力低減のために小さな容量値の容量素子を使用した場合に発生する比精度バラツキについての解決策は開示されていない。
本発明の主たる解決課題は、アナログデジタル変換器において、消費電力低減のために必要になる小さな容量値にともなう比精度バラツキの影響を、単純な回路構成および方法で軽減することにある。
本発明の代表的なものの一例を示せば以下の通りである。即ち、本発明のアナログデジタル変換器は、少なくとも一個の容量素子を有するアナログコア部を備えて成り、前記容量素子は、実質的に同一の容量値を持つ複数の容量素子ユニットを有する容量バンクを含んで構成され、前記容量バンクは、前記複数の容量素子ユニットの中から一つの容量素子ユニットを実質的に等確率で選択するように構成されていることを特徴とする。
本発明によれば、簡単な構成で、消費電力の増大を招くことなく、アナログデジタル変換器における小容量の容量素子の比精度バラツキの影響を緩和できる。
本発明の代表的な実施例によれば、アナログデジタル変換器の少なくとも１つの容量が、実質的に同一の容量値の容量素子ユニットを複数持つ容量バンクで構成され、各動作クロックごとあるいはこれに同期して、使用する容量素子ユニットを、前記容量バンクから特定の一つだけ周期的またはランダムに、排他的かつ等確率で選択する。これにより、容量値の比精度バラツキに起因する非線形性を緩和できる。また、非選択の容量素子ユニットは非アクティブの状態にする。
本発明は、高サンプルレートかつ高分解能、低消費電力が要求されるアナログデジタル変換器、例えば、パイプライン型アナログデジタル変換器や逐次近似型アナログデジタル変換器、あるいはデジタルキャリブレーション型アナログデジタル変換器に適用される。
なお、本発明の効果、すなわち比精度バラツキの影響を緩和するという観点からは、上記の容量バンクを適用する容量としては、小容量、例えば数百fF以下の容量が望ましい。もし、回路内に大小の異なる容量値の複数の素子が混在する場合には、小さな容量に限定して使用するのが効果的である。
以下、本発明の実施例について図を参照して説明する。
本発明の第一の実施例を図１〜図３により説明する。まず、図１に、本発明の第一の実施例になるＭＤＡＣ回路の構成例を示す。同図で、１００は容量バンク部、１０１はアナログコア部である。アナログコア部１０１は、例えば、パイプライン型アナログデジタル変換器の場合は各ステージのＭＤＡＣを、また、逐次近似型アナログデジタル変換器の場合は容量ネットワーク１０１を想定しているが、他の種類のアナログデジタル変換器に対しても、同様に定義できる。
容量バンク部１００は、アナログコア部１０１で必要となる小さな容量値を、一つの容量素子Ｃで実現するかわりに、複数（Ｎ個）の容量素子ユニット列Ｃ１〜ＣＮで実現するものである。すなわち、実質的に同一の容量値、例えば設計値として同一の容量値を持つ複数（Ｎ個）の容量素子ユニット列Ｃ１〜ＣＮで構成される容量バンクの中から特定の一つの容量素子ユニットだけを、スイッチ群およびスイッチ群制御部により実質的に等確率で選択することにより、アナログコア部１０１で必要となる一つの容量素子Ｃに相当する容量を実現する。
そのために、容量バンク部１００は、複数（Ｎ個）の容量素子ユニット列Ｃ１〜ＣＮと、各容量素子ユニットの両端子に接続された一対の素子スイッチからなるＮ個の素子スイッチ１０６〜１１３と、各素子スイッチのＯＮ、ＯＦＦをスイッチ制御信号ＳＷｃｔｒｌにより制御するスイッチ群制御部１１７とで構成されている。スイッチ群制御部１１７は、アナログデジタル変換器の動作状態において、容量素子ユニット列Ｃ１〜ＣＮの各容量素子ユニットが実質的に等確率で選択されるようにするために、動作クロック信号などを入力として各素子スイッチ列を制御するＳＷｃｔｒｌ信号あるいはその反転信号等を生成し、各容量素子ユニットに対応する素子スイッチがＯＮになる頻度を互いに実質的に等しくする。
容量バンク部１００を構成する１つの容量素子ユニットＣ１１０２は、スイッチ１０５を介してアナログコア部１０１に接続され、スイッチ１１４を介して、参照電圧や入力アナログ部など適切なノードに接続される。なお、同図では、例えば、パイプライン型アナログデジタル変換器のアンプモードの状態に対応して、＋Ｖｒｅｆ、０（基準電圧）、−Ｖｒｅｆのいずれか一つの参照電圧に接続されているが、もちろん、これに限定する必要は無い。また、容量素子ユニットＣ１１０２は、スイッチ１０６およびスイッチ１０７を介して、基準電圧にも接続されている。
ここで、スイッチ１０５およびスイッチ１１４は、ＳＷｃｔｒｌ１信号により、また、スイッチ１０６およびスイッチ１０７は、ＳＷｃｔｒｌ１の反転信号により制御される。
また、容量素子ユニットＣ１１０２と実質的に同一の容量値を持つ容量素子ユニットＣ２１０３は、スイッチ１０８を介してアナログコア部１０１に接続され、スイッチ１１５を介して、参照電圧に接続されている。また、容量素子ユニットＣ２１０３は、スイッチ１０９およびスイッチ１１０を介して、基準電圧にも接続されている。ここで、スイッチ１０８およびスイッチ１１５は、ＳＷｃｔｒｌ２信号により、また、スイッチ１０９およびスイッチ１１０は、ＳＷｃｔｒｌ２の反転信号により制御される。同様に、容量素子ユニットＣＮ１０４は、スイッチ１１１を介してアナログコア部１０１に接続され、スイッチ１１６を介して、参照電圧に接続されている。
同様に、容量素子ユニットＣ１１０２と実質的に同一の容量値を持つ容量素子ユニットＣＮ１０４は、スイッチ１１２およびスイッチ１１３を介して、基準電圧にも接続されている。ここで、スイッチ１１１およびスイッチ１１６は、ＳＷｃｔｒｌＮ信号により、また、スイッチ１１２およびスイッチ１１３は、ＳＷｃｔｒｌＮの反転信号により制御される。
図１において、容量素子ユニットＣ１１０２を選択する場合は、ＳＷｃｔｒｌ１信号をＯＮにすることで、スイッチ１０５がＯＮとなり、また、スイッチ１１４のうち、＋Ｖｒｅｆ、０（基準電圧）、−Ｖｒｅｆのいずれかに接続されるスイッチが一つだけＯＮとなる。一方、スイッチ１０６およびスイッチ１０７はＯＦＦとなる。また、容量素子ユニットＣ１１０２を選択する場合、ＳＷｃｔｒｌ１信号以外はＯＦＦとなる。ＳＷｃｔｒｌ２がＯＦＦとなることにより、スイッチ１０８およびスイッチ１１５はＯＦＦとなる。また、ＳＷｃｔｒｌ２の反転信号はＯＮとなるため、スイッチ１０９とスイッチ１１１がＯＮとなる。その結果として、容量素子ユニットＣ２１０３の両端子は、基準電圧に接続されるため、容量素子ユニットＣ２１０３は非選択状態（非動作状態）となる。同様にして、容量素子ユニットＣ１１０２以外の全ての容量素子ユニットが非動作状態になる。なお、以上は、容量素子ユニット選択回路のあくまでも一例であり、他の選択回路構成を採用してももちろん良い。
なお、本発明において、容量バンク部１００を構成しかつ実質的に同一の容量値を持つ複数の容量素子ユニット列Ｃ１〜ＣＮの各々は、単一の容量素子ユニットで構成しても良く、あるいは、図２に示すように、実質的に同一の容量値を持つ複数の容量要素で構成しても良い。図２の例では、単一の容量素子ユニットに対して１／３の容量値を持つ３個の容量要素（実質的に同一の容量値）を並列接続することで、単一の容量素子ユニットと実質的に同一の容量値を得るように構成されている。後に述べる各実施例でも、容量バンク部１００を構成する各容量素子ユニットが、単体で構成される場合及び複数の容量要素で構成される場合の双方を含んでいるものとする。
図３に、本発明におけるスイッチ群制御部１１７による各容量素子ユニットの選択方法、つまり、図１で述べたＳＷｃｔｒｌ１信号からＳＷｃｔｒｌＮ信号を生成する方法の一例を示す。本発明では、各容量素子ユニットのいずれか一つだけを択一的に選択するために、各ＳＷｃｔｒｌ１信号からＳＷｃｔｒｌＮ信号のいずれか一つだけがＯＮになり、同時に２つ以上のＳＷｃｔｒｌ信号がＯＮになることは無い。また、容量素子ユニットのバラツキの影響を最大限緩和するために、各容量素子ユニットを実質的に等確率で選択する必要があるため、各ＳＷｃｔｒｌ信号がＯＮになる頻度は互いに実質的に等しくする。
例えば、図３（Ｎ＝４の場合）のように、周期的に各容量素子ユニットを選択するために、ＳＷｃｔｒｌ信号として、ＯＮタイミングが一つずつずれた周期信号を選んでも良いし、また、各容量素子ユニットの中から、ランダムに一つだけ選択するように、ＳＷｃｔｒｌ信号を生成しても良い。各容量素子ユニットを実質的に等確率かつ一つだけ選択する限りにおいて、その他のどのような選択のしかたをしても良いのはもちろんである。
本実施例によれば、アナログデジタル変換器回路内の容量を、実質的に同一の容量値を持つ複数の容量素子ユニットで構成される容量バンクの中から一つの前記容量素子ユニットだけを、実質的に等確率で選択して実現するという簡単な構成により、消費電力の増大を招くことなく、容量素子の比精度バラツキの影響を緩和できる。その結果として、小さな容量値の容量素子を使用することが可能になるため、アナログデジタル変換器の消費電力を削減できる。
本発明の第二の実施例として、本発明をデジタルキャリブレーション型のパイプライン型アナログデジタル変換器に適用した例を図４〜図１０により説明する。図４に、デジタルキャリブレーション型のパイプライン型アナログデジタル変換器の構成例を示す。図５に、図４のアナログデジタル変換器に用いられるＭＤＡＣの回路構成の一例を示す。なお、図５中の符号１００で示した部分が、図１の容量バンクに相当する。また、図５は本実施例のサンプルモードにおけるＭＤＡＣの回路構成例を示し、図６に、アンプモードにおけるＭＤＡＣの回路構成例を示している。
まず、図４でデジタルキャリブレーション型のパイプライン型アナログデジタル変換器の構成について、説明する。図４において、初段のＭＤＡＣ１３０１は、アナログデジタル変換器に入力されるアナログ信号電圧を粗くｎ１ビットで量子化して、その結果をデジタルキャリブレーション部３０５に伝達するとともに、その際に生じる量子化誤差電圧（Ｒｅｓ）を増幅して次段のＭＤＡＣ２３０２に伝達し処理を委ねる。ＭＤＡＣ２３０２は、ＭＤＡＣ１３０１から出力された誤差電圧を、粗くｎ２ビットで量子化して、その結果をデジタルキャリブレーション部３０５に伝達するとともに、その際に生じる量子化誤差電圧を増幅して、３段目のＭＤＡＣに伝えるなど、以下の処理は同様である。
最終ステージ（Ｎ番目のステージ）は、単なる粗い量子化器ＳＡＤＣＮ３０４で構成され、前段のＮ−１番目のステージＭＤＡＣＮ−１３０３から出力された量子化誤差電圧を粗くｎＮビットで量子化して、その結果をデジタルキャリブレーション部３０５に伝達する。
デジタルキャリブレーション部３０５は、各ＭＤＡＣから伝達された値と、適切な重み列の内積をとることで、最終的なデジタル出力値を決定する。
デジタルキャリブレーション型アナログデジタル変換器では、各ＭＤＡＣに使用するオペアンプの消費電流を従来よりも削減することで、低消費電力化を図ることができるが、その代償として、オペアンプのオープンループ利得が減少するため、ＭＤＡＣの利得が理想値からずれる。その結果として、上記の重み列はバイナリ列からずれるため、デジタルキャリブレーション部３０５は、最適な重み列を探索し、その結果を用いて、各ＭＤＡＣから伝達された値と内積をとることで、変換精度を維持できる。
例えば、図４の構成では、参照用アナログデジタル変換器３０６を、入力に対して、並列に接続している。参照用アナログデジタル変換器３０６は参照用として用いるため、高分解能を持つ必要があるが、本来のアナログデジタル変換器のサンプルレートｆＣＬＫより十分低速のサンプルレートｆＣＬＫ／Ｋで動作させるため、参照用アナログデジタル変換器３０６の消費電力は小さくできる。参照用アナログデジタル変換器３０６の出力は、デジタルキャリブレーション部３０５に対して、Ｋ回に一度の頻度で、いわば正しい変換結果を教えてくれるため、デジタルキャリブレーション部３０５は、それを利用して、上記の正しい重み列に到達できる。
次に、本実施例のデジタルキャリブレーション型のパイプライン型アナログデジタル変換器の構成及び動作について、図５、図６で説明する。
図５は、サンプルモードにおけるＭＤＡＣの回路構成例を示している。ＭＤＡＣは、オペアンプ５０１を第１の容量Ｃ１０５０２および第２の容量Ｃ２０５０３、および第３の容量Ｃ３０で負帰還した構成をとる。なお、オペアンプ５０１の反転入力端子に接続された第３の容量Ｃ３０は、実質的に同一の容量値を持つ複数の容量素子ユニット（容量素子ユニット列＝Ｃ３１５１０からＣ３Ｎ５１２）で構成された容量バンク１００からの中から、一つの容量素子ユニットだけをスイッチ群制御部１１７が選択するように構成されている。スイッチ群制御部は、スイッチ制御信号ＳＷｃｔｒｌと共にキャリブレーション用クロック信号ＣＡＬが入力されるＣＡＬ用ＤＡＣスイッチ制御部５２５、５２６、５２７を含んでいる。
一例として、図５では、スイッチ群制御部１１７が容量バンク（容量素子ユニット列）１００の中から、第３の容量Ｃ３０として一つの容量素子ユニットＣ３２５１１だけを選択している状態を示した。容量バンク１００の容量素子ユニットＣ３１５１０は、スイッチ５１３を介してオペアンプ５０１の非反転入力端子に接続され、スイッチ５２２を介して、参照電圧に接続されている。なお、同図では、＋Ｖｒｅｆ、０（基準電圧）、−Ｖｒｅｆのいずれか一つの参照電圧に接続されるが、もちろん、これに限定する必要は無い。また、容量素子ユニットＣ３１５１０は、スイッチ５１４およびスイッチ５１５を介して、基準電圧にも接続される。ここで、スイッチ５１３およびスイッチ５２２は、ＳＷｃｔｒｌ１信号により、また、スイッチ５１４およびスイッチ５１５は、ＳＷｃｔｒｌ１の反転信号により制御される。同様に、容量素子ユニットＣ３２５１１は、スイッチ５１６を介してオペアンプ５０１の非反転入力端子に接続され、スイッチ５２３を介して、参照電圧に接続されている。
また、容量バンク１００の容量素子ユニットＣ３２５１１は、スイッチ５１７およびスイッチ５１８を介して、基準電圧にも接続されている。ここで、スイッチ５１６およびスイッチ５２３は、ＳＷｃｔｒｌ２信号により、また、スイッチ５１７およびスイッチ５１８は、ＳＷｃｔｒｌ２の反転信号により制御される。
同様に、容量バンクの容量素子ユニットＣ３Ｎ５１２は、スイッチ５１９を介してオペアンプ５０１の非反転入力端子に接続され、スイッチ５２４を介して、参照電圧に接続されている。また、容量素子ユニットＣ３Ｎ５１２は、スイッチ５２０およびスイッチ５２１を介して、基準電圧にも接続されている。
ここで、スイッチ５１９およびスイッチ５２４は、ＳＷｃｔｒｌＮ信号により、また、スイッチ５２０およびスイッチ５２１は、ＳＷｃｔｒｌＮの反転信号により制御される。図５の例では、第３の容量Ｃ３０として容量素子ユニットＣ３２５１１を選択しているので、ＳＷｃｔｒｌ２信号をＯＮにすることで、スイッチ５１６がＯＮとなり、また、スイッチ５２３のうち、０（基準電圧）に接続されるスイッチが一つだけＯＮとなる。一方、スイッチ５１７およびスイッチ５１８はＯＦＦとなる。また、第３の容量Ｃ３０として容量素子ユニットＣ３２５１１を選択する場合、ＳＷｃｔｒｌ２信号以外はＯＦＦとなる。ＳＷｃｔｒｌ１がＯＦＦとなることにより、スイッチ５１３およびスイッチ５２２はＯＦＦとなる。また、ＳＷｃｔｒｌ１の反転信号はＯＮとなるため、スイッチ５１４とスイッチ５１５がＯＮとなる。その結果として、容量素子ユニットＣ３１５１０の両端子は、基準電圧に接続されるため、容量素子ユニットＣ３１５１０は非選択状態（非動作状態）となる。同様にして、容量素子ユニットＣ３２５１１以外の全ての容量素子ユニットが非動作状態になる。
図５のように、サンプルモードでは、クロックＰｈｉ１がＯＮとなることで、スイッチ５０４、５０５、５０６がＯＮとなり、これにより、第１の容量Ｃ１０５０２および、第２の容量Ｃ２０５０３は、入力アナログ電圧Ｖｉｎと基準電圧の間に接続され、入力アナログ電圧Ｖｉｎに比例した電荷が、第１の容量Ｃ１０５０２および第２の容量Ｃ２０５０３上に充電される。また、この時、クロックＰｈｉ２はＯＦＦであるため、スイッチ５０７、５０８はＯＦＦである。各ＣＡＬ用ＤＡＣスイッチ制御部５２５、５２６、５２７は、サンプルモード時は０信号を入力とするため、そのＳＷｃｔｒｌ１、ＳＷｃｔｒｌ２、ＳＷｃｔｒｌＮ信号がＯＮの時に、それぞれ、スイッチ５２２、スイッチ５２３、スイッチ５２４のうちの０（基準電圧）を選択するように出力し、一方、ＳＷｃｔｒｌ１、ＳＷｃｔｒｌ２、ＳＷｃｔｒｌＮ信号がＯＦＦの時には、それぞれ、スイッチ５２２、スイッチ５２３、スイッチ５２４をＯＦＦにするように出力する。
図５の例では、容量バンクの容量素子ユニット列の内、Ｃ３２５１１のみを第３の容量Ｃ３０として選択している、すなわち、ＳＷｃｔｒｌ２のみＯＮで、他のＳＷｃｔｒｌ信号が全てＯＦＦである。したがって、スイッチ５２３の内の０（基準電圧）に接続されたスイッチのみＯＮとなり、スイッチ５２２やスイッチ５２４などは全てＯＦＦとなる。スイッチ５２３の内の０（基準電圧）に接続されたスイッチがＯＮとなることにより、容量Ｃ３２５１１の両端は基準電圧に接続され、その結果として、その電荷がゼロにリセットされる。
次に、図６において、本実施例のアンプモードにおける動作を説明する。同図のように、アンプモードでは、クロックＰｈｉ１がＯＦＦとなることで、スイッチ５０４、５０５、５０６がＯＦＦとなり、クロックＰｈｉ２がＯＮとなることで、スイッチ５０７、５０８がＯＮとなる。これにより、オペアンプ５０１が負帰還接続となり、サンプルモードにおいて、第１の容量Ｃ１０５０２上に充電された電荷が、第２の容量Ｃ２０５０３上に移動する。これにより、アンプモードでは、サンプルモード時の入力アナログ電圧Ｖｉｎが２倍されて出力に現れる。同時に、同図には表示されていないが別途、コンパレータ列により行われた粗い量子化結果に基づいて生成されるＤＡＣｃｔｒｌ信号に応じて、ＤＡＣスイッチ制御部５０９は、Ｐｈｉ２ＯＮ時、すなわち、アンプモード時に、スイッチ５０８のうち、いずれか一つのみＯＮにする
例えば、図６では、基準電圧―Ｖｒｅｆに接続されたスイッチがＯＮになっている。この時接続される基準電圧値に応じて、第２の容量Ｃ２０５０３上にさらに移動する電荷量が変化する、つまり、粗い量子化結果に応じた電荷の引き算が行われる。第３の容量Ｃ３０として選択する容量素子ユニットとしては、サンプルモードと同じ容量素子ユニット、つまり、この場合、第３の容量Ｃ３０がＣ３２５１１である必要があるため、サンプルモードと同様、ＳＷｃｔｒｌ２信号をＯＮにすることで、スイッチ５１６とスイッチ５２３がＯＮとなる。一方、スイッチ５１７およびスイッチ５１８はＯＦＦとなる。また、ＳＷｃｔｒｌ２信号以外はＯＦＦとなる。ＳＷｃｔｒｌ１がＯＦＦとなることにより、スイッチ５１３およびスイッチ５２２はＯＦＦとなる。また、ＳＷｃｔｒｌ１の反転信号はＯＮとなるため、スイッチ５１４とスイッチ５１５がＯＮとなる。その結果として、容量素子ユニットＣ３１５１０の両端子は、基準電圧に接続されるため、容量素子ユニットＣ３１５１０は非選択状態（非動作状態）となる。同様にして、容量素子ユニットＣ３２５１１以外の容量バンク１００の全ての容量素子ユニットが非動作状態になる。
各ＣＡＬ用ＤＡＣスイッチ制御部５２５、５２６、５２７は、アンプモード時はキャリブレーション用の信号であるＣＡＬ信号を入力とするため、そのＳＷｃｔｒｌ１、ＳＷｃｔｒｌ２、ＳＷｃｔｒｌＮ信号がＯＮの時に、それぞれ、スイッチ５２２、スイッチ５２３、スイッチ５２４のうちの、ＣＡＬ信号に対応する参照電圧に接続されたスイッチを選択するように出力し、一方、ＳＷｃｔｒｌ１、ＳＷｃｔｒｌ２、ＳＷｃｔｒｌＮ信号がＯＦＦの時には、それぞれ、スイッチ５２２、スイッチ５２３、スイッチ５２４をＯＦＦにするように出力する。
図６の例では、容量バンクの容量素子ユニット列の内、Ｃ３２５１１のみを選択している、すなわち、ＳＷｃｔｒｌ２のみＯＮで、他のＳＷｃｔｒｌ信号が全てＯＦＦである。したがって、スイッチ５２３の内の＋Ｖｒｅｆ、０（基準電圧）、−Ｖｒｅｆに接続されたスイッチのいずれか一つがＣＡＬ信号に応じてＯＮとなる。例えば、図６では、ＣＡＬ信号が１の時に対応して、＋Ｖｒｅｆに接続されたスイッチがＯＮになっている。また、スイッチ５２２やスイッチ５２４などは全てＯＦＦとなる。
これにより、容量Ｃ３２５１１の左端は、ＣＡＬ信号に対応した参照電圧に、右端は、オペアンプ５０１の非反転端子に接続される。この時、Ｃ３２５１１の左端に接続される参照電圧値に応じて、第２の容量Ｃ２０５０３上に移動する電荷量が変化する。ここで、各容量素子ユニット列Ｃ３１５１０からＣ３Ｎ５１２の値を第１の容量Ｃ１０５０２や第２の容量Ｃ２０５０３のα倍と選ぶことにより、この場合、Ｖｒｅｆ／１６の電圧をオペアンプ５０１の出力から引き算するのと等価になる。
換言すると、図６の構成例では、アンプモードでは、サンプルモード時のアナログ入力電圧Ｖｉｎと粗い量子化結果の引き算である量子化誤差を２倍した電圧から、キャリブレーション用クロック信号ＣＡＬに応じて決まる電圧値、例えば、Ｖｒｅｆ／１６を引き算した電圧を、オペアンプ５０１の出力に得ることができる。
キャリブレーション用クロック信号ＣＡＬは、＋１、−１、０の３値のうちのいずれかをとり、それに応じて、それぞれ、Ｖｒｅｆ／１６、−Ｖｒｅｆ／１６、０が、サンプルモード時のアナログ入力電圧Ｖｉｎと粗い量子化結果の引き算である量子化誤差を２倍した電圧から引き算される。
以上で説明した、キャリブレーション用信号ＣＡＬによるＭＤＡＣ出力電圧への意図的な変動の印加は、デジタルキャリブレーションの収束、すなわち、デジタルキャリブレーション部３０５が正しい重み列に到達するのに所要する時間）を著しく短縮することができる。
ここで、オペアンプ５０１の出力電圧が飽和するのを避けるために、αとして１より十分小さな値を選択するので、容量バンクの容量素子ユニット列Ｃ３１５１０からＣ３Ｎ５１２の容量値として、極めて小さな値が必要になるので、本発明の適用が効果的である。
なお、以上は、容量素子ユニット選択回路やキャリブレーション方法、キャリブレーション用回路のあくまでも一例であり、他の回路構成を採用してももちろん良い。
図７に、第二の実施例におけるスイッチ群制御部１７による容量バンクの各容量素子ユニットＣ３１５１０からＣ３Ｎ５１２の選択方法、つまり、図５や図６で述べたＳＷｃｔｒｌ１信号からＳＷｃｔｒｌＮ信号を生成する方法の一例を示す。なお、サンプルモードとアンプモードを切換えるＰｈｉ１、Ｐｈｉ２信号もあわせて示した。
本発明では、容量バンクの各容量素子ユニットのいずれか一つだけを同時に選択するために、各ＳＷｃｔｒｌ１信号からＳＷｃｔｒｌＮ信号のいずれか一つだけがＯＮになり、同時に２つ以上のＳＷｃｔｒｌ信号がＯＮになることは無い。また、容量素子ユニットバラツキの影響を最大限緩和するために、容量バンクの各容量素子ユニットを実質的に等確率で選択する必要があるため、各ＳＷｃｔｒｌ信号がＯＮになる頻度は互いに等しくする。
例えば、図７（Ｎ＝４の場合）のように、動作クロックごとに周期的に各容量素子ユニットを選択するために、ＳＷｃｔｒｌ信号として、ＯＮタイミングが一つずつずれた周期信号を選んでも良いし、また、各容量素子ユニットの中から、動作クロックごとにランダムに一つだけ選択するように、ＳＷｃｔｒｌ信号を生成しても良い。各容量素子ユニットを等確率かつ一つだけ選択する限りにおいて、その他のどのような選択のしかたをしても良いのはもちろんである。
本発明を実施することで、小さな容量値を持つ容量素子の比精度バラツキの影響を緩和できるため、容量値の比精度バラツキにともなうアナログデジタル変換器の非線形性の劣化を従来より抑制することができ、その結果として、ＳＮＤＲ、つまり、有効ビット数ＥＮＯＢが改善する。
その様子を図８に示した。量子化雑音および熱雑音（ｋＴ／Ｃ雑音）による不可避の劣化成分に加えて、容量値の比精度バラツキにともなうスペクトラムの劣化成分が存在するが、その劣化量を、本発明により、従来よりも少なくすることができる。
なお、図９に示したように、通常のＣＭＯＳプロセスの容量値の比精度バラツキを仮定した場合、デジタルキャリブレーション型アナログデジタル変換器に対して、Ｎ＝５、周期的なＳＷｃｔｒｌ信号で本発明を実施することにより、従来より３ｄＢ程度のＳＮＤＲの改善、すなわち０．５ビット程度のＥＮＯＢの改善が見られることが見積もられた。
上記の効果を別の視点から、図１０を用いて説明する。一般に、アナログデジタル変換器は、回路で使用する容量値が大きいほど消費電力が大きくなるため、容量値を、それにともなう熱雑音、つまり、ｋＴ／Ｃ雑音が量子化雑音に比べて十分小さくなる範囲内において、極力低減している。この結果、容量値として同図に示したＣｎｏｉｓｅ以上であることが要求される。一方、アナログデジタル変換器の線形性あるいはＳＮＤＲ、つまり有効ビット数の観点から、容量素子の容量値の比精度バラツキが所定値（例えば、同図では０．１％）以下であることも同時に要求され、その結果として、同図のように容量値としてＣｄｉｓｔｏｒｔｉｏｎ以上である必要がある。
デジタルキャリブレーション型アナログデジタル変換器や、その他の一般のアナログデジタル変換器において、しばしば、同図のように、ＣｄｉｓｔｏｒｔｉｏｎはＣｎｏｉｓｅより大きいため、採用する容量値はＣｄｉｓｔｏｒｔｉｏｎとなり、その時の消費電力は、Ｃｎｏｉｓｅから決まる消費電力よりも大きくなってしまう。
一方、本発明は、図１０に白抜き矢印で示した通り、容量値比精度バラツキの影響を緩和して、実効的に比精度バラツキを従来よりも低減することになるため、ＣｄｉｓｔｏｒｔｉｏｎをＣｎｏｉｓｅより大きくすることができ、その結果として、Ｃｎｏｉｓｅをアナログデジタル変換器の容量値として採用できる。この結果、本発明により、従来よりもアナログデジタル変換器の消費電力を低減できる。
このように、本実施例によれば、簡単な構成で、消費電力の増大を招くことなく、容量素子の比精度バラツキの影響を緩和できる。その結果として、小さな容量値の容量素子を使用することが可能になるため、アナログデジタル変換器に消費電力を削減できる。
本発明の第三の実施例として、本発明をパイプライン型アナログデジタル変換器に適用した例を、図１１、図１２（図１２Ａ、図１２Ｂ、図１２Ｃ）で説明する。図１１に、パイプライン型アナログデジタル変換器の一般的な構成例を示す。パイプライン型アナログデジタル変換器は、ＭＤＡＣ１８０１ないしステージＭＤＡＣＮ−１８０３の各ステージを直列に接続することで、所望の分解能が得られる。各ＭＤＡＣの構成例は図１２Ａに示すとおりである。本実施例では、図１２Ａ及び図１２ＣのＭＤＡＣを構成する各容量Ｃ１０，Ｃ２０に相当する部分が、図１２Ｂに示すような容量バンク部１００で構成されている。なお、図１２ＡはＭＤＡＣのサンプルモード、図１２ＣはＭＤＡＣのアンプモードを示している。
図１１において、各ＭＤＡＣは、入力されたアナログ電圧を粗く量子化するとともに、その際に生じる量子化誤差を増幅して次段のＭＤＡＣに伝達し、処理を委ねる。例えば、初段のＭＤＡＣ１８０１は、アナログデジタル変換器に入力されるアナログ信号電圧を粗くｎ１ビットで量子化して、その結果をデジタル誤差補正部８０５に伝達するとともに、その際に生じる量子化誤差電圧（Ｒｅｓ）を増幅して次段のＭＤＡＣ２８０２に伝達し処理を委ねる。ＭＤＡＣ２８０２は、ＭＤＡＣ１８０１から出力された誤差電圧を、粗くｎ２ビットで量子化して、その結果をデジタル誤差補正部８０５に伝達するとともに、その際に生じる量子化誤差電圧を増幅して、３段目のＭＤＡＣに伝えるなど、以下の処理は同様である。
最終ステージ（Ｎ番目のステージ）は、単なる粗い量子化器ＳＡＤＣＮ８０４で構成され、前段のＮ−１番目のステージＭＤＡＣＮ−１８０３から出力された量子化誤差電圧を粗くｎＮビットで量子化して、その結果をデジタル誤差補正部８０５に伝達する。デジタル誤差補正部８０５は、各ＭＤＡＣから伝達された値と、適切なバイナリ値列の内積をとることで、最終的なデジタル出力値を決定する。
各ＭＤＡＣは、サンプルモードとアンプモードの２モードで動作し、例えば、それぞれ図１２Ａ、図１２Ｃのような構成をとる。ＭＤＡＣは、オペアンプ９０１を第１の容量Ｃ１０９０２および第２の容量Ｃ２０９０３で負帰還した構成をベースとし、各スイッチ９０４、９０５、９０６、９０７、９０８により接続関係を変えて、２モード間を切り換えることができる。なお、スイッチ９０８は、パイプライン型アナログデジタル変換器のサンプルモードやアンプモードの状態に対応して、＋Ｖｒｅｆ、０（基準電圧）、−Ｖｒｅｆのいずれか一つの参照電圧に接続されるように構成されているが、もちろん、これに限定する必要は無い。
第１の容量Ｃ１０９０２は、図１２Ｂに示すように、実質的に同一の容量値を持つ複数（Ｎ個）の容量素子ユニット列Ｃ１〜ＣＮで構成される容量バンク１００の中から一つだけ（図の例では容量素子ユニットＣ２）を、実質的に等確率で選択することで実現される。そのために、容量バンク部１００を構成する１つの容量素子ユニットＣ２１０３は、一端がスイッチ群制御部１１７で制御されるスイッチ１０８を介してオペアンプ９０１の反転入力端子に接続され、他端が同じくスイッチ群制御部１１７で制御されるスイッチ１１５を介して、スイッチ９０８に接続される。また、容量素子ユニットＣ２１０３を基準電圧に接続するスイッチ１０９およびスイッチ１１０は開放されている。ここで、スイッチ１０８およびスイッチ１１５は、例えば、図３に示したような、ＳＷｃｔｒｌ２信号により、また、スイッチ１０９およびスイッチ１１０は、ＳＷｃｔｒｌ２の反転信号により制御される。
一方、選択されていない容量素子ユニットＣ１１０２は、その両端がスイッチ１０６およびスイッチ１０７を介して、基準電圧に接続されている。また、選択されていない容量素子ユニットＣＮ１０４も、スイッチ１１２およびスイッチ１１１３を介して、その両端が基準電圧に接続されている。
同様に、第１の容量Ｃ１０９０２として容量素子ユニットＣ１１０２、もしくはＣＮ１０４が選択される場合にも、選択された容量素子ユニットは各スイッチを介してオペアンプ９０１の反転入力端子とスイッチ９０８との間に接続される。
また、第２の容量Ｃ２０９０３についても、第１の容量Ｃ１０９０２と同様に、実質的に第１の容量素子ユニット列と同一の容量値を持つ複数（Ｎ個）の容量素子ユニット列Ｃ１〜ＣＮで構成される容量バンク１００の中から一つだけを、実質的に等確率で選択することで実現されるものとする。
図１２Ａのように、サンプルモードでは、クロックＰｈｉ１がＯＮとなることで、スイッチ９０４、９０５、９０６がＯＮとなり、これにより、第１の容量Ｃ１０９０２を構成する容量素子ユニット列Ｃ１〜ＣＮの１つおよび、第２の容量Ｃ２０９０３を構成する他の容量素子ユニット列Ｃ１〜ＣＮの１つは、入力アナログ電圧Ｖｉｎと基準ＤＣ電圧（ここでは、便宜上、グランドとして記載）の間に接続され、入力アナログ電圧Ｖｉｎに比例した電荷が、第１の容量Ｃ１０９０２および第２の容量Ｃ２０９０３上に充電される。この時、クロックＰｈｉ２はＯＦＦであるため、スイッチ９０７とスイッチ９０８はＯＦＦとなる。
一方、アンプモードでは、図１２Ｃのように、クロックＰｈｉ１がＯＦＦとなることで、スイッチ９０４、９０５、９０６がＯＦＦとなり、クロックＰｈｉ２がＯＮとなることで、スイッチ９０７と９０８がＯＮとなる。これにより、オペアンプ９０１が負帰還接続となり、サンプルモードにおいて、第１の容量Ｃ１０９０２上に充電された電荷が、第２の容量Ｃ２０９０３上に移動する。これにより、アンプモードでは、サンプルモード時の入力アナログ電圧Ｖｉｎが２倍されて出力に現れる。同時に、同図には表示されていないが別途、コンパレータ列により行われた粗い量子化結果に基づいて生成されるＤＡＣｃｔｒｌ信号に応じて、ＤＡＣスイッチ制御部９０９は、Ｐｈｉ２ＯＮ時、すなわち、アンプモード時に、スイッチ９０８のうち、いずれか一つのみＯＮにする。
例えば、図１２Ｃでは、基準電圧−Ｖｒｅｆに接続された各スイッチがＯＮになっている。この時接続される基準電圧値に応じて、第２の容量Ｃ２０９０３上にさらに移動する電荷量が変化する、つまり、粗い量子化結果に応じた電荷の引き算が行われる。換言すると、同図の構成例では、アンプモードでは、サンプルモード時のアナログ入力電圧Ｖｉｎと粗い量子化結果の引き算である量子化誤差を２倍した電圧をオペアンプ９０１の出力に得ることができ、上記のＭＤＡＣの所望動作となっていることがわかる。
なお、本実施例と前記第二の実施例を組み合わせる、換言するとオペアンプ５０１に接続された第１の容量Ｃ１０５０２と第２の容量Ｃ２０５０３、および第３の容量Ｃ３０の各々を前記容量バンクとして構成し、前記各容量バンクからの中から、一つの容量素子ユニットだけをスイッチ群制御部が選択するように構成しても良い。
本実施例によれば、簡単な回路構成および制御方法で、消費電力の増大を招くことなく、容量素子の比精度バラツキの影響を緩和できる。その結果として、小さな容量値の容量素子をアナログデジタル変換器に使用することが可能になるため、消費電力を削減できる。
本発明の第四の実施例として、本発明を逐次近似型アナログデジタル変換器に適用した例を図１３により説明する。この逐次近似型アナログデジタル変換器は、容量ネットワーク１００１、コンパレータ１００２及びレジスタ１００３で構成されている。容量ネットワーク１００１は、それぞれ同一の容量値を持つ複数（Ｎ個）の容量素子ユニット列Ｃ１〜ＣＮからなる複数の容量バンク１００を備えている。容量バンク部１００は、第一の実施例と同様に、複数（Ｎ個）の容量素子ユニット列Ｃ１〜ＣＮと、各容量素子ユニットの両端子に接続された一対の素子スイッチからなるＮ個の素子スイッチ列と、動作クロックごとに各素子スイッチのＯＮ、ＯＦＦをスイッチ制御信号ＳＷｃｔｒｌにより制御するスイッチ群制御部とで構成されている。各容量バンク１００毎に一つの容量素子だけを実質的に等確率で選択することで、容量ネットワーク１００１内の１つ１つの容量が、実現される。
図１３において、入力アナログ電圧Ｖｉｎは、容量ネットワーク１００１に入力される。容量ネットワーク１００１は、引き算とデジタルアナログ変換の役割を果たしており、レジスタ１００３より出力されるスイッチ制御信号に基づいて、容量ネットワーク１００１内の各スイッチのＯＮ／ＯＦＦを制御することで、容量ネットワーク１００１内の各容量の接続関係を制御する。この各容量の接続関係に応じて決まるアナログ電圧は、現在の変換結果に対応する出力コードをデジタルアナログ変換したものであり、容量ネットワーク１００１内において、同電圧が入力アナログ電圧Ｖｉｎから引き算されることで、現在の変換に対する量子化誤差が容量ネットワーク１００１から出力される。
容量ネットワーク１００１から出力された現在の変換に対する量子化誤差は、コンパレータ１００２に入力され、その正／負が判定される。レジスタ１００３は、コンパレータ１００２で判定した現在の変換に対する量子化誤差の符号に応じて、現在保持するレジスタ値を更新する。レジスタ１００３は、ＭＳＢからＬＳＢまで順次１ビットずつコードを確定していくために、容量ネットワーク１００１内の各スイッチを順次適切に制御して、その際の量子化誤差の符号をコンパレータ１００２で検出し、それに応じて、現在判定中のビットのコード値が０であるべきか１であるべきかを決定する。
本実施例によれば、簡単な回路構成および制御方法で、消費電力の増大を招くことなく、容量素子の比精度バラツキの影響を緩和できる。その結果として、小さな容量値の容量素子をアナログデジタル変換器に使用することが可能になるため、消費電力を削減できる。
本発明の第五の実施例として、本発明を無線トランシーバに適用した例を図１４により説明する。無線トランシーバは、送受信切換え部４０１に接続された無線受信回路と無線送信回路部４０９を備えている。無線受信回路は、高周波回路部４０２と、この高周波回路部の出力に接続された低周波回路部（フィルタ４０３、可変利得増幅器４０４、自動利得制御部４０８）と、この低周波回路部の出力に接続されたアナログデジタル変換器４０５と、このアナログデジタル変換器の有効分解能を向上させるためのキャリブレーションを行うデジタルキャリブレーション部４０６と、デジタル信号処理用プロセッサ等で構成されるデジタル信号処理部４０７で構成されている。
図中に符号４１０で示したアナログデジタル変換器及びデジタルキャリブレーション部の構成は、例えば第二の実施例の構成と同じである。すなわち、デジタルキャリブレーション型のパイプライン型アナログデジタル変換器を構成する各ＭＤＡＣは、オペアンプを第１の容量Ｃ１０および第２の容量Ｃ２０、および第３の容量Ｃ３０で負帰還した構成をとる。第３の容量Ｃ３０は、実質的に同一の容量値を持つ複数の容量素子ユニット（容量素子ユニット列＝Ｃ３１からＣ３Ｎ）で構成された容量バンクからの中から、一つの容量素子ユニットだけをスイッチ群制御部が選択するように構成されている。
アンテナから入力された受信信号は、送受信切換え部４０１を通過した後、高周波回路部４０２において、増幅され、さらに低い中間周波数（または、ゼロ周波数）に周波数変換される。中間周波数信号は、フィルタ４０３で妨害波成分を除去された後、可変利得増幅器４０４で増幅され、アナログデジタル変換器４０５に入力される。アナログデジタル変換器４０５の出力は、デジタルキャリブレーション部４０６に入力され、アナログデジタル変換器４０５の出力に含まれる変換誤差をキャリブレーションして出力する。自動利得制御部４０８は、デジタルキャリブレーション部４０６の出力レベルから、可変利得増幅器４０４の利得を、同増幅器の出力が、アナログデジタル変換器４０５の入力ダイナミックレンジと等しくなるか、それより少し小さくなるように自動的に決定する。デジタルキャリブレーション部４０６でキャリブレーションされたデジタル信号は、デジタル信号処理部４０７により、必要なフィルタリング、復調処理、上位レイヤの処理などが施される。アナログデジタル変換器４０５は、内部回路のオペアンプなどの消費電力を削減することで低消費電力を実現し、その代償として生じる変換誤差を、デジタルキャリブレーション部４０６によりキャリブレーションすることで、高分解能かつ高サンプルレートのアナログデジタル変換器を低消費電力で実現できる。
一方、無線送信回路部４０９は、デジタル信号処理用プロセッサで生成された送信用のデジタル信号をアナログに変換するデジタルアナログ変換器を備えている。
本実施例では、アナログデジタル変換器及びデジタルキャリブレーション部内の一部の容量、または、全ての容量を、それぞれ、実質的に同一の容量値を持つ複数の容量素子ユニットで構成される容量バンクで構成し、複数の容量素子ユニットの中から一つの前記容量素子ユニットだけを、実質的に等確率で選択して実現することで、容量素子ユニットの容量値ばらつきの影響を緩和する。
なお、無線送信回路部４０９内のデジタルアナログ変換器についても、その一部の容量、または、全ての容量を、それぞれ、実質的に同一の容量値を持つ複数の容量素子ユニットで構成される容量バンクで構成し、複数の容量素子ユニットの中から一つの前記容量素子ユニットだけを、実質的に等確率で選択して実現することで、容量素子の容量値ばらつきの影響を緩和することができる。
本実施例によれば、簡単な回路構成および制御方法で、消費電力の増大を招くことなく、容量素子の比精度バラツキの影響を緩和できる。その結果として、小さな容量値の容量素子をデジタルアナログ変換器に使用することが可能になるため、消費電力を削減できる。
なお、以上述べた各実施例において、アナログデジタル変換器を含む各回路のＩＣチップ化にはさまざまなバリエーションが考えられる。
例えば、高周波回路部、低周波回路部、アナログデジタル変換器、キャリブレーション部からなる無線受信回路を、一つのチップ上に集積化して実現することができる。あるいは、高周波回路部、低周波回路部、アナログデジタル変換器、キャリブレーション部からなる無線受信回路部と送信回路部とデジタル処理用プロセッサ部を一つのチップ上に集積化して実現することもできる。
本発明の第一の実施例になるＭＤＡＣ回路の構成例を示す図である。 本発明における容量素子ユニットの構成例を示す図である。 第一の実施例の動作タイミングの説明図である。 本発明の第二の実施例になるデジタルキャリブレーション型のパイプライン型アナログデジタル変換器の構成例を示す図である。 図４のアナログデジタル変換器に用いられるＭＤＡＣの回路構成の一例（サンプルモード）を示す図である。 図４のアナログデジタル変換器に用いられるＭＤＡＣの回路構成の一例（アンプモード）を示す図である。 第二の実施例の動作タイミングの説明図である。 容量値の比精度バラツキにともなうスペクトラムの劣化に関する、本発明の効果を説明する図である。 本発明によるＳＮＤＲの改善の効果の説明図である。 本発明による容量値比精度バラツキの低減の効果の説明図である。 本発明の第三の実施例になるパイプライン型アナログデジタル変換器の構成例を示す図である。 第三の実施例におけるＭＤＡＣの構成例（サンプルモード）を示す図である。 第三の実施例における容量バンク部の構成例を示す図である。 第三の実施例におけるＭＤＡＣの構成例（アンプモード）を示す図である。 本発明の第四の実施例になる逐次近似型アナログデジタル変換器の構成例を示す図である。 本発明の第五の実施例になる無線トランシーバの構成例を示す図である。 従来のデジタルキャリブレーション型アナログデジタル変換器のＭＤＡＣ回路の構成例（サンプルモード）を示す図である。である。 従来のデジタルキャリブレーション型アナログデジタル変換器のＭＤＡＣ回路の構成例（アンプモード）を示す図である。
符号の説明
１００：容量バンク（第３の容量Ｃ３０）
１０１：アナログコア部
１０２：容量素子Ｃ１
１０３：容量素子Ｃ２
１０４：容量素子ＣＮ
１０５〜１１６：スイッチ
１１７：スイッチ群制御部
３０１：ＭＤＡＣステージ１
３０２：ＭＤＡＣステージ２
３０３：ＭＤＡＣステージＮ−１
３０４：サブＡＤＣ（ステージＮ）
３０５：デジタルキャリブレーション部
３０６：参照用アナログデジタル変換器
４０１：送受信切換え部
４０２：高周波回路部
４０３：フィルタ
４０４：可変利得増幅器
４０５：アナログデジタル変換器
４０６：デジタルキャリブレーション部
４０７：デジタル信号処理部
４０８：自動利得制御部
４０９：無線送信回路部
４１０：アナログデジタル変換器及びデジタルキャリブレーション部
５０１：オペアンプ
５０２：第１の容量Ｃ１０
５０３：第２の容量Ｃ２０
５０４〜５０８：スイッチ
５０９：ＤＡＣスイッチ制御部
５１０：容量Ｃ３１
５１１：容量Ｃ３２
５１２：容量Ｃ３Ｎ
５１３〜５２４：スイッチ
５２５〜５２７：ＣＡＬ用ＤＡＣスイッチ制御部
８０１：ＭＤＡＣステージ１
８０２：ＭＤＡＣステージ２
８０３：ＭＤＡＣステージＮ−１
８０４：サブＡＤＣ（ステージＮ）
８０５：デジタル誤差補正部
９０１：オペアンプ
９０２：第１の容量Ｃ１０
９０３：第２の容量Ｃ２０
９０４〜９０８：スイッチ
９０９：ＤＡＣスイッチ制御部
１００１：容量ネットワーク
１００２：コンパレータ
１００３：レジスタ
１１０１：オペアンプ
１１０２：第１の容量Ｃ１０
１１０３：第２の容量Ｃ２０
１１０４〜１１０８：スイッチ
１１０９：ＤＡＣスイッチ制御部
１１１０：第３の容量Ｃ３０
１１１１：スイッチ
１１１２：ＣＡＬ用ＤＡＣスイッチ制御部
１１１３：スイッチ。

Claims (20)

  1. 少なくとも一個の容量素子を有するアナログコア部を備えて成り、
    前記容量素子は、実質的に同一の容量値を持つ複数の容量素子ユニットを有する容量バンクを含んで構成され、
    前記容量バンクは、前記複数の容量素子ユニットの中から一つの容量素子ユニットを実質的に等確率で選択するように構成されている
    ことを特徴とするアナログデジタル変換器。
  2. 請求項１において、
    前記容量バンクは、前記複数の容量素子ユニットの中から特定の一つの容量素子ユニットを、周期的に選択するように構成されている
    ことを特徴とするアナログデジタル変換器。
  3. 請求項１において、
    前記容量バンクは、前記複数の容量素子ユニットの中から特定の一つの容量素子ユニットを、ランダムに選択するように構成されている
    ことを特徴とするアナログデジタル変換器。
  4. 請求項１において、
    前記アナログデジタル変換器がデジタルキャリブレーション型アナログデジタル変換器であり、
    前記アナログコア部がデジタルキャリブレーション型乗算型デジタルアナログ変換器である
    ことを特徴とするアナログデジタル変換器。
  5. 請求項１において、
    前記アナログデジタル変換器がパイプライン型アナログデジタル変換器であり、
    前記アナログコア部が各ステージの乗算型デジタルアナログ変換器である
    ことを特徴とするアナログデジタル変換器。
  6. 請求項４において、
    前記デジタルキャリブレーション型アナログデジタル変換器がデジタルキャリブレーション型パイプライン型アナログデジタル変換器であり、
    前記アナログコア部が各ステージのデジタルキャリブレーション型乗算型デジタルアナログ変換器である
    ことを特徴とするアナログデジタル変換器。
  7. 請求項１において、
    前記アナログデジタル変換器が逐次近似型アナログデジタル変換器であり、
    前記アナログコア部が容量ネットワークである
    ことを特徴とするアナログデジタル変換器。
  8. 請求項２において、
    前記容量バンクは、
    実質的に同一の容量値を持つ複数の容量素子ユニットと、
    前記複数の容量素子ユニットのうちのいずれか１つをＯＮにする複数の素子スイッチと、
    前記複数の素子スイッチの各々を動作クロックに同期して周期的にＯＮ、ＯＦＦ制御するスイッチ群制御部と
    を備えて成る
    ことを特徴とするアナログデジタル変換器。
  9. 請求項３において、
    前記容量バンクは、
    実質的に同一の容量値を持つ複数の容量素子ユニットと、
    前記複数の容量素子ユニットのうちのいずれか１つをＯＮにする複数の素子スイッチと、
    前記複数の容量素子ユニットのいずれか１つをランダムかつ等確率でＯＮにするように前記複数の素子スイッチの各々を動作クロックに同期してＯＮ、ＯＦＦを制御するスイッチ群制御部と
    を備えて成る
    ことを特徴とするアナログデジタル変換器。
  10. 請求項４において、
    前記乗算型デジタルアナログ変換器は、オペアンプを第１の容量、第２の容量、および前記オペアンプの反転入力端子に接続された第３の容量で負帰還した構成を有し、
    前記第３の容量は、実質的に同一の容量値を持つ複数の容量素子ユニットで構成された前記容量バンクの中から特定の一つの容量素子ユニットをスイッチ群制御部が選択するように構成されている
    ことを特徴とするアナログデジタル変換器。
  11. 請求項１０において、
    デジタルキャリブレーション部を備えて成り、
    前記乗算型デジタルアナログ変換器及び前記デジタルキャリブレーション部内の少なくとも一部の容量は、それぞれ、実質的に同一の容量値を持つ複数の容量素子で構成される容量バンクの中から特定の一つの容量素子を実質的に等確率で選択して実現されるように構成されている
    ことを特徴とするアナログデジタル変換器。
  12. 請求項１１において、
    前記スイッチ群制御部は、動作クロックに同期するスイッチ制御信号と共にキャリブレーション用クロック信号が入力されるスイッチ制御部を備えて成る
    ことを特徴とするアナログデジタル変換器。
  13. 請求項５において、
    前記乗算型デジタルアナログ変換器は、オペアンプを第１の容量および第２の容量で負帰還した構成を有し、
    前記第１の容量および第２の容量は、実質的に同一の容量値を持つ複数の容量素子ユニットで構成された前記容量バンクの中から特定の一つの容量素子ユニットをスイッチ群制御部が選択するように構成されている
    ことを特徴とするアナログデジタル変換器。
  14. 請求項１において、
    前記容量バンクは、Ｎ個（Ｎは１以上の任意の整数）の容量素子ユニット列Ｃ１〜ＣＮと、前記各容量素子ユニットの両端子に接続された一対の素子スイッチからなるＮ個の素子スイッチ列と、前記各素子スイッチのＯＮ、ＯＦＦをスイッチ制御信号により制御するスイッチ群制御部とを含んで構成され、
    前記スイッチ群制御部は、前記スイッチ制御信号を制御して前記各容量素子ユニットに対応する前記素子スイッチのＯＮになる頻度を互いに実質的に等しくするように制御する機能を有する
    ことを特徴とするアナログデジタル変換器。
  15. 無線受信回路部と、無線送信回路部と、送受信切換え部とを備えて成り、
    前記無線受信回路部は、高周波回路部と、該高周波回路部の出力に接続された低周波回路部と、該低周波回路部の出力に接続されたアナログデジタル変換器と、該アナログデジタル変換器に接続されたキャリブレーション部とを備えて成り、
    前記アナログデジタル変換器と前記キャリブレーション部は、少なくとも一個の容量素子を有するアナログコア部を備えて成り、
    前記容量素子は、実質的に同一の容量値を持つ複数の容量素子ユニットを有する容量バンクを含んで構成され、
    前記容量バンクは、前記複数の容量素子ユニットの中から一つの容量素子ユニットを実質的に等確率で選択するように構成されている
    ことを特徴とする無線トランシーバ回路。
  16. 請求項１５において、
    前記容量バンクは、前記複数の容量素子ユニットの中から特定の一つの容量素子ユニットを、周期的に選択するように構成されている
    ことを特徴とする無線トランシーバ回路。
  17. 請求項１５において、
    前記容量バンクは、前記複数の容量素子ユニットの中から特定の一つの容量素子ユニットを、ランダムに選択するように構成されている
    ことを特徴とする無線トランシーバ回路。
  18. 請求項１５において、
    前記高周波回路部、前記低周波回路部、前記アナログデジタル変換器、および前記キャリブレーション部を含んで成る前記無線受信回路部と前記送信回路部とが一つのチップ上に集積化されて成る
    ことを特徴とする無線トランシーバ回路。
  19. 乗算型デジタルアナログ変換器を備えて成り、前記乗算型デジタルアナログ変換器内の少なくとも一部の容量が、それぞれ、実質的に同一の容量値を持つ複数の容量素子ユニットで構成される容量バンクの中から特定の一つの容量素子ユニットを実質的に等確率で選択して実現されるように構成されているアナログデジタル変換器の制御方法であって、
    前記容量バンクの中から特定の一つの容量素子ユニットを実質的に等確率で選択しつつ、サンプルモードを実行するステップと、
    前記容量バンクの中から、選択された前記特定の一つの容量素子ユニットに対してアンプモードを実行するステップと
    を有する
    ことを特徴とするアナログデジタル変換器の制御方法。
  20. 請求項１９において、
    前記サンプルモードを実行するステップおよび前記アンプモードを実行するステップは、前記アナログデジタル変換器およびデジタルキャリブレーション部を構成し、かつ、実質的に同一の容量値を持つ複数の容量素子ユニットを有する容量バンクを含んで構成される少なくとも一個の容量素子を有するアナログコア部にて実行され、
    前記サンプルモードを実行するステップおよび前記アンプモードを実行するステップにおける前記特定の一つの容量素子ユニットを実質的に等確率で選択する動作は、動作クロックに同期して実行されることを特徴とするアナログデジタル変換器の制御方法。
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US12/216,821 US7764216B2 (en) 2007-07-11 2008-07-11 Analog-to-digital converter, method of controlling the same, and wireless transceiver circuit

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4661996B2 (ja) * 2009-03-24 2011-03-30 コニカミノルタオプト株式会社 固体撮像装置
JP2014057183A (ja) * 2012-09-12 2014-03-27 Alps Electric Co Ltd パイプライン型ａ／ｄコンバータ
JP2014179895A (ja) * 2013-03-15 2014-09-25 Asahi Kasei Electronics Co Ltd パイプライン型ａ／ｄコンバータ
WO2018062109A1 (ja) * 2016-09-29 2018-04-05 株式会社ダイヘン インピーダンス整合装置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8150362B2 (en) * 2003-04-03 2012-04-03 Maxim Integrated Products, Inc. Electronically tuned agile integrated bandpass filter
JP2009246752A (ja) * 2008-03-31 2009-10-22 Panasonic Corp パイプラインａ／ｄ変換器
US7911370B2 (en) * 2009-06-25 2011-03-22 Mediatek Inc. Pipeline analog-to-digital converter with programmable gain function
US8339303B2 (en) * 2011-04-26 2012-12-25 Analog Devices, Inc. Method for improving the performance of the summing-node sampling calibration algorithm
TWI488444B (zh) * 2012-05-30 2015-06-11 Novatek Microelectronics Corp 乘法類比數位轉換器及其管線類比數位轉換器
US8754794B1 (en) * 2012-07-25 2014-06-17 Altera Corporation Methods and apparatus for calibrating pipeline analog-to-digital converters
DE102013220157B4 (de) * 2012-10-05 2017-05-24 Infineon Technologies Ag Signalerzeugungsschaltung
CN103684458B (zh) * 2013-12-16 2017-04-05 华为技术有限公司 模数转换器保护电路、数字电源、数字信号的处理方法和处理模块及电路保护方法
CN104681412A (zh) * 2015-02-02 2015-06-03 南京宇都通讯科技有限公司 匹配电容及其制造方法
US9413377B1 (en) * 2015-12-15 2016-08-09 Lncku Research And Development Foundation Switched capacitor circuit and compensation method thereof, and analog to digital converter
CN106599769B (zh) * 2016-10-19 2023-08-22 深圳芯启航科技有限公司 一种减base实现触控/指纹类ic高效识别的方法及实现电路
CN110277995A (zh) * 2019-07-30 2019-09-24 荏原冷热系统（中国）有限公司 采样通道修正方法及系统
CN110535473B (zh) * 2019-09-03 2022-04-22 中国电子科技集团公司第二十四研究所 无路径失配的无采保高速高输入带宽流水线结构adc
CN114448439B (zh) * 2022-04-07 2022-07-29 电子科技大学 一种基于tdc的两步式逐次逼近型模数转换器
CN115664394B (zh) * 2022-11-07 2024-04-19 上海类比半导体技术有限公司 一种开关电容电路、半导体器件和芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH043522A (ja) * 1990-04-20 1992-01-08 Hitachi Ltd アナログ集積回路
JPH0677831A (ja) * 1992-08-25 1994-03-18 Seiko Instr Inc Ｄａ変換回路
JP2000101434A (ja) * 1998-09-18 2000-04-07 Nec Corp 乗算型ディジタル／アナログ変換回路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5006854A (en) * 1989-02-13 1991-04-09 Silicon Systems, Inc. Method and apparatus for converting A/D nonlinearities to random noise
JPH03206728A (ja) 1990-01-08 1991-09-10 Matsushita Electric Ind Co Ltd 自己校正方式ａｄコンバータおよびそのテスト方法
JP2896221B2 (ja) 1990-10-30 1999-05-31 株式会社東芝 Ａ／ｄコンバータ
JPH05235768A (ja) 1991-11-29 1993-09-10 Nec Corp 容量アレイを用いたａ／ｄ変換器
DE60032739T2 (de) * 1999-02-22 2007-05-24 Georgetown University Immunoliposome mit einem targeting-antikörperfragment zur systemischen genverabreichung
US6570411B1 (en) * 2002-06-17 2003-05-27 Analog Devices, Inc. Switched-capacitor structures with reduced distortion and noise and enhanced isolation
US6859159B2 (en) * 2002-06-18 2005-02-22 Analog Devices, Inc. Switched-capacitor structures with enhanced isolation
US7088275B2 (en) * 2003-12-31 2006-08-08 Conexant Systems, Inc. Variable clock rate analog-to-digital converter
US7068202B2 (en) * 2003-12-31 2006-06-27 Conexant Systems, Inc. Architecture for an algorithmic analog-to-digital converter
US6967611B2 (en) * 2004-03-19 2005-11-22 Freescale Semiconductor, Inc. Optimized reference voltage generation using switched capacitor scaling for data converters
US7009549B1 (en) * 2004-12-30 2006-03-07 Texas Instruments Incorporated Switched-capacitor circuit with scaled reference voltage
US7262724B2 (en) * 2005-03-31 2007-08-28 Freescale Semiconductor, Inc. System and method for adjusting dynamic range of analog-to-digital converter

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH043522A (ja) * 1990-04-20 1992-01-08 Hitachi Ltd アナログ集積回路
JPH0677831A (ja) * 1992-08-25 1994-03-18 Seiko Instr Inc Ｄａ変換回路
JP2000101434A (ja) * 1998-09-18 2000-04-07 Nec Corp 乗算型ディジタル／アナログ変換回路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4661996B2 (ja) * 2009-03-24 2011-03-30 コニカミノルタオプト株式会社 固体撮像装置
JP2014057183A (ja) * 2012-09-12 2014-03-27 Alps Electric Co Ltd パイプライン型ａ／ｄコンバータ
JP2014179895A (ja) * 2013-03-15 2014-09-25 Asahi Kasei Electronics Co Ltd パイプライン型ａ／ｄコンバータ
WO2018062109A1 (ja) * 2016-09-29 2018-04-05 株式会社ダイヘン インピーダンス整合装置
US10734196B2 (en) 2016-09-29 2020-08-04 Daihen Corporation Impedance matching device

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