JPH043522A - アナログ集積回路 - Google Patents
アナログ集積回路Info
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- JPH043522A JPH043522A JP10297190A JP10297190A JPH043522A JP H043522 A JPH043522 A JP H043522A JP 10297190 A JP10297190 A JP 10297190A JP 10297190 A JP10297190 A JP 10297190A JP H043522 A JPH043522 A JP H043522A
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- 230000008878 coupling Effects 0.000 claims description 6
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- 238000005859 coupling reaction Methods 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 abstract description 54
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、半導体集積回路技術さらにはアナログスイッ
チにおけるフィードスルーの低減に適用して特に有効な
技術に関し、例えば重み付は容量アレイを有する電荷再
配分型Ｄ／Ａ変換回路に利用して有効な技術に関する。
チにおけるフィードスルーの低減に適用して特に有効な
技術に関し、例えば重み付は容量アレイを有する電荷再
配分型Ｄ／Ａ変換回路に利用して有効な技術に関する。
［従来の技術］
従来、Ｄ／Ａ変換回路の一種に、２ｎの重み付けをされ
たｎ個の容量の一端が互いに接続されてなる容量アレイ
と、これらの容量にそれぞれ接続されたスイッチのアレ
イと、上記容量アレイの共速結合端に接続された増幅器
とを有し、全容量に充電した電荷をディジタル入力に対
応して各容量に再分配し、入力に対応するアナログ電圧
を増幅器から出力させるようにした電荷再配分型Ｄ／Ａ
変換回路がある。
たｎ個の容量の一端が互いに接続されてなる容量アレイ
と、これらの容量にそれぞれ接続されたスイッチのアレ
イと、上記容量アレイの共速結合端に接続された増幅器
とを有し、全容量に充電した電荷をディジタル入力に対
応して各容量に再分配し、入力に対応するアナログ電圧
を増幅器から出力させるようにした電荷再配分型Ｄ／Ａ
変換回路がある。
従来、この種の電荷再配分型Ｄ／Ａ変換回路におけるア
ナログスイッチの数は、特開昭５９−１０７６２９号で
開示されているように各容量ごとに同一（２個）であっ
た。
ナログスイッチの数は、特開昭５９−１０７６２９号で
開示されているように各容量ごとに同一（２個）であっ
た。
［発明が解決しようとする課題］
ところが、ＭＯＳＦＥＴのようなアナログスイッチを用
いて容量に入力電圧に応じた電荷をチャージする場合、
ＭＯＳＦＥＴはゲート・ソース間に寄生容量を有するた
め、特にスイッチがオンからオフへ切り換わるとき、ゲ
ート電圧の変化が寄生容量を介してサンプリング容量側
に伝わるフィードスルー現象がある。
いて容量に入力電圧に応じた電荷をチャージする場合、
ＭＯＳＦＥＴはゲート・ソース間に寄生容量を有するた
め、特にスイッチがオンからオフへ切り換わるとき、ゲ
ート電圧の変化が寄生容量を介してサンプリング容量側
に伝わるフィードスルー現象がある。
しかるに、従来の電荷再配分型Ｄ／Ａ変換回路において
は、各容量に接続されているスイッチの数が同数である
ため、ディジタル入力値によってオンされるスイッチの
数がまちまちとなる。その結果、アナログスイッチから
発生するフィードスルーの量もばらついてしまい、出力
の直線性が低下するという問題点があった。
は、各容量に接続されているスイッチの数が同数である
ため、ディジタル入力値によってオンされるスイッチの
数がまちまちとなる。その結果、アナログスイッチから
発生するフィードスルーの量もばらついてしまい、出力
の直線性が低下するという問題点があった。
本発明の目的は、重み付は容量アレイと各容量に接続さ
れたスイッチアレイを有するＤ／Ａ変換回路においてス
イッチにおけるフィードスルーがあっても回路全体とし
ての出力の直線性を向上させることができるようになる
ことにある。
れたスイッチアレイを有するＤ／Ａ変換回路においてス
イッチにおけるフィードスルーがあっても回路全体とし
ての出力の直線性を向上させることができるようになる
ことにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、重み付は容量アレイの各容量に接続されるア
ナログスイッチの数またはスイッチの大きさを、その容
量の大きさに比例して変えるようにしたものである。
ナログスイッチの数またはスイッチの大きさを、その容
量の大きさに比例して変えるようにしたものである。
なお、スイッチの数または大きさを容量の太きさに比例
させる代わりに、２ｎの重みを持つ容量を同一の大きさ
のｎ個の単位容量とスイッチとに分けて設けておき、そ
れらを同時に動作させるようにしてもよい。
させる代わりに、２ｎの重みを持つ容量を同一の大きさ
のｎ個の単位容量とスイッチとに分けて設けておき、そ
れらを同時に動作させるようにしてもよい。
［作用］
上記した手段によれば、動作レベルに比例してアナログ
スイッチで発生するフィードスルーの量が増加するため
、出力レベルに対するフィードスルーノイズの比が一定
となり、出力の直線性を向上させることができる。
スイッチで発生するフィードスルーの量が増加するため
、出力レベルに対するフィードスルーノイズの比が一定
となり、出力の直線性を向上させることができる。
［実施例］
第１図には、本発明を４ビツトの電荷再配分型Ｄ／Ａ変
換回路に適用した場合の一実施例が示されている。
換回路に適用した場合の一実施例が示されている。
同図において、１は２ｎの重み付けすなわち各々の容量
の比が１：２：４：８になるように素子サイズが決定さ
れた４個の容量Ｃ＋ｔＣ１＋Ｃ＃ＴＣ４からなる容量ア
レイである。この容量アレイ１を構成する各容量Ｃ１〜
Ｃ４は一方の端子が共通結合され、その共通結合端には
演算増幅器２の非反転入力端子（＋）が接続されている
。演算増幅器２はその出力端子が反転入力端子（−）に
接続されてボルテージフォロワとして機能し、共通結合
端のレベルに応じたアナログ電圧Ｖｏｕｔを出力する。
の比が１：２：４：８になるように素子サイズが決定さ
れた４個の容量Ｃ＋ｔＣ１＋Ｃ＃ＴＣ４からなる容量ア
レイである。この容量アレイ１を構成する各容量Ｃ１〜
Ｃ４は一方の端子が共通結合され、その共通結合端には
演算増幅器２の非反転入力端子（＋）が接続されている
。演算増幅器２はその出力端子が反転入力端子（−）に
接続されてボルテージフォロワとして機能し、共通結合
端のレベルに応じたアナログ電圧Ｖｏｕｔを出力する。
この実施例では、上記容量０１〜Ｃ４のうち容量Ｃ１に
は２個のアナログスイッチＳ＋＋＋ｓ＋＊が、また容量
Ｃ１には４個のアナログスイッチＳ３．〜Ｓ １４が、
また容量Ｃ１には８個のアナログスイッチＳ、〜Ｓ８１
、容量Ｃ４には１６個のアナログスイッチＳ９．〜Ｓ
ａ ｓが接続されている。上記アナログスイッチはすべ
て同一の大きさのＭＯＳ Ｆ ＥＴで構成されており、
各容量に接続されたスイッチのうち半分は回路の接地電
圧を、また残りの半分は基準電圧Ｖｒｅｆを容量の一端
に印加するように、共通の信号（リセット信号Ｒおよび
ディジタル入力信号ｄ、、ｄ、、ｄ、、ｄ、）によって
オン・オフ制御される。また、特に制限されないが、容
量アレイ１の共通結合端はスイッチＳ、を介して接地点
に接続可能にされている。
は２個のアナログスイッチＳ＋＋＋ｓ＋＊が、また容量
Ｃ１には４個のアナログスイッチＳ３．〜Ｓ １４が、
また容量Ｃ１には８個のアナログスイッチＳ、〜Ｓ８１
、容量Ｃ４には１６個のアナログスイッチＳ９．〜Ｓ
ａ ｓが接続されている。上記アナログスイッチはすべ
て同一の大きさのＭＯＳ Ｆ ＥＴで構成されており、
各容量に接続されたスイッチのうち半分は回路の接地電
圧を、また残りの半分は基準電圧Ｖｒｅｆを容量の一端
に印加するように、共通の信号（リセット信号Ｒおよび
ディジタル入力信号ｄ、、ｄ、、ｄ、、ｄ、）によって
オン・オフ制御される。また、特に制限されないが、容
量アレイ１の共通結合端はスイッチＳ、を介して接地点
に接続可能にされている。
上記実施例のＤ／Ａ変換回路は、先ずリセット信号Ｒに
よってスイッチＳ、およびスイッチＳ１、＝Ｓ、、、Ｓ
オ＊’ｓｓ＋〜Ｓａ４’３４１〜Ｓ４．がオンされて、
全容量０１〜Ｃ４が基準電圧Ｖｒｅｆ（接地電位でもよ
い）まで充電される。
よってスイッチＳ、およびスイッチＳ１、＝Ｓ、、、Ｓ
オ＊’ｓｓ＋〜Ｓａ４’３４１〜Ｓ４．がオンされて、
全容量０１〜Ｃ４が基準電圧Ｖｒｅｆ（接地電位でもよ
い）まで充電される。
次に、スイッチＳ、がオフされ、スイッチＳ Ｉ Ｉ〜
Ｓ６．にはディジタル入力信号ｄ、〜ｄ、が供給され“
０″のビットに対応する容量の下端は接地点に、また“
１”のビットに対応する容量には基準電圧Ｖｒｅｆがそ
のまま印加されるようにスイッチＳ ｌ ｌ〜Ｓ、がオ
ン・オフ制御される。これによって、容量Ｃ８〜Ｃ４に
充電された電荷Ｖｒｅｆ（Ｃ，＋Ｃ，十Ｃ，＋Ｃ，）が
、容量Ｃ３〜Ｃ４間でディジタル入力信号ｄ、〜ｄ、に
応じて再分配され、共通結合端のレベルが変化し、増幅
器２が共通結合端のレベルに応じた電圧を出力する。
Ｓ６．にはディジタル入力信号ｄ、〜ｄ、が供給され“
０″のビットに対応する容量の下端は接地点に、また“
１”のビットに対応する容量には基準電圧Ｖｒｅｆがそ
のまま印加されるようにスイッチＳ ｌ ｌ〜Ｓ、がオ
ン・オフ制御される。これによって、容量Ｃ８〜Ｃ４に
充電された電荷Ｖｒｅｆ（Ｃ，＋Ｃ，十Ｃ，＋Ｃ，）が
、容量Ｃ３〜Ｃ４間でディジタル入力信号ｄ、〜ｄ、に
応じて再分配され、共通結合端のレベルが変化し、増幅
器２が共通結合端のレベルに応じた電圧を出力する。
上記実施例のＤ／Ａ変換回路においては、動作レベルが
低いとき、すなわちディジタル入力時に容量Ｃ８のみが
接地点側に接続されるときはオフからオンにされるスイ
ッチが一つであるためフィードスルーは小さい。しかる
に動作レベルが高くなるとオンされるスイッチの数がレ
ベルに比例して多くなる。そのため、スイッチアレイに
おいて発生するフィードスルーの量もレベルに比例して
多くなる。従って、出力レベルに対するフィードスルー
によるノイズの比は一定となり、結果として出力の直線
性が向上することになる。
低いとき、すなわちディジタル入力時に容量Ｃ８のみが
接地点側に接続されるときはオフからオンにされるスイ
ッチが一つであるためフィードスルーは小さい。しかる
に動作レベルが高くなるとオンされるスイッチの数がレ
ベルに比例して多くなる。そのため、スイッチアレイに
おいて発生するフィードスルーの量もレベルに比例して
多くなる。従って、出力レベルに対するフィードスルー
によるノイズの比は一定となり、結果として出力の直線
性が向上することになる。
第２図には本発明を電荷再配分型Ｄ／Ａ変換回路に適用
した場合の第２の実施例が示されている。
した場合の第２の実施例が示されている。
この実施例では、第１の実施例における重み容量０１〜
Ｃ４の容量比をｌ：２：４：８にする代わりに単位容量
Ｃ０と同一の大きさの容量を１５（＝１＋２＋４＋８）
個設け、各容量にそれぞれ一対のアナログスイッチＳ
ｌ ｌ ｌ Ｓ ｌ ＊〜Ｓ ａ ｓ ＋ Ｓ ｓ
＊を接続しである。アナログスイッチＳ、、、 Ｓ、
ｔ−Ｓ１＠ｌ５８ｇのオン・オフ制御の仕方は第１図の
実施例のＤ／Ａ変換回路と全く同一である。すなわち、
この第２の実施例ではスイッチＳ ｓ ＋〜Ｓ、４に接
続された２個の容量が同時に動作することで第１の実施
例の重み容量Ｃ１と同一の役割を果たし、スイッチＳ、
、〜Ｓ、、に接続された４個の容量が同時に動作するこ
とで第１の実施例の重み容量Ｃ１と同一の役割を、また
スイッチ３４１〜Ｓ１．に接続された８個の容量が同時
に動作することで第１の実施例の重み容量Ｃ４と同一の
役割をそれぞれ果たすうになっている。
Ｃ４の容量比をｌ：２：４：８にする代わりに単位容量
Ｃ０と同一の大きさの容量を１５（＝１＋２＋４＋８）
個設け、各容量にそれぞれ一対のアナログスイッチＳ
ｌ ｌ ｌ Ｓ ｌ ＊〜Ｓ ａ ｓ ＋ Ｓ ｓ
＊を接続しである。アナログスイッチＳ、、、 Ｓ、
ｔ−Ｓ１＠ｌ５８ｇのオン・オフ制御の仕方は第１図の
実施例のＤ／Ａ変換回路と全く同一である。すなわち、
この第２の実施例ではスイッチＳ ｓ ＋〜Ｓ、４に接
続された２個の容量が同時に動作することで第１の実施
例の重み容量Ｃ１と同一の役割を果たし、スイッチＳ、
、〜Ｓ、、に接続された４個の容量が同時に動作するこ
とで第１の実施例の重み容量Ｃ１と同一の役割を、また
スイッチ３４１〜Ｓ１．に接続された８個の容量が同時
に動作することで第１の実施例の重み容量Ｃ４と同一の
役割をそれぞれ果たすうになっている。
なお、上記２つの実施例では、いずれも重み容量の大き
さに比例させてアナログスイッチの数を増加させている
が、重み容量の大きさに比例してスイッチの大きさ（ゲ
ート幅）を変化させるようにしてもよい。
さに比例させてアナログスイッチの数を増加させている
が、重み容量の大きさに比例してスイッチの大きさ（ゲ
ート幅）を変化させるようにしてもよい。
以上説明したように上記実施例は、重み付は容量アレイ
の各容量に接続されるアナログスイッチの数またはスイ
ッチの大きさを、その容量の大きさに比例して変えるよ
うにしたので、動作レベルに比例してアナログスイッチ
で発生するフィードスルーが増加するため、出力レベル
に対するフィードスルーに伴うノイズの比が一定となり
、出力の直線性が向上するという効果がある。
の各容量に接続されるアナログスイッチの数またはスイ
ッチの大きさを、その容量の大きさに比例して変えるよ
うにしたので、動作レベルに比例してアナログスイッチ
で発生するフィードスルーが増加するため、出力レベル
に対するフィードスルーに伴うノイズの比が一定となり
、出力の直線性が向上するという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
４ビツトのＤ／Ａ変換回路を例にとって説明したが、こ
の発明は５ビツト以上のＤ／Ａ変換回路にも適用できる
ことはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
４ビツトのＤ／Ａ変換回路を例にとって説明したが、こ
の発明は５ビツト以上のＤ／Ａ変換回路にも適用できる
ことはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である電荷再配分型Ｄ／Ａ
変換回路に適用したものについて説明したが、この発明
はそれに限定されるものでなく、重み容量アレイを有す
るＤ／Ａ変換回路その他種数の容量を有するアナログ集
積回路一般に利用することができる。例えば、スイッチ
ド・キャパシタ・フィルタでは、周波数特性を変えるた
め、容量の大きさを変えるようにしているものがあるが
、そのようなＬＳＩに本発明を適用し、容量を変えると
同時にスイッチも変えてやるようにするとよい。
をその背景となった利用分野である電荷再配分型Ｄ／Ａ
変換回路に適用したものについて説明したが、この発明
はそれに限定されるものでなく、重み容量アレイを有す
るＤ／Ａ変換回路その他種数の容量を有するアナログ集
積回路一般に利用することができる。例えば、スイッチ
ド・キャパシタ・フィルタでは、周波数特性を変えるた
め、容量の大きさを変えるようにしているものがあるが
、そのようなＬＳＩに本発明を適用し、容量を変えると
同時にスイッチも変えてやるようにするとよい。
［発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、重み付は容量アレイと各容量に接続されたス
イッチアレイを有するＤ／Ａ変換回路において、スイッ
チにおけるフィードスルーがあっても回路全体としての
出力の直線性を向上させることができる。
イッチアレイを有するＤ／Ａ変換回路において、スイッ
チにおけるフィードスルーがあっても回路全体としての
出力の直線性を向上させることができる。
第１図は本発明を電荷再配分型Ｄ／Ａ変換回路に適用し
た場合の第１の実施例を示す回路構成図、第２図は本発
明を電荷再配分型Ｄ／Ａ変換回路に適用した場合の第２
の実施例を示す回路構成図である。 １・・・・容量アレイ、２・・・・演算増幅器。
た場合の第１の実施例を示す回路構成図、第２図は本発
明を電荷再配分型Ｄ／Ａ変換回路に適用した場合の第２
の実施例を示す回路構成図である。 １・・・・容量アレイ、２・・・・演算増幅器。
Claims (1)
- 【特許請求の範囲】 １、複数の容量素子と、各容量素子に接続されたアナロ
グスイッチとを有するアナログ集積回路において、上記
容量素子に接続されるアナログスイッチの数または大き
さをその容量の大きさに比例させたことを特徴とするア
ナログ集積回路。 ２、２＾ｎの重みづけをされた複数個の容量素子の一端
が互いに結合されてなる容量アレイと、該容量アレイの
共通結合端に接続された増幅器と、上記容量アレイの各
容量素子の他端にそれぞれ接続されたアナログスイッチ
とからなるＤ／Ａ変換回路を有するアナログ集積回路に
おいて、上記アナログスイッチの数または大きさを、そ
れが接続される容量素子の大きさに比例させてなること
を特徴とするアナログ集積回路。 ３、複数個の容量素子の一端が互いに結合されてなる容
量アレイと、該容量アレイの共通結合端に接続された増
幅器と、上記容量アレイの各容量素子の他端に接続され
たアナログスイッチとからなるＤ／Ａ変換回路を有する
アナログ集積回路において、上記容量アレイは１，２，
４，‥‥２＾ｎ個ずつのグループに分割され、各グルー
プの容量素子に接続されたアナログスイッチは同一の制
御信号によってオン・オフ動作されるように構成されて
いることを特徴とするアナログ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990102971A JP2978527B6 (ja) | 1990-04-20 | アナログ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990102971A JP2978527B6 (ja) | 1990-04-20 | アナログ集積回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH043522A true JPH043522A (ja) | 1992-01-08 |
| JP2978527B2 JP2978527B2 (ja) | 1999-11-15 |
| JP2978527B6 JP2978527B6 (ja) | 2005-06-15 |
Family
ID=
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853324B2 (en) | 2000-09-14 | 2005-02-08 | Sharp Kabushiki Kaisha | Digital-to-analog conversion circuit and image display apparatus using the same |
| JP2005295315A (ja) * | 2004-04-01 | 2005-10-20 | Oki Electric Ind Co Ltd | 逐次比較型ａ／ｄ変換器およびコンパレータ |
| JP2009021785A (ja) * | 2007-07-11 | 2009-01-29 | Hitachi Ltd | アナログデジタル変換器及びその制御方法並びに無線トランシーバ回路 |
| JP2013541308A (ja) * | 2010-10-29 | 2013-11-07 | クゥアルコム・インコーポレイテッド | パッケージインダクタンス補償型調整可能キャパシタ回路 |
| JP2016109836A (ja) * | 2014-12-05 | 2016-06-20 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853324B2 (en) | 2000-09-14 | 2005-02-08 | Sharp Kabushiki Kaisha | Digital-to-analog conversion circuit and image display apparatus using the same |
| JP2005295315A (ja) * | 2004-04-01 | 2005-10-20 | Oki Electric Ind Co Ltd | 逐次比較型ａ／ｄ変換器およびコンパレータ |
| JP2009021785A (ja) * | 2007-07-11 | 2009-01-29 | Hitachi Ltd | アナログデジタル変換器及びその制御方法並びに無線トランシーバ回路 |
| JP2013541308A (ja) * | 2010-10-29 | 2013-11-07 | クゥアルコム・インコーポレイテッド | パッケージインダクタンス補償型調整可能キャパシタ回路 |
| JP2016109836A (ja) * | 2014-12-05 | 2016-06-20 | セイコーエプソン株式会社 | ドライバー及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2978527B2 (ja) | 1999-11-15 |
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Legal Events
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|---|---|---|---|
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