JPS5948571B2

JPS5948571B2 - アナログデジタル変換装置

Info

Publication number: JPS5948571B2
Application number: JP54009573A
Authority: JP
Inventors: 純本城; 幸光渡辺
Original assignee: Takeda Riken Industries Co Ltd
Current assignee: Advantest Corp
Priority date: 1979-01-29
Filing date: 1979-01-29
Publication date: 1984-11-27
Also published as: JPS55100742A; DE3002992C2; US4315254A; DE3002992A1

Description

【発明の詳細な説明】この発明は入力アナログ信号をデジタル信号に変換して
上位桁のデジタル出力を得るき共にその上位桁のデジタ
ル出力をアナログ信号に逆変換し、これと入力アナログ
信号との差を再びデジタル信号に変換して下位桁のデジ
タル出力を得ることによって高い精度の変換を行なうア
ナログデジタル変換装置に関する。

従来のこの種のアナログデジタル変換装置においてその
上位桁の出力をアナログ信号に逆変換するためのＤＡ変
換器として高い精度のものを作る必要があり、この高い
精度のものを得るには多くの高い精度の安定した抵抗器
を必要とし、全体として高価なものになった。

先ず従来のこの種のアナログデジタル変換装置を第１図
を参照して説明する。

入力端子１１からの入力信号ＥＸは入力可変減衰器１２
を通じて可変利得増幅器１３に供給され、この可変利得
増幅器１３の出力は切替スイッチ１４の接点ａ側を通じ
て積分器１５に供給される。

積分器１５においてその入力アナログ信号値が一定時間
積分される。

その後制御回路１６の制御により切替スイッチ１４は基
準電源１７側に、つまり接点す側に切替えられて、この
基準電圧Ｅ、１が積分される。

この積分は先の接点ａよりの入力信号と逆極性とされて
おり、その出力は比較器１８において基準値例えばＯ電
位と比較される。

この基準値に積分出力が連すると制御回路１６が制御さ
れて積分動作が停止される。

基準電源１７の電圧を積分期間、いわゆる第２積分期間
において制御回路１６はゲート１９を開き、上位桁カウ
ンタ２１はクロック発振器２２よりのゲート１９を通過
したクロックパルスを計数する。

この上位桁カウンタ２１の計数値の例えば３桁が上位桁
変換出力とされる。

ＤＡ変換制御回路２３が制御回路１６によって制御され
て上記デジタル変換出力の上位３桁はＤＡ変換器２４に
おいてアナログ信号に逆変換される。

この変換の基準電圧Ｅｒ２として基準電源２５よりＤＡ
変換器２４に供給される。

この上位桁の逆変換アナログ出力は増幅器１３に供給さ
れ、入力可変減衰器１２よりの入力アナログ信号との差
が増幅器１３より取られる。

この入力信号と逆変換されたアナログ信号との差出力は
可変利得増幅器１３において適当なレベルに増幅され、
この増幅利得は制御回路１６によって適当に制御される
。

この増幅された差のアナログ出力は切替スイッチ１４の
接点ａ側を通じて積分器１５により一定時間積分され、
その後基準電源１７からの基準電圧を逆方向に積分して
その出力が予め決められたレベルに達するまでその積分
が行なわれる。

この積分期間の間ゲート２６が開かれてクロック発生器
２２のクロックがゲート２６を通過して下位桁カウンタ
２７において計数される。

この下位桁カウンタ２７の計数値の４桁が変換された出
力デジタル信号の下位４桁とされる。

これと上位桁カウンタ２１の３桁の出力と組合されて７
桁のデジタル出力が得られる。

例えば入力可変減衰器１２の減衰量をＯとし、つまり入
力端子１１の信号がそのま＼入力され、更に可変利得増
幅器１３の利得を１とし、即ち増幅器１３の出力に入力
端子１１の入力アナログ信号がそのま＼得られる状態に
しておいて、先に述べた上位桁のデジタル出力を得るア
ナログデジタル変換を行なう。

その時の入力電圧Ｅが１２．３４５６７Ｖであったと
すると、上位桁の変換出力として１２．３０００Ｖが得
られる。

つまり上位桁カウンタ２１が２進化１０進カウンタの３
桁にて構成され、その３桁の値は上位桁より１０進数で
１，２，３をそれぞれ示すことになる。

次にこの上位桁カウンタ２１の計数値１２．３がＤＡ変
換器２４によりアナログ信号に変換され、これと入力信
号Ｅｘとの差が可変利得増幅器１３において増幅される
。

その時増幅器１３の増幅度は例えば１００とされる。

よって増幅器１３の出力は４．５６７Ｖとなる。

この４．５６７Ｖが先述と同様にしてデジタル信号に変
換される。

下位桁カウンタ２７は２進化１０進カウンタの４桁で構
成され、その計数値は上位桁より１０進化数で４゜５．
６，７となり、これが下位桁の変換出力である。

この下位桁に対するデジタル変換においては増幅器１３
の利得は１００とされているため、下位桁カウンタ２７
の計数値は１／Ｚｏｏとされ、つまり０．０４５６７が
正しい出力とされ、これと上位桁カウンタ２１の３桁の
出力１２．３との和が入力信号ＥＸに対するデジタル出
力値１２．３４５６７Ｖとして得られる。

このようなアナログデジタル変換装置においてはＤＡ変
換器２４の変換精度は下位桁のアナログデジタル変換に
おける最小桁の精度と同一である必要があり、先の例に
おける７桁の変換を行なうためにはその精度はｌｐｐｍ
の精度である必要がある。

このためＤＡ変換器２４を構成する抵抗器としてその抵
抗値がこれに対応した高い精度のものが必要であり、し
かもその抵抗値の安定度も高いことが要求される。

更にＤＡ変換器２４における各重さビットの抵抗器の抵
抗値はその各ビット毎に校正して正しい変換出力が得ら
れるようにする必要があり、この校正のために多くの時
間を必要とした。

又この装置全体の確度及び安定度はＤＡ変換器２４の各
抵抗器の安定度で大きく作用され、確度及び安定度は使
用する抵抗器の安定度の総和となり、長期的にわたり、
高い安定度を確保することが難しかった。

この発明の目的はＤＡ変換器における変換精度がそれほ
ど厳密なものでない、つまり予め正確に校正しておく必
要がなく、しかも高い精度の変換出力を得ることができ
、更にＤＡ変換器の安定度も比較的低いものであっても
常に高い精度の変換出力を得ることができ、全体として
安価に構成することができるアナログデジタル変換装置
を提供するものであるこの発明によれば変換デジタル出力の上位桁をアナログ
信号に変換するためのＤＡ変換器の各変換ビットの理想
的な出力と対応した基準電圧を発生する基準電圧源を設
け、変換操作に先立って予めそのＤＡ変換器の各ビット
を１つづつ入力し、これと対応したそのビットの出力と
基準電圧との差を下位桁に対応するアナログデジタル変
換器において変換して、つまりＤＡ変換器における誤差
分をデジタル信号として得ておき、これを補正信号とし
て変換されたデジタル信号の下位桁に加える。

このようにすることによってＤＡ変換器自体としては安
価なもので構成し、つまり変換精度が高いものでなく、
入力デジタル信号に対して正しい値からずれていても、
これに対する補正信号を先ず求め、その補正信号により
変換出力に対して補正が行なわれるため、アナログデジ
タル変換としては高い精度の変換が行なわれる。

その基準電圧源としては高い精度のものを用意する必要
があるが、これはＤＡ変換器自体を高い精度のものとす
る場合に比べて必要とする高い精度でかつ安定な抵抗器
の数は比較的少なくて済み、ＡＤ変換装置自体としても
ともと基準電圧源をそのアナログデジタル変換動作にお
いて必要とするため、その基準電圧源にわずかの抵抗器
を付加することによって必要とする基準電圧を得ること
ができ、ＤＡ変換器自体を高い精度のものとする場合よ
りは容易に安価に得ることができる。

ＤＡ変換器に対する校正は各変換動作に先立って行なっ
ても良く、或いは各ビットに対して校正を行なうため、
１回の変換動作ごとに１つのビットに対する補正信号を
得、その校正ビットを変換動作ごとに順次ずらすように
してもよい。

更に必要に応じて各増幅器のドリフトに対する補正等も
行なうことを入力信号のデジタル変換動作と交互に常時
性なうことによって常に一定時間毎に例えば数秒毎に新
たな補正信号が得られるようにすることもできる。

このような制御はいわゆるマイクロコンピュータを使用
したプログラム制御により常に自動的に行なわれるよう
に構成することができ、このようにすればＤＡ変換器の
抵抗器としては安定度が低い安価なものでも常に安定し
た高い精度の変換出力が得られることになる。

例えば第２図に示すように入力端子１１よりの入力アナ
ログ信号は可変減衰器１２を通じ、更に切替スイッチ３
１を通じて増幅器３２にて増幅され、その増幅出力は加
算器１３を通じ、更に切替スイッチ１４を通じて積分器
１５に供給されて一定時間積分される。

その後、切替スイッチ１４は基準電圧源３３よりの基準
電圧側に切替られて積分器１５において逆方向に積分さ
れ、その出力が所定値に達したことが比較器１８にて検
出される。

この積分動作の間上位桁カウンタ２１がクロック発生器
２２よりのクロックを計数して上位桁に対する変換が得
られる。

この変換デジタル信号は切替スイッチ３４に与えられて
ＤＡ変換器２４によりアナログ信号に逆変換される。

その逆変換出力と、増幅器３２を通じた端子１１よりの
入力アナログ信号との差が加算器１３で得られ、その差
出力が切替スイッチ１４を通じて積分器１５で一定時間
積分され、その後切替スイッチ１４が基準電圧源３３側
に切替えられて積分器１５の出力が一定レベルになるま
で積分され、その間クロック発生器２２のクロック信号
が下桁用のカウンタ２７で計数されて下位桁に対する変
換出力が得られる。

基準電圧源３３としては、ＤＡ変換器２４におけるその
各ビットについてそれが入力された時に得られる重みに
対応した理想的な変換アナログ出力電圧を発生するよう
に構成されている。

ＤＡ変換器２４の各ビットを入力した時の出力とこれに
対応した重みに対する基準電圧源３３の出力との差が加
算器１３にて得られ、この差が積分器１５及び比較器１
８等によるデジタル変換動作によってデジタル信号に変
換される。

つまりＤＡ変換器２４の各ビットに対する変換出力の誤
差成分がデジタル信号に変換され、これが補正信号とし
て保持される。

このような補正信号がＤＡ変換器における各ビットに対
して行なわれ、これ等補正信号は例えば読書き可能なメ
モリ３５に記憶される。

このようにして得られた補正信号を下位桁の変換出力に
対して加算してその補正を行なう。

この例においては先に述べた制御をいわゆるマイクロコ
ンピュータを使用して行なうようにした場合であって、
バス３６に対して各種制御を行なうためのプログラムが
記憶されたいわゆる読出し専用メモリ３７が接続され、
この°メモリ３７のプログラムを中央処理器３８が読出
して解読実効し、つまり各種スイッチ３１，１４，３４
等の制御は制御回路１６を通じて行ない、かつカウンタ
２１゜２７の計数動作も同様にしてプログラム制御によ
り行なわれる。

各ＤＡ変換器２４における各ビットの入力に対する校正
された補正信号は例えば読書き可能なメモリ３５に予め
記憶され、これによりカウンタ２７に得られた下位桁に
対するデジタル変換出力に対する補正が行なわれて正し
い変換出力が得られる。

カウンタ２１，２７はこれも読書き可能なメモリの一部
を利用して構成することもできる。

第３図に第２図の各回路を具体的に示す。

ＤＡ変換器２４においては例えば切替スイッチ３４によ
りＯ及び入力電圧の極性に応じて−Ｅｒ、十Ｅ。

の何れかを選択することができ、その選択された基準電
圧はバッファ回路４１を通じて、変換されるべきデジタ
ル信号によってそれぞれ制御されるスイッチ回路４２に
供給される。

即ちスイッチ回路４２においてはスイッチ８１〜Ｓ６が
設けられ、これ等スイッチ８１〜Ｓ６はその変換される
べきデジタル信号に対応してそのビットが０″の場合は
接地側に接続され、ｎ１ｎの場合はバッファ回路４
１の出力側に接続されるように構成される。

切替スイッチ８１〜Ｓ６の各可動子は抵抗器Ｒ１−（（
、。

を通じて加算回路４３に供給される。

この加算回路４３の出力はＤＡ変換器２４の出力として
加算回路１３を構成する演算増幅器４４の反転入力側に
抵抗器４５を通じて供給される。

演算増幅器４４の反転入力側には増幅器３２の出力も抵
抗器４６を通じて供給される。

又この反転入力側と演算増幅器４４の出力側とは抵抗器
４７゜４８の直列回路を通じて互に接続される。

抵抗器４８の両端間にスイッチ４９が接続され、このス
イッチ４９を閉じれば加算回路１３の利得は減少し、開
けば利得は大きくなり、例えば利得が１００倍変化する
ようにされる。

切替スイッチ１４は接地と加算回路１３の出力側と、つ
まり接点ａ側と、基準電圧−Ｅｒの接点ｂ１側と、基準
電圧＋Ｅｒの接点ｂ２側とに切替接続される。

更に切替スイッチ３１においては入力可変減衰器１２の
出力と接地とを切替るのみならず、この例においてはＤ
Ａ変換器２４における選択したビットを入力した時の理
想的な出力が与えられる端子に接続することができるよ
うに、即ち基準電圧Ｅｒ１．Ｅｒ２゜Ｅｒ３がそれぞれ
与えられている端子の何れかにも接続することができる
ようにされる。

基準電圧源３３は例えば正の電源端子５１が抵抗器５２
を通じ、更にツェナーダイオード５３を通じて接地され
、抵抗器５２及びツェナーダイオード５３の接続点にツ
ェナーダイオード５３で得られる基準電圧を得て、これ
が演算増幅器５４の非反転入力側に与えられ、演算増幅
器５４の出力側は抵抗器５５．５６の直列回路を通じて
接地されると共に抵抗器５５．５６の接続点は演算増幅
器５４の反転入力側に接続される。

演算増幅器５４の出力側は抵抗器５７を通じて演算増幅
器５８の反転入力側に接続され、その演算増幅器５８の
反転入力側及び出力側間に抵抗器５９が接続され、非反
転入力側は接地される。

更に演算増幅器５４の出力側は抵抗器６１，６２，６３
の直列回路を通じて接地され、演算増幅器５４の出力側
に基準電圧Ｅｒ１−十Ｅｒを得、演算増幅器５８の出力
側に−Ｅｒを得る。

更に抵抗器６１，６２の接続点に基準電圧Ｅｒ２が、抵
抗器６２．６３の接続点に基準電圧Ｅｒ３がそれぞれ得
られる。

例えば具体的にはＥｒ□−１０Ｖ、−Ｅｒ−−１０Ｖ。

Ｅｒ２−＋２Ｖ、Ｅｒ３＝＋ＩＶである。

第３図において切替スイッチ３１を接地側に接続し、Ｄ
Ａ変換器２４の入力スイッチ８１〜Ｓ６を全て接地側と
し、スイッチ４９をオフとし、この状態における加算器
１３の出力をＡＤ変換すると、下位桁のＡＤ変換におけ
る各部のオフセットの値が得られる。

この電圧のデジタル変換出力を■。ｆとし、これはメモ
リ３５に記憶される。

更にこの状態において増幅器３２の入力側を、予め決め
られた基準電圧に接続する。

例えば切替スイッチ３１を基準電圧Ｅｒ３の端子に接続
する。

この時のＡＤ変換出力より先に記憶したオフセットＶ。

ｆを引けば加算増幅器１３の利得を知ることができる。

この利得Ｇ１をメモリ３５に記憶しておく。

更にこの例ではＤＡ変換器の重みを二種類とした場合で
、例えばスイッチＳ１においては１と言う重みとし、ス
イッチ８２〜Ｓ６は２と言う重みとされる。

従って抵抗器Ｒ２〜Ｒ６は同一の抵抗値とされ、これ等
の抵抗値は抵抗器Ｒ工の抵抗値の１／２にされる。

スイッチ８１〜Ｓ６が変換されるべきデジタル入力に応
じて切替制御され、加算回路４３の出力側にアナログ信
号が得られる。

アナログ信号が正しいか否かを予め校正しておく。

先ずスイッチＳ１のみを増幅器４１側に接続し、更にス
イッチ３４は基準電圧Ｅｒの端子側に接続しておく、切
替スイッチ３１はＥｒ３の端子側に接続する。

この時の加算回路１３の出力をＡＤ変換する。

これはスイッチ４９をオフとした状態で行なう。

つまりこの時ＤＡ変換器２４が全く理想的な状態の正し
い値を出力すれば、かつ各部にオフセットがないとすれ
ば加算回路１３の出力は０となる。

つまりＤＡ変換器２４の出力はＥｒ３となる。

しかしＤＡ変換器２４の変換出力が正しい値から多少ず
れていると、その重み１に対する変換出力の誤差がＡＤ
変換されてこれがメモリ３５にｖｌとして例えば記憶さ
れる。

従ってスイッチＳ１がバッファ４１側に接続された時の
下位桁に対する変換器の出力はＧ１×Ｅｒ３＋■ｏｆ−
■１を加算回路１３の利得に１倍で割算した値に等
しい。

ここでに１は抵抗器４６の抵抗値で抵抗器４５の抵抗値
を割った値である。

つまり、抵抗器Ｒ１の抵抗値で加算回路４３における演
算増幅器の帰還抵抗値Ｒ７を割った値に基準電圧Ｅ、を
掛算した値に対する正しい補正出力である。

同様にしてデジタル入力スイッチ回路４２のスイッチＳ
２だけをバッファ４１側に接続し、スイッチ３１におい
てはＥｒ２の端子を増幅器３２に供給するように接続し
、加算回路１３ではスイッチ４９をオフとした状態で加
算回路１３の出力をＡＤ変換する。

これにより得られた誤差信号はＤＡ変換器２４において
スイッチＳ２のみが入力された時の誤差分がデジタル信
号Ｖ２としてメモリに記憶される。

以下同様にしてスイッチ８３〜Ｓ６をそれぞれ単独にバ
ッファ４１側と接続し、その時基準電圧Ｅｒ２との差を
ＡＤ変換してそれぞれ誤差信号ｖ３〜Ｖ６を演算してこ
れ等をメモリ３５に記憶しておく。

このようにして補正信号を得ておき入力信号Ｅｘに対す
る下位桁のＡＤ変換動作時においてその変換出力に対し
て上記補正信号を用い、更にオフセット分も補正するよ
うにすることによって正しい補正が行なわれる。

このようにこの発明においてはＤＡ変換器２４に対する
各重みに対応した基準電圧を用意しておくことによって
変換動作の前にＤＡ変換器２４における誤差分を演算し
ておき、これを補正信号として蓄えて実際の変換出力に
対して修正を行なうことによって高い精度の変換を行な
うことができる。

即ちその場合ＤＡ変換器２４の抵抗値Ｒ１〜Ｒ６及び帰
還抵抗値Ｒ７の各抵抗値としては特に所定の抵抗値に選
定しておく必要はなく、又特に安定度の良いものを用意
する必要もない。

基準電圧源３３において抵抗器５５〜５７及び５９、更
に６１〜６３はそれぞれ高い精度のかつ安定した抵抗値
のものが要求されるが抵抗値６１〜６３を除いて他の部
分はもともとＡＤ変換動作における基準電圧を得るため
に必要なものであり、従って抵抗器６１〜６３の３個の
みを高い精度の抵抗値であり、かつ安定度の良いものを
使用すれば良い。

従来においてＤＡ変換器２４の各抵抗値を高い精度のも
のとする場合に比較してその要求される抵抗器の数が少
なくて済む、よってそれだけそのような高い精度の抵抗
値に校正するための作業が少なく、更に全体として安価
なものとして作ることができる。

尚この図示例では補正信号を得るためにＤＡ変換器２４
の各重みに対する基準電圧Ｅｒ２．Ｅｒ３を必要とし、
この基準電圧の数は少ない方が良く、第３図においては
重み１と重み２の２種類だけの組合わせでＤＡ変換を行
なうようにしており、このため通常のＡＤ変換のデジタ
ル出力とそのビット構成が異なるが、これは予め参照テ
ーブルを作っておき、３桁の変換されたデジタル信号に
よりその参照テーブルを引いてＤＡ変換器２４の入力ス
イッチ８１〜Ｓ６を制御するようにすれば良く、これは
簡単に行なうことができる。

このような補正を行なうが例えば入力アナログ信号を周
期的にサンプルしてそのアナログ信号をデジタル信号に
変換する場合、その各変換毎に先に述べたようなオフセ
ットの測定や利得の測定、更に各ＤＡ変換器の各スイッ
チに対する補正信号を一つずつ順次に各測定毎に行なう
ようにしておけば、例えばこの各必要な補正信号を得る
には数秒毎に同一の信号に対する校正が行なわれること
になり、数秒内における抵抗値の変化が十分小さければ
非常に高い精度の変換が行なわれる。

数秒程度で抵抗値の変化するものは非常に安価な抵抗器
を使ってもそのような変化は無視できるものであり、常
に正しい高い精度の変換出力を得ることができる。

つまり抵抗器として安定に動作できるものを何等必要と
しない。

上位桁に対する変換されたＤＡ変換器の出力は加算回路
１３におけるスイッチ４９をオンとして利得の小さい状
態におけるオフセット及びその時の利得を前述と同様に
して予め記憶しておき、その変換出力に対してオフセッ
トを差引き、利得で割算したのが正しい上位桁の測定値
となる。

更に下位桁に対する測定値は下位桁のＡＤ変換出力から
先のスイッチ４９をオフとしたときのＶ。

ｆを引き、先の補正信号、誤差分の信号を加算し、これ
に利得Ｇ１、更にに１を掛けたものを加えて利得Ｇ１で
全体を割算すればＡＤ変換出力が得られる。

尚上述においては上位桁デジタルの出力を得るために積
分型のＡＤ変換器を使用したが、これはさほど高い精度
で変換する必要はなく、従って３桁程度の変換出力精度
があれば良いから、比較型のいわゆる高速度のＡＤ変換
器を使用することもできる。

高速度のＡＤ変換器を用いれば全体の測定時間を短縮す
ることができる。

【図面の簡単な説明】

第１図は従来のアナログデジタル変換装置を示すブロッ
ク図、第２図はこの発明によるアナログデジタル変換装
置の一例を示すブロック図、第３図はその要部の具体例
を示す接続図である。１１：アナログ入力端子、１２：入力可変減衰器、１３
：加算器、１４：切替スイッチ、１５：積分回路、１８
：比較器、２６二制御回路、２１：上位桁カウンタ、２
７：下位桁カウンタ、２２：クロック発生器、２４：Ｄ
Ａ変換器、３１，３４：切替スイッチ、３２：増幅器、
３７：読出し専用メモリ、３５：読書き可能なメモリ、
３６：バス、３８：中央処理装置、３３：基準電圧源。

Claims

【特許請求の範囲】

１人力アナログ信号をデジタル信号に変換して出力デ
ジタル信号の上位桁を得、その得られたデジタル信号の
上位桁をデジタルアナログ変換器によりアナログ信号に
逆変換し、その逆変換されたアナログ信号と上記入力ア
ナログ信号との差を取出し、これ等の差のアナログ出力
信号を予め決められた利得だけ増幅し、その増幅出力を
ＡＤ変換器でデジタル信号に変換して出力デジタル信号
の下位桁を得るアナログデジタル変換装置において、上
記ＤＡ変換器の各ビット入力に対応した基準電圧を発生
する基準電圧電源と、上記ＤＡ変換器の各ビットについ
て入力が与えられた時の出力とこれと対応する上記基準
電圧源の基準電圧との差を上記下位桁を得るためのＡＤ
変換器によりデジタル信号に変換し、その変換出力を上
記下位桁出力に対する補正信号とする手段とを具備する
アナログデジタル変換装置。