JPS5948572B2 - アナログデジタル変換装置 - Google Patents

Description

【発明の詳細な説明】 この発明は入力アナログ信号をデジタル信号に変換して
下位桁のデジタル出力を得ると共にその上位桁のデジタ
ル出力をアナログ信号に逆変換し、これと入力アナログ
信号との差を再びデジタル信号に変換して下位桁のデジ
タル出力を得ることによって高い精度の変換を行なうア
ナログデジタル変換装置に関する。

従来のこの種のアナログデジタル変換装置においてその
上位桁の出力をアナログ信号に逆変換するためのＤＡ変
換器として高い精度のものを作る必要があり、この高い
精度のものを得るには高い精度の安定した抵抗器を多く
必要とし、全体として高価なものになった。

先ず従来のこの種のアナログデジタル変換装置を第１図
を参照して説明する。

入力端子１１からの入力信号Ｅｘは入力可変減衰器１２
を通じて可変利得増幅器１３に供給され、この可変利得
増幅器１３の出力は切換スイッチ１４の接点ａ側を通じ
て積分器１５に供給される。

積分器１５においてその入力アナログ信号値が一定時間
積分される。

その後制御回路１６の制御により切替スイッチ１４は基
準電源１７側につまり接点す側に切替えられて、この基
準電圧Ｅｒ１が積分される。

この積分は先の接点ａよりの入力信号と逆極性とされて
おり、その出力は比較器１８において基準値例えばＯ電
位と比較される。

この基準値に積分出力が達すると制御回路１６が制御さ
れて積分動作が停止される。

基準電源１７の電圧を積分期間、いわゆる第２積分期間
において制御回路１６はゲート１９を開き、上位桁カウ
ンタ２１はクロック発振器２２よりのゲート１９を通過
したクロックパルスを計数する。

この上位桁カウンタ２１の計数値の例えば３桁が上位桁
変換出力とされる。

ＤＡ変換制御回路２３が制御回路１６によって制御され
て上記デジタル変換出力の上位３柘はＤＡ変換器２４に
おいてアナログ信号に逆変換される。

この変換の基準電圧Ｅｒ２として基準電源２５よりＤＡ
変換器２４に供給される。

この上位桁の逆変換アナログ出力は増幅器１３に供給さ
れ、入力可変減衰器“１２よりの入力アナログ信号との
差が増１＠器１３より取られる。

この入力信号と逆変換されたアナログ信号との差出力は
可変利得増１福器１３において適当なレベルに増幅され
、この増幅利得は制御回路１６によって適当に制御され
る。

この増幅された差のアナログ出力は切替スイッチ１４の
接点ａ側を通じて積分器１５により一定時間積分され、
その後基準電源１７からの基準電圧を逆方向に積分して
その出力が予め決められたレベルに達するまでその積分
が行なわれる。

この積分期間の間ゲート２６が開かれてクロック発生器
２２のクロックがゲート２６を通過して下位桁カウンタ
２７において計数される。

この下位桁カウンタ２７の計数値の４桁が変換された出
力デジタル信号の下位４桁とされる。

これと上位桁カウンタ２１の３桁の出力と組合されて７
桁のデジタル出力が得られる。

例えば入力可変減衰器１２の減衰量を０とし、つまり入
力端子１１の信号がそのま＼入力され、更に可変利得増
幅器１３の利得を１とし、即ち増１福器１３の出力に入
力端子１１の入力アナログ信号がそのま＼得られる状態
にしておいて、先に述べた上位桁のデジタル出力を得る
アナログデジタル変換を行なう。

その時の入力電圧Ｅｘが１２．３４５６７Ｖであったと
すると、上位桁の変換出力として１２．３０００Ｖが得
られる。

つまり上位桁カウンタ２１が２進化１０進カウンタの３
桁にて構成され、その３桁の値は上位桁より１０進数で
１．２．３をそれぞれ示すことになる。

次にこの上位桁カウンタ２１の計数値１２．３がＤＡ変
換器２４によりアナログ信号に変換され、これと入力信
号Ｅｘとの差が可変利得増幅器１３において増幅される
。

その時増幅器１３の増幅度は例えば１００とされる。

よって増幅器１３の出力は４．．５６７Ｖとなる。

こ、の４．５６７Ｖが先述と同様にしてデジタル信号に
変換される。

下位桁カウンタ２７は２進化１０進カウンタの４桁で構
成され、その計数１直は下位桁より１０進化数で４゜５
．６．７となり、これが下位桁の変換出力である。

この下位桁に対するデジタル変換においては増幅器１３
の利得は１００とされているため、下位桁カウンタ２７
の計数値は１／１００とされ、つまり、０．０４５６７
が正しい出力とされ、これと上位桁カウンタ２１の３桁
の出力１２．３との和が入力信号Ｅｘに対するデジタル
出力値 １２．３４５６７Ｖとして得られる。

このようなアナログデジタル変換装置においてはＤＡ変
換器２４の変換精度は下位桁のアナログデジタル変換に
おける最小桁の精度と同一である必要があり、先の例に
おける７桁の変換を行なうためにはその精度はｉｐｐｍ
の精度である必要がある。

このためＤＡ変換器２４を構成する抵抗器としてその抵
抗値がこれに対応した高い精度のものが必要であり、し
かもその抵抗値の安定度も高いことが要求される。

更にＤＡ変換器２４における各重さビットの抵抗器の抵
抗値はその各ビット毎に校正して正しい変換出力が得ら
れるようにする必要があり、この校正のために多くの時
間を必要とした。

例えば薄膜抵抗を用い、その一部をいわゆるレーザート
リミングにより焼き飛ばして抵抗値の微細な調整を行っ
ていた。

この調整には特殊な装置を必要とし、かつ比較的長い時
間がか一つた。

しかも焼き飛ばされて残った部分の薄膜抵抗は高温にさ
らされたため、安定性が悪くなる欠点があった。

高密度実装化、温度変化の低減化のために、薄膜抵抗パ
ターンが微細化されているが、これは抵抗値の調整を難
かしくしていた。

又この装置全体の確度及び安定度はＤＡ変換器２４の各
抵抗器の安定度で大きく作用され、確度及び安定度は使
用する抵抗器の安定度の総和となり、長期的にわたり、
高い安定度を確保することが難しかった。

この発明の目的）まＤＡ変換器における変換精度がそれ
ほど厳密なものでない、つまり予め正確に校正しておく
必要がなく、しかも高い精度の変換出力を得ることがで
き、更にＤＡ変換器の安定度も比較的低いものであって
も常に高い精度の変換出力を得ることができ、全体とし
て安価に構成することができるアナログデジタル変換装
置を提供するものである。

この発明によれば変換デジタル出力の下位桁をアナログ
信号に変換するためのＤＡ変換器の各変換ビットの理想
的な出力と対応した校正用基準電圧を発生する校正用基
準電圧源を設け、変換操作に先立って予めそのＤＡ変換
器の各ビットを１つづつ入力し、これと対応したそのビ
ットの出力と校正用基準電圧との差を下位桁に対応する
アナログデジタル変換器において変換して、つまりＤＡ
変換器における誤差分をデジタル信号として得ておき、
これを補正信号として変換されたデジタル信号の下位桁
に加える。

前記校正用基準電圧源としては主基準信号を時分割して
出力する時分割回路を含み、その時分割比により出力校
正基準電圧値が決定されるものが用いられる。

このようにすることによってＤＡ変換器自体としては安
価なもので構成し、つまり変換精度が高いものでなく、
入力デジタル信号に対して正しい値からずれていても、
これに対する補正信号を先ず求め、その補正信号により
変換出力に対して補正が行なわれるため、アナログデジ
タル変換としては高い精度の変換が行なわれる。

更に校正用基準電圧源として時分割回路を含むものが用
いられ、その出力電圧は時分割比で決定される。

その時分割比の決定はクロックパルス発生器の周波数で
決定され、クロックパルス発生器としては高い精度のも
のを比較的容易に用いることができ、時分割比の変換に
デジタル処理により行うことができ、高い精度の校正用
基準電圧を設定することが容易に行える。

特に積分方式によりアナログデジタル変換を行なう場合
には、校正用基準電圧にリップルが存在していても、積
分効果により平滑化され、従って校正用基準電圧源とし
て、その時分割された出力を平滑するための平滑回路を
省略、又は簡略化することができ、半導体集積回路とし
て構成することが容易となる。

ＤＡ変換器に対する校正は各変換動作に先立って行って
も良く、或いは各ビットに対して校正を行なうため、１
回の変換動作ごとに１つのビットに対する補正信号を得
、その校正ビットを変換動作ごさに順次ずらすようにし
てもよい。

更に必要に応じて各増幅器のドリフトに対する補正等も
行なうことを入力信号のデジタル変換動作と交互に常時
性なうことによって常に一定時間毎に例工ば数秒毎に新
たな補正信号が得られるようにすることもできる。

このような制御はいわゆるマイクロコンピュータを使用
したプログラム制御により、常に自動的に行なわれるよ
うに構成することができ、このようにすればＤＡ変換器
の抵抗器としては安定度が低い安価なものでも常に安定
した高い精度の変換出力が得られることになる。

例えば第２図に示すように入力端子１１よりの入力アナ
ログ信号は可変減衰器１２を通じ、更に切替スイッチ３
１を通じて増幅器３２にて増１幅され、その増幅出力は
加算器１３を通じ、更に切替スイッチ１４を通じて積分
器１５に供給されて一定時間積分される。

その後、切替スイッチ１４は基準電圧源３３よりの基準
電圧側に切替られて積分器１５において逆方向に積分さ
れ、その出力が所定値に達したことが比較器１８にて検
出される。

この積分動作の間上位桁カウンタ２１がクロック発生器
２２よりのり田ツクを計数して上位桁に対する変換が得
られる。

この変換デジタル信号は切替スイッチ３４に与えられて
ＤＡ変換器２４によりアナログ信号に逆変換される。

その逆変換出力と、増幅器３２を通じた端子１１よりの
人力アナログ信号との差が加算器１３で得られ、その差
出力が切替スイッチ１４を通じて積分器１５で一定時間
積分され、その後切替スイッチ１４が基準電圧源３３側
に切替えられて積分器１５の出力が一定レベルになるま
で積分され、その間クロック発生器２２のクロック信号
が下桁用のカウンタ２７で計数されて下位桁に対する変
換出力が得られる。

基準電圧源３３としては、校正用基準電圧をも発生する
ように構成されており、ＤＡ変換器２４におけるその各
ビットについてそれが入力された時に得られる重みに対
応した理想的な変換アナログ出力電圧と同一の校正用基
準電圧を発生するように構成されている。

ＤＡ変換器２４の１つのビットを入力した時の出力と、
これに対応した重みに対する基準電圧源３３の校正用基
準電圧との差が加算器１３にて得られ、この差が積分器
１５及び比較器１８等によるデジタル変換動作によって
デジタル信号に変換される。

これをＤＡ変換器２４の各ビットについて行なう。

つまりＤＡ変換器２４の各ビットに対する変換出力の誤
差成分がデジタル信号に変換され、これが補正信号とし
て保持される。

このような補正信号がＤＡ変換器２４における各ビット
に対して得られ、これ等補正信号は例えば読書き可能な
メモリ３５に記憶される。

このようにして得られた補正信号を下位桁の変換出力に
対して加算してその補正を行なう。

このり１１においては先に述べた制御をいわゆるマイク
ロコンピュータを使用して行なうようにした場合であっ
て、バス３６に対して、各種制御を行なうためのプログ
ラムが記憶されたいわゆる読出し専用メモリ３７が接続
され、このメモリ３７のプログラムを中央処理器３８が
読出して解読実行し、つまり各種スイッチ３１，１４，
３４等の制御は制御回路１６を通じて行ない、かつカウ
ンタ２Ｌ２７の計数動作も同様にしてプログラム制御；
こより行なわれる。

各ＤＡ変換器２４における各ビットの入力に対する校正
された補正信号は例、えば読み書き可能なメモリ３５に
予め記憶され、これによりカウンタ２７にて得られた下
位桁に対するデジタル変換出力に対する補正が行なわれ
て正しい変換出力が得られる。

カウンタ２１．２７はこれも読み書き可能なメモリの一
部を利用して構成することもできる。

第３図に第２図の各回路を具体的に示す。

ＤＡ変換器２４においては例えば切替スイッチ３４によ
り０及び入力電圧の極性に応じて基準電圧−Ｅｒ。

＋ Ｅ ｒの何れかを選択することができ、その選択さ
れた基準電圧はバッファ回路４１を通じて、変換される
べきデジタル信号によってそれぞれ制御されるスイッチ
回路４２に供給される。

即ちスイッチ回路４２においてはスイッチ８１〜Ｓ６が
設けられ、これ等スイッチ８１〜Ｓ、はその変換される
べきデジタル信号、即ち土位相カウンタ２１の出力に対
応してそのビット力３ ｔｌ ０９１の場合は接地側に
接続され、“１”の場合はバッファ回路４１の出力側に
接続されるように構成される。

この接続制御は制御回路１６により行なわれる。

切替スイッチ８１〜Ｓ６の各可動子は抵抗器Ｒ１〜Ｒ８
を通じて加算回路４３に供給される。

この加算回路４３の出力はＤＡ変換器２４の出力として
加算回路１３を構成する演算増幅器４４の反転入力側に
抵抗器４５を通じて供給される。

演算増幅器４４の反転入力側には増幅器３２の出力も抵
抗器４６を通じて供給される。

又この反転入力側と演算増１福器４４の出力側とは抵抗
器４７゜４８の直列回路を通じて互に接続される。

抵抗器４８の両端間にスイッチ４９が接続され、このス
イッチ４９を閉じれば加算回路１３の利得は減少し、開
けば利得は大きくなり、例えば利得が１００倍変化する
ようにされる。

切替スイッチ１４は接地と加算回路１３の出力側と、つ
まり接点ａ側と、基準電圧−Ｅｒの接点ｂ１側と、基準
電圧＋Ｅｒの接点ｂ２側とに切替接続される。

切替スイッチ３１においては入力可変減衰器１２の出力
と接地とを切替るのみならず、この例においてはＤＡ変
換器２４における選択したビットを入力した時の理想的
な出力が与えられる端子に接続することができるように
、即ち校正用基準電圧Ｅ ｒｌ ｔ Ｂ ｒ２ ｊＥｒ
３がそれぞれ与えられている端子の何れかにも接続する
ことができるようにされる。

・ 基準電子源３３は主基準電圧源７１及び校正用基
準電圧源７２よりなり、主基準電圧源７１は例えば正の
電源端子５１が抵抗器５２を通じ、更にツェナーダイオ
ード５３を通じて接地され、抵抗器５２及びツェナーダ
イオード５３の接続点にツェナーダイオード５３で得ら
れる基準電圧を得てこれが演算増幅器５４の非反転入力
側に与えられ、演算増幅器５４の出力側は抵抗器５５．
５６の直列回路を通じて接地されると共に抵抗器５５゜
５６の接続点は演算増幅器５４の反転入力側に接続され
る。

演算増幅器５４の出力側は抵抗器５７を通じて演算増幅
器５８の反転入力側）こ接続され、その演算増幅器５８
の反転入力側及び出力側間に抵抗器５９が接続され、非
反転入力側は接地される。

演算増幅器５４の出力側に基準電圧Ｅｒ１＝＋Ｅｒを得
、演算増幅器５８の出力側に基準電圧−Ｅ ｒを得る。

例えば具体的・）こはＥｒ１＝１０Ｖ、−Ｅｒ−−１０
Ｖである。

校正用電源７２は先に述べたようにデジタルアナログ変
換器２４における各ビットに対応した校・ 上用基準電
圧を発生する場合である。

この例においてはデジタルアナログ変換器２４は重み１
と重み２との二種類とした場合である。

従って重み２に対応した校正用基準電圧を発生する基準
電圧部７２ａと、重み１と対応した校正用基準電圧を発
生する基準電圧部？２ｂとが設けられる。

校正用基準電圧部７２ａは時分割回路７３を備え、これ
は主基準電圧、この例（−こおいては主基準電源７１の
演算増幅器５４の出力電圧＋Ｂｒを時分割して出力する
。

即ち時分割回路７３のＦＥＴスイッチ・ ７４の一端に
基準電圧＋Ｅｒが印加され、スイッチ７４の他端は平滑
回路７５に接続されると共にＦＥＴスイッチ７６を通じ
て接地される。

ＦＥＴスイッチ７４及び１６のゲートに制御パルス発生
回路７７からの制御パルスが与えられてこれ等スインチ
７４．７６は互に逆に制御される。

つまりこれ等スイッチに対し制御パルスは一方が直接供
給されるが、他方はインバータ７８を通じて供給される
。

このようにして主基準電圧は時分割回路７３により時分
割されてその出力は平滑回路７５に供給される。

平滑回路７５は例えば直列の抵抗器とシャントのＲンデ
ンサとの多段低域通過ＲＣＰ波器で構成される。

平滑回路７５の出力は演算増幅器よりなるバッファ回路
７９に供給され、その出力さして校正用基準電圧Ｅｒ２
が得られる。

この校正用基準電圧Ｅｒ２は時分割回路７３における時
分割比によって決定される。

つまり制御用パルス発生回路７７の出力パルスのデユー
ティ比によってその出力電圧が決定される。

制御用パルス発生回路７７は例えば第４図に示すように
構成される。

安定度の高い発振器８１の出力が最高計数値が同一のカ
ウンタ８２及び８３にそれぞれ計数入力として与えられ
る。

カウンタ８２がフルカウントになるとフリップフロップ
８４がリセットされてその出力端子８５は第５図に示す
ように低レベルとなり、これと同時にカウンタ８３には
設定回路８６の設定値がプリセットされる。

従ってカウンタ８２がフルカウントになって再びクロッ
クパルスを計数し始めた場合、カウンタ８３はカウンタ
８２よりも早くフルカウントになる。

カウンタ８３がフルカウントになるとそのフルカウント
出力でフリップフロップ８４はセットされ、これにより
出力端子８５は第５図に示すように高レベルとなる。

カウンタ８３にプリセットされる設定値が大きい種出力
端子８５の高レベルの期間Ｔ、は長くなり、この結果カ
ウンタ８２の出力パルスの一周期Ｔ。

中の高レベルとなる期間Ｔ１が長くなる。

このようにしてこの周期Ｔ。

に対する高レベルの期間Ｔ１は設定回路８６の設定値と
対応し、出力端子８５に得られる第５図に示す制御パル
スが第３図の時分割回路７３のＦＥＴスイッチ７４゜７
６に供給される。

従って第５図の波形が高レベルの期間が長い程スイッチ
７４がオンになっている期間が長く、その平滑回路７５
の平滑出力電圧が大きくなる。

つまり平滑回路７５の出力電圧、即ち校正用基準電圧Ｅ
ｒ２は設定回路８６の設定値と対応したものとなる。

校正用基準電圧部７２ｂも同様に構成され、主基準電圧
が時分割回路８７により時分割され、その時分割出力は
平滑回路８８により平滑され、更にバッファ回路８９に
供給される。

時分割回路８７は制御用パルス発生回路９１よりのパル
スにより制御され、そのパルスのデユーティ比は設定回
路９２の設定値により決定される。

但し、校正用基準電圧は重みに対応したように選ばれる
ため設定回路８６と９２との設定値はその重みに対応し
て異ならされる。

例えば校正用基準電圧Ｅｒ２は＋２Ｖ、バッファ回路８
９より得られる校正用基準電圧Ｅｒ３は＋１■にそれぞ
れ選定される。

主基準電圧Ｅｒが＋ＩＯＶの場合は時分割回路７３にお
ける時分割比は２／１０であり、時分割回路８７の時分
割比は１／１０とされる。

設定回路８６．９２に対する設定値は制御回路１６によ
り必要に応じたその値を設定することができる。

第３図において切替スイッチ３１を接地側に接続し、Ｄ
Ａ変換器２４の入力スイッチ８１〜Ｓ６を全て接地側と
し、スイッチ４９をオフとし、この状態における加算回
路１３の出力をＡＤ変換すると、下位桁のＡＤ変換にお
ける各部のオフセットの値が得られる。

この電圧のデジタル変換出力をＶｏｆとし、これはメモ
リ３５に記憶される。

更にこの状態において増幅器３２の入力側を、予め決め
られた基準電圧に接続する。

例えば切替スイッチ３１を基準電圧Ｅｒ３の端子に接続
する。

この時のＡＤ変換出力より先に記憶したオフセットＶｏ
ｆを引けば加算増幅器１３の利得を知ることができる。

この利得Ｇ１をメモリ３５に記憶しておく。

更にこの例ではＤＡ変換器の重みを二種類さした場合で
、例えばスイッチＳ１においては１と言う重みとし、ス
イッチ８２〜Ｓ６は２と言う重みとされる。

従って抵抗器Ｒ２〜Ｒ６は同一の抵抗値とされ、これ等
の抵抗値は抵抗器Ｒ１の抵抗値の１／２にされる。

スイッチ８１〜Ｓ６が変換されるべき上桁カウンタの出
力を示すデジタル入力に応じて制御回路１６により切替
制御され、加算回路４３の出力側にアナログ信号が得ら
れる。

その各スイッチ８１〜Ｓ６の１つが入力された時の出力
アナログ信号が正しいか否かを予め校正しておく。

先ずスイッチＳ１のみを増幅器４１側に接続し、更にス
イッチ３４は基準電圧Ｅｒの端子側に接続しておく、切
替スイッチ３１は校正用基準電圧Ｅｒ３の端子側、即ち
バッファ回路８９の出力側に接続する。

この時の加算回路１３の出力をＡＤ変換する。

これはスイッチ４９をオフとした状態で行なう。

つまりこの時ＤＡ変換器２４が全く理想的な状態の正し
い値、即ちＥｒ３を出力すれば、かつ各部にオフセット
がないとすれば加算回路１３の出力は０となる。

つまりＤＡ変換器２４の出力はＥｒ３となる。

しかしＤＡ変換器２４の変換出力が正しい値から多少ず
れていると、その重み１、つまりＥｒ３に対する変換出
力の誤差がＡＤ変換されてこれがメモリ３５に■１とし
て例えば記憶される。

従ってスイッチＳ１がバッファ４１側に接続された時の
下位桁に対する変換器の出力はＧｌＸ Ｅｒ３ ＋ Ｖ
ｏ ｆ Ｖｌを加算回路１３の利得に１倍で割算し
た値に等しい。

こ＼でに１は抵抗器４６の抵抗値で抵抗器４５の抵抗値
を割った値である。

つまり、抵抗器Ｒ１の抵抗値で加算回路４３における演
算増幅器の帰還抵抗値Ｒ７を割った値に基準電圧Ｅｒを
掛算した値に対する正しい補正出力である。

同様にしてデジタル入力スイッチ回路４２のスイッチＳ
２だけをバッファ４１側に接続し、スイッチ３１におい
てはバッファ回路７９の出力Ｅｒ２を増幅器３２に供給
するように接続し、加算回路１３ではスイッチ４９をオ
フとした状態で加算回路１３の出力をＡＤ変換する。

これにより得られた誤差信号はＤＡ変換器２４において
スイッチＳ２のみが入力された時の誤差分がデジタル信
号■２としてメモリに記憶される。

以下同様にしてスイッチ８３〜Ｓ６をそれぞれ単独にバ
ッファ４１側と接続し、その時の加算回路４３の各出力
と校正用基準電圧Ｅｒ２との差をＡＤ変換してそれぞれ
誤差信号Ｖ３〜■６を演算してこれ等をメモリ３５に記
憶しておく。

このようにして補正信号を得ておき入力信号Ｅｘに対す
る下位桁のＡＤ変換動作時においてその変換出力に対し
て上記補正信号を用い、更にオフセット分も補正するよ
うにすることによって正しい変換が行なわれる。

このようにこの発明においてはＤＡ変換器２４に対する
各重みに対応した校正用基準電圧を用意しておくことに
よって変換動作の前にＤＡ変換器２４における誤差分を
演算しておき、これを補正信号として蓄えて実際の変換
出力に対して修正を行なうことによって高い精度の変換
を行なうことができる。

即ちその場合ＤＡ変換器２４の抵抗値Ｒ１〜Ｒ６及び帰
還抵抗値Ｒ７の各抵抗値としては特に高精度の抵抗値に
選定しておく必要はなく、又特に安定度の良いものを用
意する必要もない。

校正用基準電圧部７２ａ、７２ｂにおいてはその入力主
基準電圧を一定とすれば時分割回路７３゜８６に対する
時分割比で出力の校正用基準電圧Ｅｒ２ ｓ Ｅｒ３は
決定され、この時分割回路７３゜８７に対する時分割比
は先に第４図について説明したようにデジタル的に決定
することができ、そのクロック発振器８４は高い精度の
ものを容易に使用することができ、従って高い精度の出
力電圧Ｅｒ２．Ｅｒ３を得ることができる。

この場合その精度はクロック発振器８１の精度によって
決定され、高い精度のものとすることは容易である。

平滑回路７５，８８においてその抵抗値や容量値が変動
してもその出力のリップルの大きさが影響するだけであ
って基準電圧Ｅｒ２ ｔ Ｅｒ３の大きさが影響するこ
とはない。

主基準電圧源７１はもともとこの種のアナログデジタル
変換器に設けられているものであり、これさえ高い精度
の基準電圧を発生するように構成すれば高い精度の校正
用基準電圧を得ることができる。

この基準電圧源７１もこれはあくまでも一例であって時
分割的に発生して高い精度のものを作ることもできる。

しかもこの校正用基準電圧源７２ａ、７２ｂはその制御
用パルス発生回路を含めて容易に半導体集積回路化する
ことができる。

集積回路として構成する場合は平滑回路７５．８８のコ
ンデンサは容量が小さなものとなりがちであり、従って
出力電圧のリップルが大きくなるが第３図に示した例の
ように積分によりデジタル変換する構成においては、積
分効果によってそのリップル分の影響は除去され、原理
的には平滑回路７５．８８を省略しても良い。

このため半導体集積回路化が極めて容易となる。

以上述べたようにデジタルアナログ変換器２４における
抵抗値を高い精度の抵抗値とする必要はなく、例えば薄
膜抵抗をレーザートリミングするための特殊な装置が必
要でなく、しかも長い時間の調整が必要なく、全体とし
て安価に構成することが可能である。

又使用する抵抗膜がレーザービームによる高熱にさらさ
れることがなく、抵抗値が不安定になるおそれはない。

尚この図示例では補正信号を得るためにＤＡ変換器２４
の各重みに対する校正用基準電圧Ｅｒ２゜Ｅｒ３を必要
とし、この校正用基準電圧の数は少ない方が良く、第３
図においては重み１と重み２の２種類だけの組合わせで
ＤＡ変換を行なうようにしており、このため通常のＡＤ
変換のデジタル出力とそのビット構成が異なるが、これ
は予め参照テーブルを作っておき、３桁の変換された上
位桁デジタル信号によりその参照テーブルを引いてＤＡ
変換器２４の入力スイッチ８１〜Ｓ６を制御するように
すればよく、これは簡単に行なうことができる。

このような補正を行なうが例えば入力アナログ信号を周
期的にサンプルしてそのアナログ信号をデジタル信号に
変換する場合、その各変換毎に先に述べたようなオフセ
ットの測定や利得の測定、更に各ＤＡ変換器の各スイッ
チに対する補正信号を一つずつ順次に各測定毎に行なう
ようにしておけば、例えばこの各必要な補正信号を得る
には数秒毎に同一の信号に対する校正が行なわれること
になり、数秒内における抵抗値の変化が十分小さければ
非常に高い精度の変換が行なわれる。

数秒程度で抵抗値の変化するものは非常に安価な抵抗器
を使ってもそのような変化は無視できるものであり、常
に正しい高い精度の変換出力を得ることができる。

つまり抵抗器として安定に動作できるものを側管必要と
しない。

勿論このように常時性なうのみならず、このＡＤ変換装
置を用いるごとに、又は一定時間ごとに、或いは随時性
なうようにすることもできる。

上位桁に対する変換されたＤＡ変換器の出力は加算回路
１３におけるスイッチ４９をオンとして利得の小さい状
態におけるオフセット及びその時の利得を前述と同様に
して予め記憶しておき、その変換出力に対してオフセッ
トを差引き、利得で割算したのが正しい上位桁の測定値
となる。

更に下位桁に対する測定値は下位桁のＡＤ変換出力から
先のスイッチ４９をオフとしたときのＶｏｆを引き、先
の補正信号、誤差分の信号を加算し、これに利得Ｇ１、
更にに１を掛けたものを加えて利得Ｇ１で全体を割算す
ればＡＤ変換出力が得られる。

尚上述においては下位桁デジタルの出力を得るために積
分型のＡＤ変換器を使用したが、これはさほど高い精度
で変換する必要はなく、従って３桁程度の変換出力精度
があれば良いから比較型の高速度のＡＤ変換器を用いる
こともできる。

次にアナログデジタル変換器として積分型ではなく比較
型を使用した例に、この発明を適用した場合を第６図を
参照して説明する。

入力端子１１よりのアナログ信号はスイッチ９４を通じ
て加算回路１３に供給されると共に上位桁用ＡＤ変換器
９５に供給される。

このＡＤ変換器９５は比較型ＡＤ変換器であって例えば
第７図に示すように端子９６及び接地間に接続された同
一抵抗値の複数個の直列接続よりなる分圧回路の各分圧
点にそれぞれ比較器Ｃ１〜Ｃｎの一方入力側が接続され
、その各他方の入力側に変換されるべきアナログ信号が
端子９７より与えられる。

比較器Ｃ□〜Ｃｎの各比較出力が端子９８を通じる制御
回路１６よりの指令に従って符号化回路９９にラッチさ
れ、更にその内容が符号化されて、つまりデジタル信号
に変換されてＤＡ変換器２４に供給される。

これ等ＤＡ変換器２４及びＡＤ変換器９５に対する基準
電圧は基準電圧源７１より与えられる。

この上位桁のデジタル変換出力は制御回路１６に供給さ
れて出力されると共に、この上位桁のデジタル出力はＤ
Ａ変換器２４によりアナログ信号に変換される。

この変換されたアナログ信号出力と端子１１よりの入力
信号との差が加算回路１３でとられる。

その差出力は下位桁用のＡＤ変換器１０１でデジタル信
号に変換される。

下位桁用ＡＤ変換器１０１として逐次比較型のものを用
いる場合は加算回路１３の出力は比較器１０２において
下位桁用ＤＡ変換器１０３の出力との差がとられる。

その比較器１０２の出力は逐次比較制御論理回路１０４
に与えられる。

この出力が下位桁用ＤＡ変換器１０３に供給されてアナ
ログ信号に変換される。

この逐次比較制御論理回路１０４の出力は制御回路１６
にも供給されて下位桁のデジタル出力とされる。

この実施例においては上位ビットに対する変換がＡＤ変
換器９５において直ちに行なわれ、その変換された分の
アナログレベルが入力信号から引算され、その残りがデ
ジタル変換されて下位ビット出力が得られる。

加算回路１３としては第３図で述べたような電圧加算回
路を用いることもできるのみならず、例えば第８図に示
すように端子１１よりの入力信号Ｖｉは抵抗器１０５を
通じて演算増幅器１０６の非反転入力側に供給され、そ
の演算増幅器１０６の出力側が下位ビットＡＤ変換器１
０１側に接続されると共にその出力側は抵抗器１０７
、１０８の直列回路を通じて接地され、抵抗値１０７゜
１０８の接続点は演算増幅器１０６の反転入力側に接続
され、演算増幅器１０６の非反転入力側は上位桁用ＤＡ
変換器２４の出力側に接続される。

このＤＡ変換器２４においてはその変換されたアナログ
電流が流れるようにされる。

従ってこの変換器２４に流入する電流・ＩＡは抵抗器１
０５を流れ、この抵抗器１０５の電圧降下はＲａＸ１
となる（Ｒａは抵抗器１０５の抵抗値）。

従って加算回路１３の演算増幅器１０６の非反転入力側
の電圧■１は入力電圧Ｖｉ −Ｒａ Ｘ ｉＡとなる。

演算増幅器１０６の出力電圧Ｖａは、抵抗値１０７゜１
０８の抵抗値をＲ２，Ｒ１とすると、その演算増Ｒ１＋
Ｒ２ 幅器１０６の入力電圧■１の□倍となる。

１ 第６図の構成において上位桁用ＡＤ変換器９５としては
逐次ＡＤ変換器１０１と同様の逐次比較型のものを用い
ても良い。

又下位桁用ＡＤ変換器１０１として第７図に示した並列
比較型のものを用いても良く、或いは二重積分型のもの
を用いても良い。

何れにしても先の第３図について述べたようにＡＤ変換
器９５、ＤＡ変換器２４等における基準電圧を構成する
ため校正用基準電圧源７２が設けられ、その校正しよう
とする変換器の重みに対応して例えば校正用基準電圧部
７２ ａ 、７２ｂの校正用基準電圧をスイッチ１１１
，１１２を選択的にオンとすることによってこのアナロ
グデジタル変換装置へ入力することにより前記補正信号
を作ることができる。

この校正用基準電圧源７２は第３図に示したものと同一
の構成とすることができる。

上述においては重みが二種類であって、これ等に対応し
てそれぞれ校正用基準電圧部を設けたがつまり異なる重
みの数だけ校正用基準電圧部を設けたが、一個の校正用
基準電圧部を用いてその時分割回路の時分割比を校正し
ようとする重みに対応して変更して目的とする校正用基
準電圧を得ることができる。

この場合その目的とする重みに対応して時分割比を設定
するため、設定回路の設定を変更するが、これは制御回
路１６によって自動的に行なうようにすることもできる
。

ＡＤ変換器として積分型のものを使用する場合は先に述
べたように平滑回路を省略し、或いは平滑回路の出力リ
ップルの比較的大きい時定数の小さいものを用いること
ができ、従って校正用基準電圧源として時分割比を切替
使用しても比較的高速度の校正が可能である。

比較型ＡＤ変換器を用い、かつ校正用基準電圧源を兼用
する場合においてはその切替ごとに校正用基準電圧が目
的とする正しい値となった状態で前記補正信号を得るよ
うにすればよい。

時分割回路に対する制御パルス信号のデユーティ比、即
ち時分割比を決定するための設定回路は先の例に示した
ように特に設ける必要はなく、制御回路１６内に設けて
もよい。

更に第４図に示したような回路も特に設ける必要はなく
、マイクロコンピュータによってそのようなデユーティ
比の制御パルスを作って出力することも可能である。

又校正用基準電圧源における時分割回路の出力を平滑す
る平滑回路としてはＣＲフィルターのみならずアクティ
ブフィルターを使用することもでき、その場合は半導体
集積回路化が一層容易となる。

入力側の減衰器１２は省略することもできる。

【図面の簡単な説明】

第１図は従来のアナログデジタル変換装置を示すブロッ
ク図、第２図はこの発明によるアナログデジタル変換装
置の一例を示すブロック図、第３図はその要部の具体例
を示す接続図、第４図は制御パルス発生回路の一例を示
すブロック図、第５図はその出力波形を示す波形図、第
６図はこの発明によるアナログデジタル変換装置の他の
例を示すブロック図、第７図は並列比較型ＡＤ変換器を
示す接続図、第８図は加算回路１３の他の例を示す接続
図である。 １１ニアナログ入力端子、１３：加算回路、１４：切替
スイッチ、１５：積分回路、１８：比較器、１６二制御
回路、２１：上位桁カウンタ、２７二下位桁カウンタ、
２２：クロック発生器、２４：ＤＡ変換器、３１．３４
：切替スイッチ、３２：増幅器、３７：読出し専用メモ
リ、３５：読書き可能なメモリ、３６：バス、３８：中
央処理装置、３３：基準電圧源、７１：主基準電圧源、
７２：校正用基準電圧源、７２ａ 、７２ｂ ：校正用
基準電圧部、７３．８７：時分割回路、７７゜９１：制
御用パルス発生回路、８６．９２：設定回路、７５：上
位桁変換用比較型ＡＤ変換器、１０１：下位桁変換用比
較型ＡＤ変換器。

Claims (1)

【特許請求の範囲】
1. １ 人力アナログ信号をデジタル信号に変換して出力デ
   ジタル信号の上位桁を得、その得られたデジタル信号の
   上位桁をデジタルアナログ変換器によりアナログ信号に
   逆変換し、その逆変換されたアナログ信号と上記入力ア
   ナログ信号との差を取出し、これ等の差のアナログ出力
   信号を予め決められた利得だけ増幅し、その増幅出力を
   ＡＤ変換器でデジタル信号に変換して出力デジタル信号
   の下位桁を得るアナログデジタル変換装置において、主
   基準信号を時分割し一６Ｈ力する時分割回路を備え、そ
   の時分割比により決定され、上記ＤＡ変換器の各ビット
   入力に対応した校正用基準電圧を発生する校正用基準電
   圧電源と、上記ＤＡ変換器の各ビットについて入力が与
   えられた時の出力とこれと対応する上記校正用基準電圧
   源の校正用基準電圧との差を上記下位桁を得るためのＡ
   Ｄ変換器によりデジタル信号に変換し、その変換出力を
   上記下位相出力に対する補正信号とする手段とを具備す
   るアナログデジタル変換装置。