DE3002992C2 - Verfahren und Vorrichtung zur Analog/Digital-Umsetzung - Google Patents

Verfahren und Vorrichtung zur Analog/Digital-Umsetzung

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DE3002992C2
DE3002992C2 DE3002992A DE3002992A DE3002992C2 DE 3002992 C2 DE3002992 C2 DE 3002992C2 DE 3002992 A DE3002992 A DE 3002992A DE 3002992 A DE3002992 A DE 3002992A DE 3002992 C2 DE3002992 C2 DE 3002992C2
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digital
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analog
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Description

des A/D-Umsetzers nach Anspruch 2, dadurch gekennzeichnet
daß im Schritt (h) vom Differenzsignal eine ; Offsetspannung, welche die Offsetspannung der
·■:■? Verstärkungseinheit (Summierverstärker 13) ent-
M hält, subtrahiert wird, und
*· daß das Ergebnis durch den Verstärkungsgrad (Gt)
Ή der Verstärkungseinheit geteilt und das Ergebnis als
das digitale Fehlersignal im Speicher (35) gespeir?; chert wird.
ff 7. Verfahren nach Anspruch 1 unter Verwendung
U des A/D-Umsetzers nach Anspruch 2, dadurch
H gekennzeichnet,
K daß im Schritt (h) vom Differenzsignal eine
l| Offsetspannung, die die Offsetspannung der Verstär-
%r kungseinheit (Summierverstärker 13) enthält sub-
S' trahiert wird,
H daß das Ergebnis durch den Verstärkungsgrad (G1)
% der Verstärkungseinheit geteilt und die Differenz
H zwischen dem Ergebnis dieser Division und dem
:: Wert der im Schritt (g) verwendeten Bezugsspannung gebildet und als Fehlersignal gespeichert wird, und
daß die Recheneinheit (38) die Offsetspannung vom zweiten Digitalsignal subtrahiert, das Ergebnis durch
'■'■■ den Verstärkungsgrad (Ci) der Verstärkungseinheit
teilt und dem Divisionsergebnis die Summe derjenigen Fehlersignale hinzuaddiert, die denjenigen ■''.; Eingängen des D/A-Umsetzers (24) zugeordnet sind,
ί welche bei Jer D/A-Umsetzung des ersten Digital-
!;' signals mit einem Signal beaufschlagt waren, um so
das digitale Ausgangssignal zu ermitteln.
'.:';■■. 8. A/D-Umsetzer nach Anspruch 2, dadurch
T: gekennzeichnet, daß die erste und die zweite
A/D-Umsetzeinrichtung (14 bis 16, 18, 21, 27) einen gemeinsamen A/D-Umsetzer des Integrationstyps enthalten.
9. A/D-Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß die erste A/D-Umsetzeinrichtung (91) eine solche des Vergleichstyps ist, während die zweite A/D-Umsetzeinrichtung (14 bis 16,18,27) eine solche des Integrationstyps ist.
10. A/D-Umsetzer nach einem der Ansprüche 2, 7 oder 8, dadurch gekennzeichnet, daß die Steuereinrichtung ein Mikrocomputer ist, dessen Zentraleinheit (38) die Recheneinheit darstellt.
Die Erfindung betrifft ein Verfahren zur fehlerkorrigierten A/D-Umsetzung sowie einen A/D-Umsetzer zur Durchführung dieses Verfahrens.
Aus der DE-PS 19 35 124 ist ein später anhand von Fig. 1 noch im einzelnen erläuterten A/D-Umsetzer bekannt, der sich vom A/D-Umsetzer der im Oberbegriff des Anspruchs 2 angegebenen Art dadurch unterscheidet, daß keine Fehlerkorrektur vorgesehen ist. Abhängig von dem Grad der gewünschten Genauigkeit kann auf eine solche Fehlerkorrektur unter Umständen verzichtet werden, wenn die Genauigkeit des verwendeten D/A-Umsetzers ausreichend hoch ist Dies wiederum erfordert Widerstände hoher Genauigkeit und Stabilität deren Anzahl mit der Anzahl der Stellen hoher Ordnung wächst Solche Widerstände machen einen A'D-Umsetzer teuer.
Der bei einem solchen A/D-Umsetzer zur Verstärkung der Differenz zwischen dem analogen Eingangssignal und dem mittels des D/A-Umsetzers durch
ίο Rückumwandlung erzielten analogen Ausgangssignals eingesetzte Verstärker kann eine Offset-Spannung aufweisen, das heißt er erzeugt ein Ausgangssignal, auch wenn an seinem Eingang kein Eingangssignal anliegt Wenn die Offset-Spannung konstant ist, kann sie leicht
kompensiert werden. Ändert sie sich jedoch zeitabhängig oder temepraturabhängig, dann führt dies zu einen Fehler bei der Analog/Digital-Umselzung. Auch die Verstärkung dieses Verstärkers kann sich temperatur- und zeitabhängig ändern und dadurch einem Umsetzungsfehler herbeiführen.
Aus der Literaturstelle »Elektroniker«, Nr: 6, 1978, Seiten EL14 bis ELl 9 sind digitale Korrekturverfahren zur Genauigkeitssteigerung einer schnellen A/D-Umsetzung bekannt. Diese Verfahren werden dort zum Teil auch an kaskadeartigen A/D-Umsetzern erläutert, bei denen ähnlich wie beim eingangs genannten A/D-Umsetzer zunächst mittels einer ersten A/D-Umsetzeinrichtung ein erstes Digitalsignal entsprechend den Stellen hoher Wertigkeit erzeugt und dieses mittels eines D/A-Umsetzers in ein analoges Ausgangssignal rückgewandelt wird. Die Differenz zwischen dem analogen Eingangssignal und dem analogen Ausgangssignal wird dann mit Hilfe einer zweiten Ana'.og/Digital-Umsetzeinrichtung in ein zweites Digitalsignal entsprechend den Stellen niedriger Wertigkeit umgewandelt. Im Kapitel 4.2 dieser Literaturstelle wird eine Korrektur von Linearitätsfehlern durch Addition von Festwerten beschrieben. Es ist ein programmierbarer Festwertspeicher, hier in Form von Miniaturschaltersätzen vorgesehen, in dem für jedes Bit des D/A-Umsetzers ein Korrekturwert gespeichert wird. Der Ausgang dieses Festwertspeichers ist über einen Multiplexer mit einem Mehrsummandenaddierer verbunden. Der Multiplexer bewirkt die Abfrage der Korrekturwerte für diejenigen Bits des D/A-Umsetzers, die in dem von diesem umzusetzenden ersten Digitalsignal besetzt sind. Der Mehrsummandenaddierer gibt dann einen Korrekturwert ab, der dem digitalen Ausgangssignal hinzuaddiert wird. Über die Art der Erzeugung der im Festwertspeieher enthaltenen Korrekturwerte ist dabei nichts ausgesagt.
In Kapitel 4.3 der genannten Literaturstelle wird ein adaptives Korrekturverfahren mit Mikroprozessoren beschrieben. Bei diesem bekannten Verfahren wird als Bezugssignalquelle ein D/A-Umsetzer benutzt, der infolgedessen eine sehr hohe Genauigkeit aufweisen muB. Die Steuereinrichtung liefert zur Ermittlung der Umsetzungsfehler ein digitales Testsignal an diesen D/A-Umsetzer, dessen analoges Ausgangssignal dem eigentlichen A/D-Umsetzer als analoges Eingangssignal zugeführt wird. Das digitale Ausgangssignal des A/D-Umsetzers wird dann mit dem digitalen Testsignal vei glichen und hieraus die Korrektursignale ermittelt und in einem Schreib'/Lese-Speicher gespeichert.
Dieses bekannte Korrrekturverfahren setzt einen sehr genauen Digital/Analog-Umsetzer voraus, der an der eigentlichen A/D-Umsetzung selbst gar nicht beteiligt ist, sondern nur der Fehlerermittlung dient.
Dabei ist die Anzahl der Digitalstellen dieses D/A-Umsetzers größer als die des innerhalb des A/D-Umsetzers verwendeten D/A-Umsetzers.
Aufgabe der Erfindung ist es, ein Verfahren zur fehlerkorrigierten A/D-Umsetzung sowie einen zur Durchführung des Verfahrens geeigneten A/D-Umsetzer nach dem Oberbegriff der Patentansprüche 1 bzw. 2 zu schaffen, die ohne einen sehr genauen D/A-Umsetzer eine exakte A/D-Umsetzung ermöglichen.
Diese Aufgabe wird erfindungsgemäß durch die Merkmale der Ansprüche 1 bzw. 2 gelöst.
Die Erfindung schafft einen A/D-Umsetzer der im Oberbegriff des Anspruchs 2 genannten Art, bei dem an die Genauigkeit der Umsetzung mittels des D/A-Umsetzers keine große Anforderung gestellt wird, das heißt ,5 dieser D/A-Umsetzer muß nicht genau geeicht sein. Dennoch läßt sich die A/D-Umsetzung mit hoher Genauigkeit ausführen, und zwar selbst dann, wenn die Stabilität des D/A-Umsetzers relativ gering ist. Durch die ausreichende geringe Genauigkeit des D/A-Umsetzers kann der A/D-Umsetzer insgesamt mit niedrigen Kosten hergestellt werden.
Gemäß der Erfindung ist eine Bezugsspannungsquelle vorgesehen, die Bezugsspannungen entsprechend idealen Ausgangsspannungen des D/A-Umsetzers erzeugt, wenn an dessen Eingängen einzeln Eingangssignale angelegt werden. Vor der A/D-Umsetzung werden an die Eingänge des D/A-Umsetzers nacheinander Eingangssignale angelegt und die Differenz zwischen der jeweiligen Ausgangsspannung des D/A-Umsetzers und der zugehörigen Bezugsspannung, welche dem beaufschlagten Eingang entspricht, unter der gleichen Bedingung in ein digitales Signal umgesetzt, wie sie für die Stellen niedriger Ordnung des digitalen Ausgangssignals besteht. Auf diese Weise wird für die einzelnen Bits des dem D/A-Umsetzer zugeführten ersten Digitalsignals ein digitales Fehlersignal ermittelt, das den Stellen niedriger Ordnung des digitalen Ausgangssignals hinzuaddiert wird.
Zur Erzeugung genauer Fehlersignale ist eine Bezugsspannungsquelle hoher Genauigkeit erforderlich. Die Anzahl der bei ihr benötigten Widerstände mit der erforderlichen hohen Genauigkeit und Stabilität ist dabei kleiner als die Anzahl genauer Widerstände, die für einen genauen D/A-Umsetzer benötigt würden. Wenn der Analog/Digital-Umsetzer selbst bereits eine Bezugsspannungsquelle für die Analog/Digital-Umsetzung aufweist, dann können die erforderlichen Bezugsspannungen für die Fehlerermittlung durch einige wenige zusätzliche Widerstände erzeugt werden. Es ist daher nur ein relativ geringer Mehraufwand notwendig. Die Eichung des D/A-Umsetzers, das heißt die Ermittlung der Fehlersignalc kann jeweils vor einer A/D-Umsetzung erfolgen. Zur Ermittlung dieser Fehlersignale für die einzelnen Bits des D/A-Umsetzers ist es aber auch möglich, bei jeder A/D-Umsetzung ein Fehlersignal für ein Bit, und zwar jeweils für ein anderes Bit zu ermitteln, so daß im Verlaufe einer der Anzahl von Bits des D/A-Umsetzers entsprechenden Anzahl von A/D-Umsetzungen für alle Bits die Fehlersignale ermittelt wurden und die sie dann automatisch immer wieder erneuert werden. Die Erneuerung der Fehlersignale in regelmäßigen Zeitabständen, beispielsweise nach jeweils mehreren Sekunden, kann erfolgen, indem abwechselnd die Messung der Fehlersignale, der Verstärkung und der Offsetspannung einschließlich der Korrektur einer Drift der einzelnen Verstärker und der Umsetzung des Eingangssignals in eine digitale Form vorgenommen wird. Die Steuerung kann dabei jeweils automatisch nach einem Programm unter Verwendung eines Mikrocomputers ablaufen.
Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnungen im einzelnen erläutert. Es zeigt
Fig. 1 ein Blockschaltbild eines bekannten A/D-Umsetzers,
F i g. 2 ein Blockschaltbild einer Ausführungsform des erfindungsgemäßen A/D-Umsetzers,
Fig.3 Ausführungsbeispiele für einzelne Teile im Blockschaltbild von F i g. 2,
Fig.4 eine Schaltung eines Teils eines Steuerkreises im A/D-Umsetzer nach F i g. 2 und
F i g. 5 einen Teil einer weiteren Ausführungsform der Erfindung mit zwei gesonderten A/D-Umsetzeinrichtungen für das erste und das zweite Digitalsignal.
Im Folgenden soll zum besseren Verständnis der Erfindung unter Bezug auf F i g. 1 zunächst ein A/D-Umsetzer (nachfolgend ADU abgekürzt) der bisher verwendeten Art beschrieben werden. Bei diesem ADU liegt an einem Eingangsanschluß 11 ein analoges Eingangssignal Ex an, das über ein veränderbares Dämpfungsglied 12 an einen Summierverstärker 13 gelangt. Dessen Ausgang liegt an einem Kontakt a eines Umschalters 14, dessen Schaltarm mit dem Eingang eines Integrators 15 verbunden ist. Bei entsprechender Einstellung des Umschalters 14 wird das analoge Eingangssignal eine bestimmte Zeit lang im Integrator 15 integriert. Unter der Steuerung durch eine Steuerschaltung 16 wird der Schaltarm des Umschalters dann auf einen Kontakt b umgeschaltet, der mit einer Bezugsspannungsquelle 17 verbunden ist, welche eine Bezugsspannung Er\ liefert. Diese Bezugsspannung wird nun integriert, und zwar mit einer gegenüber dem Eingangssignal umgekehrten Polarität. Der Ausgang des Integrators 15 ist mit einem Konparator 18 verbunden, welcher das Ausgangssignal des Integrators 15 mit einem Bezugswert, beispielsweise dem Potentialwert Null vergleicht. Der Komparator 18 stellt fest, wann der Wert des Ausgangssignals vom Integrator 15 den Bezugswert erreicht, woraufhin dann die Steuerschaltung 16 den Integrationsvorgang beendet.
Während der Zeit, während derer die Eczugsspan nung £ri integriert wird, also während der zweiten Integration, öffnet die Steuerschaltung 16 ein Verknüpfungsglied 19, so daß dieses Taktimpulse von einem Taktgenerator 22 zu einem Zähler 21 durchläßt. Der Zähler 21 dient der Ermittlung der Stellen hoher Wertigkeit des gesuchten digitalen Ausgangssignals, das heißt des digitalen Äquivalents des analogen Eingangssignals. Beispielsweise kann der vom Zähler 21 gezählte Wert den drei höchstwertigen Stellen des digitalen Ausgangssignals entsprechen. Die mittels des Zählers 21 festgestellten höchstwertigen Stellen des digitalen Ausgangssignals sollen hier als erstes Digitalsignal bezeichnet werden.
Die Steuerschaltung 16 steuert eine DAU-Steuerschaltung 23, damit letztere eine Rückumsetzung des ersten Digitalsignals, also des Inhalts des Zählers 21, mittels eines D/A-Umsetzers 24 (nachfolgend DAU abgekürzt) in ein Analoges Ausgangssignal bewirkt Eine Bezugsspannungsquelle 25 liefert für diese Umsetzung eine Bezugsspannung Er2 an den DAU 24. Das analoge Ausgangssignal vom DAU 24 wird dem Summierverstärker 13 zugeführt, welcher ein der Differenz zwischen diesem analogen Ausgangssignal und dem Ausgangssignal des Dämpfungsglieds 12
entsprechendes Differenzsignal bildet. Dieses Differenzsignal wird zum Summierverstärker 13 zugleich auf einen geeigneten Pegel verstärkt. Der Verstärkungsfaktor wird dabei durch die Steuerschaltung 16 so gesteuert, daß er größer als der anfängliche Verstärkungsfaktor für die A/D-Umsetzung zur Erzeugung des ersten Digitalsignals ist. Das verstärkte analoge Differenzsignal gelangt wie vorher das analoge Eingangssignal über den Umschalter 14 zum Integrator 15 welcher es eine bestimmte Zeit lang integriert. Nach Ablauf dieser Zeit wird erneut die Bezugsspannung Er\ der Bezugsspannungsquelle 17 mit gegenüber dem Differenzsignal umgekehrter Polarität integriert, bis das Ausgangssignal des Integrators einen vorbestimmten Wert erreich! hat. Während dieser integration der Bezugsspannung Er\ öffnet die Steuerschaltung 16 ein Verknüpfungsglied 26 und läßt Taktimpulse des Taktgenerators 22 zu einem Zähler 27 durch, so daß dieser die Impulse zählt. Der Zähler 27 dient der Ermittlung der Stellen niedriger Wertigkeit des gesuchten digitalen Ausgangssignals. Im vorliegenden Fall stellen vier Stellen des Zählers 27 die vier niedrigstwertigen Stellen des digitalen Ausgangssignals dar, die hier als zweites Digitalsignal bezeichnet werden sollen. Das erste Digitalsignal und das zweite Digitalsignal bilden zusammen das digitale Ausgangssignal.
Wenn die A/D-Umsetzung zur Bildung des ersten Digitalsignals bei Einstellung des Dämpfungsglieds 12 auf das Dämpfungsmaß Null erfolgt und der Verstärkungsfaktor des Summierverstärkers 13 auf den Wert 1 eingestellt ist. dann ergibt sich das erste Digitalsignal zu 12,3, wenn das analoge Eingangssignal beispielsweise eine Spannung £Λ = 12,34567 V ist. Der Zähler 21 entspricht drei Stellen eines binärkodierten Dezimalzählers, dessen drei Dezimalstellen beim vorliegenden Beispiel mit abfallender Folge ihrer Wertigkeit die Ziffern 1,2 bzw. 3 haben.
Bei der Rückumsetzung des ersten Digiialsignals in das analoge Ausgangssignal wird beispielsweise der Verstärkungsgrad des Summierverstärkers 13 auf 100 eingestellt, so daß der Summierverstärker 13 eine Spannung von 4,567 V entsprechend der Differenz zwischen dem analogen Eingangssignal und dem analogen Ausgangssignal multipliziert mit 100 abgibt. Dieses Differenzsignal wird in der oben beschriebenen Weise in das zweite Digitalsignal umgesetzt. Der Zähler 27 besteht aus einen vierstelligen binärkodierten Dezimalzähler. Seine vier Dezimalstellen haben mit abnehmender Folge ihrer Wertigkeit die Werte 4, 5, 6 bzw. 7. Dies sind die vier niedrigstwertigen Stellen des dem analogen Eingangssigna! entsprechenden digitalen Äquivalents. Wegen der°gewählten Verstärkung von 100 bei der Bildung des zweiten Digitalsignals ist der tatsächliche Wert des zweiten Digitalsignals 0,04567. Aus dem ersten und dem zweiten Digitalsignal ergibt sich für das digitale Ausgangssignal ein Wert von 1234567 V.
Bei einem ADU der beschriebenen Art muß die Genauigkeit des DAU 24 so groß sein wie die Genauigkeit der niedrigstwertigen Stelle bei der Bildung des zweiten Digitalsignals aus dem analogen Differenzsignal. Bei Umwandlung eines analogen Eingangssignals in ein digitales Ausgangssginal mit sieben Stellen gemäß vorstehender Beschreibung muß die Genauigkeit 1 ppm betragen. Damit diese Genauigkeit erreicht wird, müssen die an der D/A-Umsetzung im DAU 24 beteiligten Widerstände einen sehr exakten und stabilen Widerstandswert besitzen. Außerdem muß der Wert der Widerstände, die jeweils einem Bit des ersten Digitalsignals entsprechen, für jedes Bit kalibriert werden, damit das analoge Ausgangssignal dem ersten Digitalsignal exakt entspricht. Diese Kalibrierung ist zeitraubend. Die Genauigkeit und die Stabilität des ADU insgesamt hängt wesentlich von der Stabilität der einzelnen Widerstände im DAU 24 ab. Es ist schwierig, über lange Zeit eine hohe Stabilität dieser Werte aufrechtzuerhalten.
Fig. 2 zeigt als Blockschaltbild ein Ausführungsbeispiel des ADU gemäß der Erfindung. Das analoge Eingangssignal wird an einen Eingangsanschluß 11 angelegt und gelangt über ein veränderbares Dämpfungsglied 12 und einen Umschalter 31 an einen Verstärker 32, in welchem es verstärkt wird. Das verstärkte Signal vom Ausgang des Verstärkers 32 wird über einen Summierverstärker 13 und einen Umschalter
14 einem Integrator 15 zugeführt, der dieses Signal eine bestimmte Zeit lang integriert. Nach Ablauf dieser Zeit wird der Umschalter 14 zu einer Bezugsspannungsquelle 33 umgeschaltet und deren Bezugsspannung vom Integrator 15 mit einer der analogen Eingangsspannung entgegengesetzten Polarität integriert. Ein !Comparator 18 stellt fest, wenn das Ausgangssignal des Integrators
15 einen vorbestimmten Wert erreicht hat. Während der Integration der Bezugsspannung zählt ein Zähler 21 die von einem Taktgenerator 22 gelieferten Taktimpulse, um so ein erstes Digitalsignal entsprechend den höherwertigen Stellen es gesuchten digitalen Ausgangssignals zu bilden.
Dieses erste Digitalsignal wird über einen Umschalter 34 einem DAU 24 zur Rückumsetzung in ein analoges Ausgangssignal zugeführt. Der Summierverstärker 13 bildet ein analoges Differenzsignal entsprechend der Differenz zwischen diesem analogen Ausgangssignal und dem analogen Eingangssigna!, das das Dämpfungsglied 12 und den Verstärker 32 durchlaufen hat. Das analoge Differenzsignal gelangt über den Umschalter 14 zum Integrator 15, der es eine bestimmte Zeit lang integriert Danach wird der Umschalter 14 auf die Bezugsspannungsquelle 33 umgeschaltet, um dann deren Bezugsspannung so lange zu integrieren, bis das Ausgangssignal vom Integrator einen bestimmten Wert erreicht. Ein Zähler 27 zählt während dieser Integration die Taktimpulse vom Taktgenerator 22 und bildet so ein zweites Digitalsignal, welches den Stellen niedriger Wertigkeit des gesuchten digitalen Ausgangssignals entspricht.
Die Bezugsspannunsquelle 33 liefert eine Bezugsspannung, deren Höhe genau gleich der Höhe der &iimanflrccngnnnntr rlpc ΠΑ I 1 OA ict HlV Hi#»ci»r hpi VnIIi(X
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fehlerfreier Umsetzung eines aus nur einem Bit bestehenden digitalen Eingangssignals abgeben würde. Die vom DAU 24 tatsächlich für den Fall eines aus einem Bit bestehenden digitalen Eingangssignal abgegebene Ausgangsspannung kann von der für den Fall völlig fehlerfreier Umsetzung erhaltenen abweichen, und die Differenz zwischen der für den Fall eines digitalen Eingangssignal mit nur einem Bit vom DAU 24 tatsächlich erhaltenen Ausgangsspannung einerseits und der entsprechenden Bezugsspannung der Spannungsquelle andererseits wird vom Summierverstärker 13 gebildet Diese Differenz wird mit Hilfe des Integrators 15 und des !Comparators 18 in ein digitales Fehlersignal umgesetzt Dies bedeutet, daß eine für eine einzelnes Bit des digitalen Eingangssignals im analogen Ausgangssignal des DAU 24 enthaltene Fehlerkomponente in ein digitales Fehlersignal oder Korrektursignal
umgesetzt wird. Ein solches Fehlersignal wird für jeden Eingang des DAU 24 gesondert ermittelt und beispielsweise in einem Schreib/Lese-Speicher 35 gespeichert. Die so erhaltenen Fehlersignale werden den Stellen niedriger Wertigkeit des digitalen Ausgangssignals, das heißt dem zweiten Digitalsignal hinzugefügt und das. zweite Digitalsignal auf diese Weise korrigiert.
Bei dem in F i g. 2 dargestellten Ausführungsbeispiel erfolgt die vorerwähnte Steuerung mittels eines Mikrocomputers. Ein ROM 37 (Festwertspeicher) enthält das Programm für verschiedene Steuerungen und ist mit einem Bus 36 verbunden. Das im ROM 37 gespeicherte Programm wird von einer Zentraleinheit 38 gelesen, dekodiert und ausgeführt, um die Umschalter 31,14 und 34 zu steuern, ferner die Umkehrung des Ausgangssignals des !Comparators 18 zu erfassen und den Verstärkungsgrad des Summierverstärkers 13 über die Steuerschaltung 16 zu steuern. Die Zählvorgänge der Zähler 21 und 27 werden auf ähnliche Weise gesteuert. Die Zähler 21 und 27 können auch unter Verwendung eines Teils eines Schreib/Lese-Speichers oder eines allgemeinen Registers in der Zentraleinheit 38 gebildet werden. Auf diese Weise entfiele der Taktgenerator 22, und es wäre eine Auffangschaltung mit dem Bus 36 verbunden, um die Zählerinhalte aufzunehmen. Die Zentraleinheit 38 erhält Taktimpulse von einem Bezugstaktgenerator 30.
F i g. 3 zeigt spezielle Ausführungsbeispiele entsprechender in F t g. 2 dargestellter Blöcke. Im DAU 24 kann abhängig von der Polarität der Eingangsspannung mittels eines Umschalters 34 eine Bezugsspannung — Er oder + Er oder Nullpotential gewählt und über eine Pufferschaltung 41 an eine Schalteranordnung 42 angelegt werden, die von einem umzusetzenden Digitalsigna1· gesteuert wird. Die Schalteranordnung 42 umfaßt Umschalter Si bis &, die jeweils einem Bit des digitalen Eingangssignals zugeordnet sind. Diese Umschalter S] bis S^ sind abhängig davon, ob das zugeordnete Bit des digitalen Eingangssignals »0« oder »1« ist, an Masse oder an den Ausgang der Pufferschaltung 41 geschaltet. Die Schaltarme der Umschalter S\ bis 5β sind über jeweils einen der Widci Stände R\ bis Ri an ein Audicrgiicd 43 angeschlossen.
Der Ausgang des Addierglieds 43, der den Ausgang des DAU 24 darstellt, ist über einen Widerstand 45 an den invertierten Eingang eines als Summierverstärker 13 dienenden Operationsverstärkers 44 angeschlossen. Der invertierte Eingang des Operationsverstärkers 44 ist außerdem mit dem Ausgang des Verstärkers 32 über einen Widerstand 46 verbunden. Der invertierte Eingang und der Ausgang des Operationsverstärkers 44 sind über eine Reihenschaltung aus Widerständen 47 und 48 miteinander verbunden. Parallel zum Widerstand 48 liegt ein Schalter 49, dessen Schließen und Öffnen jeweils eine Abnahme bzw. eine Zunahme des Verstärkungsgrads des Summierverstärkers 13 hervorruft Durch Betätigung des Schalters 49 läßt sich so der Verstärkungsgrad des Summierverstärkers 13 beispielsweise um den Faktor 100 ändern. Der Umschalter 14 wird wahlweise an einen Massekontakt coder einen der Kontakte a, b\ oder fa geschaltet Der Kontakt a des Umschalters ist mit dem Ausgang des Operationsverstärkers 44 verbunden, über den er das Ausgangssignal des Addierglieds 43 zugeführt bekommt, während dem Kontakt b\ des Umschalters 14 die Bezugsspannung — Er und dem Kontakt bi die Bezugsspannung +Er
zugeführt wird. Der Schaltarm des Umschalters 14 ist über einen Widerstand 72 an den invertierten Eingang eines Operationsverstärkers 71 im Integrator 15 angeschlossen. Ein Integrationskondensator 73 liegt zwischen dem invertierten Eingang und dem Ausgang des Operationsverstärkers 71, dessen nicht invertierter Eingang über einen Kondensator 74 zum Zwecke einer Offsetspannungskompensation an Masse geschaltet ist. Der Operationsverstärker 71, der Widerstand 72 und der Kondensator 73 bildet eine Integrationsstufe, deren Ausgang an eine invertierende Puffer-Verstärkungsstufe 76 angeschlossen ist, deren Ausgangssignal wiederum dem Komparator 18 zugeführt wird. Der Ausgang der Verstärkungsstufe 76 ist über einen normalerweise offenen Schalter 77 an den nicht invertierten Eingang des Operationsverstärkers 71 geschaltet. Vom Ende der Integration der Bezugsspannung, während derer der Umschalter 14 auf einen der Kontakte b\ und O2 geschaltet ist, bis zu dem Augenblick, in welchem der Umschalter 14 auf den Kontakt a geschaltet wird, um die Integration des analogen Eingangssignals zu beginnen, ist der Umschalter 14 mit dem Kontakt c verbunden, während der Schalter 77 geschlossen ist, damit sich der Kondensator 74 auf die Offsetspannung des Operationsverstärkers 71 auflädt. Am Beginn der ersten Integration, das heißt der Integration des analogen Eingangssignals, wird der Schalter 77 geöffnet. Auf diese Weise wird der Einfluß der Offsetspannung des Operationsverstärkers 71 beseitigt.
Der Umschalter 31 ist zwischen dem Ausgang des veränderbaren Dämpfungsglieds 12 und Masse umschaltbar; darüber hinaus kann er bei dem vorliegenden Ausführungsbeispiel mit Anschlüssen verbunden werden, an denen eine Bezugsspannung anliegt, deren Höhe
j5 gleich der einer Spannung ist, die der DAU 24 bei fehlerfreier Digital/Analog-Umsetzung liefern würde, wenn an einem ausgewählten seiner Eingänge ein Signal des Binärwerts »1« anliegt. An den Anschlüssen 78, 79 und 80 des Umschalters 31 liegen die Bezugsspannungen Er\ Er2 bzw. £r3 an, die über den Umschalter 31 an den Eingang des Verstärkers 32 gelegt werden können.
Der Verstärker 32 ist ein Puffer zur Erhöhung der Eingangsimpedanz.
Die Bezugsspar.nungscjue!!? 33 besitzt ?in?n Spp's?- Spannungsanschluß 51, dem beispielsweise eine positive Spannung zugeführt wird und der über einen Widerstand 52 und eine Z-Diode 53 an Masse gschattet ist. Am Verbindungspunkt zwischen dem Widerstand 52 und der Z-Diode 53 steht eine von der Z-Spannung der Z-Diode 53 abhängige konstante Spannung an, die dem nicht invertierten Eingang eines Operationsverstärkers 54 zugeführt -wird, dessen Ausgang über eine Reihenschaltung von Widerständen 55 und 56 an Masse liegt. Der Verbindungspunkt der Widerstände 55 und 56 ist mit dem invertierten Eingang des Operationsverstärkers 54 verbunden. Der Ausgang des Operationsverstärkers 54 liegt über einen Widerstand 57 an dem invertierenden Eingang eines Operationsverstärkers 58. Zwischen dem invertierten Eingang und dem Ausgang des Operationsverstärkers 58 liegt ein Widerstand 59. Der nicht invertierte Eingang des Operationsverstärkers 58 liegt an Masse. Der Ausgang des Operationsverstärkers 54 ist ferner über eine Reihenschaltung aus Widerständen 61, 62 und 63 an Masse geschaltet Am Ausgang des Operationsverstärkers 54 liegt die Bezugsspannung Er\ = +Er, während am Ausgang des Operationsverstärkers 58 die Bezugsspannung Er ansteht Die Bezugsspannungen Er2 und £r3 werden an
den Verbindungspunkten der Widerstände 61 und 62 einerseits bzw. 62 und 63 andererseits abgegriffen. Die Bezugsspannungen haben beispielsweise folgende Werte:
Er, = 12 V;-£r=-10 V; Er2=+2 V; £>3= + l V.
Ein beispielsweiser Aufbau der Steuerschaltung 16 ist in Fig.4 gezeigt. Eine Eingabe/Ausgabe-Adressenwahl erfolgt über eine Adressenleitung 36a, die die Zentraleinheit 38 mit einem Eingabe/Ausgabe-Adressendekodierer 81 verbindet. Abhängig von der dem Adressendekodierer 81 zugeführten Adresse wird eine entsprechende Eingabe/Ausgabe-Einheit aktiviert. Dies bedeutet, daß durch das Ausgangssignal des Adressendekodierers 81 beispielsweise eine oder mehrere Auffangschaltungen 82 bis 86 ausgewählt und in diesen Daten zwischengespeichert werden, die über eine Datenleitung 36d in diesem Moment von der Zentraleinheit 38 anstehen. Von der Datenleitung 36c/werden beispielsweise Daten mit 8 Bit in bitparalleler Form in eine solche Auffangschaltung überführt. Das erste bis vierte Bit der in die Auffangschaltung 82 eingegebenen Daten sind Steuerdaten für den Umschalter 14 und entsprechen jeweils den Kontakten in, bu a bzw. c des Umschalters 14. Wenn der Umschalter 14 beispielsweise mit dem Kontakt O2 verbunden ist, haben das erste bis sechste Bit der Auffangschaltung 82 den Wert 1, 0, 0, 0, 0, 0. Die Umschalter 14, 31, 34 und 42 von Fig. 3 werden üblicherweise durch elektronische Schalter gebildet sein, die beispielsweise einen Feldeffekttransistor enthalten. Die ersten fünf Bits der Auffangschaltung 83 entsprechen jeweils den Umschaltkontakten des Umschalters 31. Die ersten drei, das vierte und das fünfte Bit der Auffangschaltung 84 entsprechen jeweils den drei Umschaltkontakten des Umschalters 34, dem Schalter 49 bzw. dem Schalter 77. Die ersten sechs Bits der Auffangschaltung 85 entsprechen jeweils den Umschaltern Si bis S6 der Schalteranordnung 42. Die Auffangschaltung 86 ist für einen anderen Eingabe/Ausgabe-Teil vorgesehen. Der Ausgang des Komparators 18 liegt an einer Unterbrechungssteuerschaltung 87, die, wenn sich der Zustand des Ausgangssignals des Komparators 18 ändert, ein Unterbrechungssignal an die Zentraleinheit 38 liefert. Aufgrund dieses unterbrechungssignais adressiert die Zentraleinheit 38 über den Adressendekodierer 81 ein logisches Pufferglied 88, worauf der Inhalt des Komparators 18 über die Datenleitung 36c/ an die Zentraleinheit 38 übertragen wird.
Wenn bei der Schaltungsanordnung von F i g. 3 das Ausgangssignal des Summierverstärkers 13 in der erläuterten Weise in ein Digitalsignal umgesetzt wird, während die Umschalter 31 sowie Si bis S6 jeweils an Masse geschaltet sind und der Schalter 49 geöffnet ist, dann entspricht das erhaltene Digitalsignal der Gesamt-Offsetspannung V0, von Verstärker 32, Addierglied 43 und Summierverstärker 13, wie sie bei der A/D-Vmsetzung der Stellen niedriger Wertigkeit eingeht. Dieses Offsetspannungs-Digitalsignal wird in dem Speicher 35 gespeichert. Bei ansonsten gleichem Zustand wird dann der Eingang des Verstärkers 32 mit einer bestimmten Bezugsspannung beaufschlagt, beispielsweise wird der Umschalter 31 mit dem Anschluß verbunden, an den die Bezugsspannung Er3 anliegt Das sich dabei am Ausgang des Summierverstärkers 13 einstellende Signal wird in beschriebener Weise in ein Digitalsignal umgesetzt Von diesem wird der zuvor gespeicherte Offsetspannungs-Digitalwert subtrahiert und die resultierende Differenz durch die Bezugsspannung Er3 dividiert, woraus sich der Verstärkungsgrad d des Summierverstärkers 13 ergibt, der im Speicher 35 gespeichert wird.
Die Umsetzung des Ausgangssignals des Summierverstärkers 13 in ein Digitalsignal erfolgt im einzelnen auf folgende Weise. Zuerst wird der Umschalter 14 eine bestimmte Zeit lang an den Kontakt a geschaltet, so daß das Ausgangssignal des Summierverstärkers 13 vom Integrator 15 integriert wird. Der Ablauf dieser ersten Integrationszeit wird durch Zählen von Taktimpulsen in der Zentraleinheit 38 überwacht. Während dieser ersten Integrationszeit wird das Pufferglied 88 (Fig.4) so gesteuert, daß das Ausgangssignal des Komparators 18 in die Zentraleinheit 38 überführt wird, so daß letztere entscheidet, ob der Pegel des Ausgangssignals vom Komparator hoch oder niedrig ist, um auf diese Weise die Polarität des Ausgangssignals vom Summierverstärker 13 festzustellen. Am Ende der ersten Integrationszeit wird eine Bezugsspannung mit gegenüber dem Ausgangssignal vom Summierverstärker 13 umgekehrter Polarität integriert, wobei der Umschalter 14 auf den Kontakt b\ oder O2 geschallet ist. Gleichzeitig wird ein Zählvorgang durch den Zähler 21 oder den Zähler 27 eingeleitet. Die Zähler 21 und 27 können, wie schon erwähnt, einen Teil des Schreib/Lese-Speichers 35 verwenden. Wenn sich irn Verlauf dieser zweiten Integration das Ausgangssignal des Komparators 18 umkehrt, erhält die Zemtraleinheit 38 das schon beschriebene Unterbrechungssignal und beendet den Zählvorgang des Zählers 21 bzw. 27, dessen Inhalt dann den in Digitalform umgesetzten Wert des Ausgangssignals vom Summierverstärker 13 darstellt.
Beim dargestellten Ausführungsbeispiel des DAU 24 sind den Umschaltern S\ bis 5* zwei verschiedene Arten von Gewichten zugeordnet, beispielsweise hat der Umschalter S\ das Gewicht 1, während die Umschalter S2 bis Sf, das Gewicht 2 haben. In diesem Fall sind die Werte der Widerstände R2 bis Rb einander gleich und gleich der Hälfte des Werts des Widerstands R\. Bit für Bit wird für jeden Eingang des DAU 24 festgestellt, ob der DAU 24 die Digital/Analog-Umsetzung richtig vornimmt, und gegebenenfalls ein Fehlersignal erzeugt. Hierzu wird in der Schalteranordnung 42 zunächst nur der Umschalter S\, der dem ersten Bit des digitalen Eingangssignals entspricht an den mit dem Ausgang der Pufferschaltung 41 verbundenen Kontakt geschaltet Der Umschalter 34 ist dabei an den Anschluß mit der Bezugsspannung Er geschaltet, der Umschalter 31 an den Anschluß 80 mit der Bezugsspannung + Eri geschaltet und der Schalter 49 ausgeschaltet Das vom Summierverstärker 13 unter diesen Bedingungen abgegebene Signal wird in Digitalform umgesetzt Wenn der DAU 24 völlig fehlerfrei arbeitet und wenn in keinem der Teile eine Offsetspannung auftritt dann wäre unter den gegebenen Voraussetzungen das Ausgangssignal vom Summierverstärker 13 Null, das heißt die Ausgangsspannung vom DAU 24 wäre gleich Er-%. Weicht jedoch die Ausgangsspannung des DAU 24 geringfügig von dem richtigen Wert £"r3 ab, dann stellt diese Abweichung einen dem ersten Bit zuzuordnenden Fehler dar, der in Digitalform umgesetzt und im Speicher 35 als Vi gespeichert wird. Von diesem Wert V1 wird der vorstehend erwähnte Digitalwert der Offsetspannung Vor subtrahiert Die Differenz wird durch den auf vorstehend erläuterte Weise erhaltenen Verstärkungsgrad G\ geteilt Das Ergebnis dieser Rechnung (V\ - V0)IG\ ist ein digitales Fehlersignal, das im Speicher 35 gespeichert werden kann. Dieses Fehlersignal entspricht der Abweichung des Ausgangs-
signals des DAU 24 vom Ideaiwert bei fehlerfreier Umsetzung, wenn nur der Umschalter Si der Schalteranordnung 42 auf den Ausgang der Pufferschaltung 41 geschaltet ist Ein Wert V3 u der sich durch Subtraktion des Fehlers von der Bezugsspannung Er3 ergibt, repräsentiert das analoge Ausgangssignal des DAU 24, wenn aufgrund des digitalen Eingangssignals nur der Schalter Si der Schalteranordnung 42 eingeschaltet ist, das heißt auf den Ausgang der Pp.fferschaltung 41 geschaltet ist. Dieser Wert V3 1 kann auch in dem Speicher 35 gespeichert werden.
Auf ähnliche Weise wird die Fehlerermittlung für den Fall durchgeführt, daß nur der Umschalter 5b der Schalteranordnung 42, welcher dem zweiten Bit entspricht, auf den Ausgang der Pufferschaltung 41 geschaltet ist, während der Umschalter 31 an den mit der Bezugsspannung £r2 beaufschlagten Anschluß 79 geschaltet ist und der Schalter 49 geöffnet ist Auf diese Weise wird ein digitales Fehlersigna] V2 erhalten, das dem Fehler im Ausgangssignal des DAU 24 entspricht, der auftritt, wenn das digitale Eingangssignal des DAU 24 zur Umschaltung nur des Umschalters S2 auf den Ausgang der Pufferschaltung 41 führt. Die gleiche Operation wird für alle übrigen Umschalter S3 bis S6 ausgeführt. Diese Umschalter werden einzeln an ihren mit dem Ausgang der Pufferschaltung 41 verbundenen Kontakt geschaltet und jweils die Differenz zwischen der sich dabei am Ausgang des DAU 24 einstellenden Spannung und der Bezugsspannung Er2 in einen Digitalwert umgesetzt, aus dem dann in oben beschriebener Weise die digitalen Fehlersignale V3 bis V6 ermittelt und im Speicher 35 gespeichert werden. Auch in diesem Fall ist es möglich, die Werte V„3 bis V, β zu berechnen, die die entsprechenden Ausgangssignale des DAU 24 darstellen, und diese Werte im Speicher 35 zu speichern. Auf diese Weise können vor der eigentlichen Umsetzung eines analogen Eingangssignals Korrekturoder Fehlersignale erzeugt und zur Korrektur des den Stellen niedriger Wertigkeit entsprechenden zweiten Digitalsignals verwendet werden, wobei diese Fehlersignale zugleich der Korrektur eines durch eine Offsetspannung bedingten Fehlers dienen. Auf diese Weise kann ein exakt dem analogen Eingangssignal entsprechendes digitales Ausgangssignal erhalten werden.
Wenn das Ausgangssignal des Summierverstärkers 13 in das erste Digitalsignal V/, umgesetzt wird, ist der Umschalter 31 auf seinen mit dem Ausgang des Dämpfungsglieds 12 verbundenen Kontakt geschaltet, während die Umschalter Si bis Se an Masse geschaltet sind und der Schalter 49 geschlossen ist. Das erste Digitalsignal Vh entspricht den höherwertigen Stellen des digitalen Äquivalents des analogen Eingangssignals bzw. des Ausgangssignals des Dämpfungsglieds 12, wenn der Verstärkungsgrad G2 des Summierverstärkers 13 bei geschlossenem Schalter 49 Gj=I ist und die Offsetspannung Vf des Summierverstärkers 13 (einschließlich der Offsetspannung der vorgeschalteten Stufe) Null ist. Ist der Verstärkungsgrad G2 des Summierverstärkers 13 ungleich 1 und schwankt die Offsetspannung Vf, dann werden diese Werte zum Zwecke der Korrektur gemessen. Durch Umsetzen des Ausgangssignals des Summierverstärkers 13 in ein Digitalsignal bei an Masse geschaltetem Umschalter 31 und ebenfalls an Masse geschalteten Umschaltern Si bis S6 sowie geschlossenem Schalter 49 erhält man den Offsetspannungs-Digitalwert Vf. Das Ausgangssignal des Summierverstärkers 13 wird dann in einen Digitalwert umgesetzt, wobei der Umschalter 31 an den Anschluß 78 mit der Bezugsspannung Er\ geschaltet ist, die Umschalter S\ bis Se jeweils an Masse geschaltet sind und der Schalter 49 geschlossen ist Von diesem Digitalwert wird der zuvor erhaltene Offsetspannungs- ■ Digitalwert Vf subtrahiert und die Differenz durch die Bezugsspannung Er\ geteilt, um den Verstärkungsgrad .: G2 zu erhalten, der dann im Speicher 35 gespeichert ; wird. «
Durch Berechnung von (Vh— Vf)G2 erhält man dann ein den Stellen hoher Wertigkeit entsprechendes £ korrigiertes erstes Digitalsignal, in dem der Einfluß des f Verstärkungsgrads und der Offsetspannung des Sum- ν mierverstärkers 13 kompensiert ist Dieses erste j Digitalsignal Eh wird von dem DAU 24 in das analoge ; Ausgangssignal rückgeformt und dann die Differenz zwischen diesem analogen Ausgangssignal und dem .: analogen Eingangssignal in das zweite Digitalsignal ' umgesetzt Zur Umsetzung des ersten Digitalsignals in : das analoge Ausgangssignal mittels des DAU 24 wird der Umschalter 31 an den Ausgang des Dämpfungsglieds 12 geschaltet und der Umschalter 34 an den Anschluß mit derjenigen Spannung geschaltet, deren Polarität der des analogen Eingangssignals am Eingangsanschluß 11 gleich ist. Die Umschalter Si bis S* werden abhängig von dem ersten Digitalsignal entweder auf den Ausgang der Pufferschaltung 41 oder auf Masse geschaltet, während der Schalter 49 geöffnet ist. Das Ausgangssignal des Summierverstärkers 13 wird in beschriebener Weise in ein Digitalsignal umgesetzt. Wird dieses Digitalsignal mit V/ bezeichnet, dann wird (Vi- Vor)/G\ mit Hilfe des vorher ermittelten Offsetspannungs-Digitalwerts und des Verstärkungsgrads G\ berechnet. Es wird ferner die Summe der Fehler CVi- VOf)IG\ (mit 1= 1,2,3... 6) für jene der Umschalter Si bis Si berechnet, die bei der Umsetzung des ersten Digitalsignals Eh an den Ausgang der Pufferschaltung 41 geschaltet sind. Diese Fehlersumme wird dem Rechenergebnis von (Vi- V0/)/Gi hinzusaddiert, um letzteren zu korrigieren. Das Ergebnis ist das korrigierte zweite Digitalsignal E/, das, wie bereits erwähnt, den Stellen niedriger Wertigkeit des digitalen Ausgangssignals entspricht.
Diese Korrekturrechnung ist einfach durchzuführen, wenn als digitale Fehlersignale die Fehler (V-,- Vor)IG\ im Speicher 35 gespeichert sind. Werden im Speicher 35 die Werte V„i bis V,6 vorab gespeichert, dann werden von diesen Werten diejenigen, die den bei der Umsetzung des ersten Digitalsignals durch den DAU 24 an den Ausgang der Pufferschaltung 41 angeschalteten Umschaltern der Umschalter Si bis S6 zugeordnet sind, addiert und die Summe zu dem Wert (Vi- Vor)IG\ addiert, um das digitale Äquivalent £/,+ E/des analogen Eingangssignals zu erhalten.
Gemäß der vorstehenden Beschreibung wird erfindungsgemäß für jedes Gewicht, das heißt für jede Wertigkeit des DAU 24 eine Bezugsspannung vorgesehen. Unter Verwendung dieser Bezugsspannungen werden vor der Analog/Digital-Umsetzung Fehler des DAU 24 ermittelt und gespeichert, um dann während der Analog/Digital-Umsetzung zur Korrektur des digitalen Ausgangssignals verwendet zu werden, um so eine Umsetzung mit hoher Genauigkeit zu erreichen. In einem solchen Fall brauchen die Werte der Widerstände R\ bis R6 des DAU 24 und der Wert des Rückkopplungswiderstands R7 keine besonders hohe Genauigkeit zu besitzen, und es besteht ferner keine Notwendigkeit, Widerstände mit besonders hoher Stabilität einzuset-
zen. In der Bezugsspannungsquelle 33 müssen die Widerstände 55 bis 57 sowie 59 und 61 bis 63 jeweils sehr genaue und stabile Werte haben. Allerdings sind die Widerstände 55 bis 57 und 59 zur Bildung der Bezugsspannungen +Frund —Er auch schon beim ADU gemäß F i g. 1 erforderlich, so daß nur die drei Widerstände 61 bis 63 als solche mit hoher Genauigkeit und Stabilität hinzukommen.
Im Vergleich zu einem Stand der Technik, bei dem die Widerstände des DAU sehr genau sein müssen, ermöglicht die vorliegende Erfindung eine Reduzierung der Zahl der genauen Widerstände, was einen geringeren Eichaufwand und insgesamt niedrigere Kosten bedeutet
Beim dargestellten Ausführungsbeispiel sind für die Ermittlung der Fehlersignale nur die beiden Bezugsspannungen En und Er3 notwendig. Bei dem in Fig.3 dargestellten DAU 24 sind - wie schon erwähnt - nur zwei Wertigkeiten vorhanden, die mit 1 und 2 bezeichnet werden können. Das digitale Eingangssignal dieses DAU 24 unterscheidet sich daher von dem üblichen binärkodierten digitalen Ausgangssignal. Das vom DAU 24 in ein analoges Ausgangssignal umzusetzende erste Digitalsignal V* bzw. Eh wird daher einer Kodeumsetzung unterzogen, auf die hier nicht im einzelnen eingegangen zu werden braucht Es sei aber betont, daß der DAU 24 nicht auf die beispielhafte Ausführungsform von Fig.3 beschränkt ist sondern auch anders aufgebaut und beispielsweise auch die Wertigkeiten 1, 2, 4, 8 etc. des üblichen Binärkodes besitzen kann.
Bei einer periodischen Abtastung eines analogen Eingangssignals und Umsetzung dieser Abtastwerte in Digitalsignale wird, falls jeweils eine der vorgenannten Messungen der Offsetspannung, der Verstärkung bzw. die Messung zur Ermittlung des Fehlersignals für einen Umschalter des DAU 24 bei jeder A/D-Umsetzung durchgeführt und dabei der Reihe nach immer eine andere Größe gemessen wird, jede dieser Größen (Offsetspannung, Verstärkung, Fehler) in Abständen von einigen Sekunden wiederholt gemessen. Wenn dabei die Änderung des Werts eines Widerstands in einigen Sekunden sehr gering ist, dann findet eine sehr exakte A/D-Umsetzung statt Die Änderung eines Widerstandswerts in einigen Sekunden ist vernachlässigbar, selbst wenn sehr billige Widerstände eingesetzt werden, so daß immer mit einem digitalen Ausgangssignal hoher Genauigkeit gerechnet werden kann. Das heißt es werden keine Widerstände mit besonderer Langzeitstabilität ihrer Widerstandswerte benötigt.
Wenn die Verstärkungsgrade G\ und G2 nicht stark schwanken und bekannt sind, kann ihre Messung entfallen. Wenn die Offsetspannungswerte Vor und V/ ausreichend klein sind oder wenn diese Werte bekannt sind und ihre Drift ausreichend klein ist, kann auch die Messung dieser Werte entfallen. Bei dem in Fig.3 dargestellten Ausführungsbeispiel kann das Addierglied 43 entfallen. In diesem Fall muß aber die Polarität der
to vom Umschalter 34 ausgewählten Bezugsspannung der Polarität des analogen Eingangssignals entgegengesetzt sein, da die invertierende Wirkung des Addierglieds 43 entfällt
Beim vorbeschriebenen Ausführungsbeispiel wird eine A/D-Umsetzeinrichtung des Integrationstyps für die Bildung des ersten Digitalsignals verwendet Da jedoch die Genauigkeit dieser Umsetzung nicht so groß zu sein braucht und etwa drei Digitalstellen ausreichen, kann die Umsetzung insgesamt durch Verwendung einer A/D-Umsetzeinrichtung des Vergleichstyps vereinfacht werden. F i g. 5 zeigt hierfür ein Ausführungsbeispiel.
Bei der in F i g. 5 gezeigten Anordnung ist mit dem Ausgang des Summierverstärkers 13 eine A/D-Umsetzeinrichtung 91 verbunden. Der Ausgang des Summierverstärkers 13 ist je mit einem Eingang von Komparatoren G bis Cn verbunden. Ein Anschluß 92, dem eine Bezugsspannung £r zugeführt wird, liegt über einer Reihenschaltung aus (n+1)-Widerständen 93 mit gleichem Widerstandswert an Masse. Der Verbindungspunkt zwischen jeweils zwei Widerständen 93 ist an den anderen Eingang jeweils eines der Komparatoren Ci bis Cn angelegt. Jeder der Komparatoren ist auf diese Weise mit einer anderen, durch Spannungsteilung aus der Bezugsspannung Er gewonnenen Spannung beaufschlagt. Die Ausgänge der Komparatoren G bis Cn sind mit einem Kodierer 94 verbunden. Wenn der Kodierer 94 von der Steuerschaltung 16 über einen Anschluß 95 einen Auffangbefehl erhält, wird ein kodiertes Digitalsignal, das dem analogen Eingangssignal in diesem Moment entspricht, im Kodierer 94 aufgefangen und über die Ausgänge 96 in die Steuerschaltung 16 der Zentraleinheit 18 geliefert, in der dieses Signal als erstes Digitalsignal V), verarbeitet wird. Da die A/D-Umsetzeinrichtung 91 die A/D-Umsetzung mit hoher Geschwindigkeit durchführt, kann die gesamte A/D-Umsetzung des ADU mit hoher Geschwindigkeit durchgeführt werden.
Hierzu 5 Blatt Zeichnungen

Claims (6)

Patentansprüche:
1. Verfahren zur fehlerkorrigierten A/D-Umsetzung, bei der
(a) ein analoges Eingangssignal in ein erstes Digitalsignal umgesetzt wird, das die Stelle oder Stellen hoher Wertigkeit des gesuchten digitalen Ausgangssignals umfaßt,
(b) das erste Digitalsignal mittels eines D/A-Umsetzers in ein analoges Ausgangssignal zurück umgesetzt wird,
(c) das analoge Ausgangssignal vorn analogen Eingangssignal subtrahiert und ein analoges Differenzsignal erzeugt wird, und ,
(d) das analoge Differenzsignal verstärkt und in ein zweites Digitalsignal umgesetzt wird, das die Stelle bzw. Stellen niedriger Wertigkeit des gesuchten digitalen Ausgangssignals umfaßt, wobei
(e) umgesetzte Signale mit Bezugssignalen verglichen werden, aus den Vergleichsergebnissen digitale Fehlersignale erzeugt und gespeichert werden und das digitale Ausgangssignai mittels der gespeicherten Fehlersignale korrigiert wird, 2s
dadurch gekennzeichnet,
(f) daß ein einziger von mehreren Eingängen des D/A-Umsetzers, von denen jeder einem anderen Bit eines umzusetzenden Digitalsignals zugeordnet ist, mit einem Signal beaufschlagt wird und die sich dabei am Ausgang des D/A-Umsetzers einstellende analoge Ausgangsspannung erfaßt wird,
(g) daß ein Differenzsignal entsprechend der Differenz zwischen der analogen Ausgangsspannung und einer Bezugsspannung gebildet wird, die gleich derjenigen ist, die sich bei fehlerloser D/A-Umsetzung am Ausgang des D/A-Umsetzers einstellen würde,
(h) daß das analoge Differenzsignal in ein digitales Fehlersignal umgesetzt wird,
(i) daß die Schritte (f bis h) nacheinander für alle Eingänge des D/A-Umsetzers ausgeführt werden und
(k) daß mittels der so erhaltenen Fehlersignale das zweite Digitalsignal korrigiert wird.
2. A/D-Umsetzer, umfassend eine erste A/D-Umsetzeinrichtung (14 bis 16, 18, 21; 91) die mit einem analogen Eingangssignal beaufschlagbar ist und ein erstes Digitalsignal erzeugt, daß die Stelle oder Stellen hoher Wertigkeit des digitalen Ausgangssignals, in das das analoge Eingangssignal umzusetzen ist, umfaßt,
einen an den Ausgang der ersten A/D-Umsetzeinrichtung anschließbaren D/A-Umsetzer(24),
einen mit dem Ausgang des D/A-Umsetzers verbundenen Addierer (Summierverstärker 13), der außerdem mit dem analogen Eingangssignal beaufschlagbar ist und ein der Differenz beider Signale entsprechendes Differenzsignal erzeugt,
eine Verstärkungseinheit (Summierverstärker 13) zum Verstärken des Differenzsignals, eine an die Verstärkereinheit angeschlossene zweite A/D-Umsetzeinrichtung die das verstärkte Differenzsignal in ein zweites Digitalsignal umsetzt, das die Stelle oder Stellen niedriger Wertigkeit des digitalen Ausgangssignals umfaßt,
eine Bezugssignalquelle (33),
eine mit der Bezugssignalquelle gekoppelte Steuereinrichtung (16, 37, 38) zur Ermittlung von bei der Umsetzung auftretenden Fehlern,
einen Speicher (35) zur Speicherung der Fehler in Form digitaler Fehlersignale und
eine Recheneinheit (38) zur Korrektur des digitalen Ausgangssignals entsprechend den gespeicherten Fehlersignalen,
dadurch gekennzeichnet,
daß die Bezugssignalquelle (33) eine Bezugsspannungsquelle zur Lieferung konstanter Spannungen (Ea, Er3) ist, deren Höhen gleich den jener Spannungen sind, die sich bei fehlerloser D/A-Umsetzung am Ausgang des D/A-Umsetzers (24) einstellen würden, wenn dessen Eingänge, von denen jeder einem anderen Bit eines digitalen Eingangssignals des D/A-Umsetzers zugeordnet ist, einzeln nacheinander mit einem Eingangssignal beaufschlagt werden, daß eine Schalteinrichtung (31) vorhanden ist, mittels derer wahlweise eine der Bezugsspannungen oder das analoge Eingangssignal an der;. Addierer (13) anlegbar ist,
daß durch die Steuereinrichtung (16, 37, 38) einzeln nacheinander die Eingänge des D/A-Umsetzers (24) mit einem Eingangssignal beaufschlagbar und gleichzeitig über die Schalteinrichtung eine diesem Eingang zugeordnete Bezugsspannung (ΕΛ, ΕΛ) an den Addierer (13) anlegbar sowie der Ausgang der zweiten A/D-Umsetzeinrichtung (14 bis 16, 18, 27) an den Speicher (35) anschließbar ist,
und das zweite Digitalsignal durch die Recheneinheit (38) abhängig von den Fehlersignalen korrigierbar ist.
3. Verfahren nach Anspruch 1 unter Verwendung eines A/D-Umsetzers nach Anspruch 2, dadurch gekennzeichnet,
daß im Schritt (h) das Differenzsignal durch den Verstärkungsgrad (G\) der Verstärkungseinheit (Summierverstärker 13) geteilt und das Ergebnis als digitales Fehlersignal im Speicher (35) gespeichert wird, und
daß im Schritt (^diejenigen digitalen Fehlersignale, die denjenigen Eingängen des D/A-Umsetzers (24), welche bei der D/A-Umsetzung des ersten Digitalsignals mit einem Signal beaufschlagt waren, zugeordnet sind, dem zweiten Digitalsignal hinzuaddiert werden.
4. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zur Ermittlung des Verstärkungsgrads (Gi) der Verstärkungseinheit (Summierverstärker 13) an diese eine Spannung bekannter Höhe angelegt, das Ausgangssignal der Verstärkungseinheit durch die zweite A/D-Umsetzeinrichtung (14 bis 16,18,27) in ein Digitalsignal umgesetzt wird und dieses durch die bekannte Höhe der angelegten Spannung geteilt wird.
5. Verfahren nach Anspruch 1 unter Verwendung des A/D-Umsetzers nach Anspruch 2, dadurch gekennzeichnet,
daß im Schritt (h) das Differenzsignal durch den Verstärkungsgrad (G\) der Verstärkungseinheit (Summierverstärker 13) geteilt und die Differenz zwischen dem Ergebnis und dem Wert der im Schritt (g) verwendeten Bezugsspannung als Fehlersignal im Speicher (35) gespeichert wird, und
daß im Schritt (k) die Recheneinheit (38) das zweite Digitalsignal durch den Verstärkungsgrad (G\) der
Verstärkungseinheit (Summierverstärker 13) teilt und zum Ergebnis diejenigen Fehlersignale hinzuaddiert die denjenigen Eingängen des D/A-Umsetzers (24), welche bei der D/A-Umsetzung des ersten Digitalsignals mit einem Signal beaufschlagt waren, zugeordnet sind, um hierdurch das digitale Ausgangssignal zu ermitteln.
.
6. Verfahren nach Anspruch 1 unter Verwendung
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