DE69327602T2

DE69327602T2 - Analog-/Digitalumsetzer mit Kapazitätsnetzwerk

Info

Publication number: DE69327602T2
Application number: DE69327602T
Authority: DE
Inventors: Keiichi Kusumoto; Akira Matsuzawa
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp
Priority date: 1992-03-23
Filing date: 1993-03-23
Publication date: 2000-05-31
Anticipated expiration: 2013-03-24
Also published as: JPH0629849A; US5936437A; EP0562564B1; JP3103657B2; US5402128A; EP0880232A1; EP0562564A2; DE69327602D1; EP0562564A3

Description

Die Erfindung bezieht sich auf einen Analog/Digital-Wandler, insbesondere auf einer Komparator-Anordnung.
Hochgeschwindigkeitsspannungs-Komparatoren wurden insbesondere in Analog/- Digital-Wandlern (ADC) für die Bildverarbeitung verwendet. Inverter-Chopper-Komparatoren, die aus CMOS-Transistoren bestehen, sind in der Fachwelt bekannt. Diese Inverter-Chopper-Komparatoren besitzen eine Vielzahl von Anwendungen in monolithischen ADCs, die mit einer VLSI-Prozeß-Technologie für CMOS-Transistoren realisiert sind.
Fig. 20 gibt den üblichen Aufbau eines Inverter-Chopper-Komparators aus CMOS- Transistoren wieder. Der Aufbau des ersten bis vierten Schalters SW1, SW2, SW3 und SW4 ist aus den in Fig. 1 gezeigten ausgewählt, nämlich einer PMOS-Transfer-Gate- Schaltung (Fig. 21 (b)), einer NMOS-Transfer-Gate-Schaltung (Fig. 21 (c)) und einer CMOS-Transfer-Gate-Schaltung (Fig. 21 (d)). Eine analoge Eingangssignalquelle 1 ist mit einem Anschluß von SW1 verbunden, und der andere Anschluß von SW1 ist mit einem Anschluß eines ersten Kopplungskondensators C1 verbunden. Ein Anschluß von SW2 ist mit einer Reihe von Referenzwiderständen 4 verbunden, die eine Potentialdifferenz zwischen zwei Referenzspannungsquellen 2 und 3 aufteilen, während der andere Anschluß von SW2 mit demselben Anschluß des ersten Kopplungskondensators C1 verbunden ist, der mit SW1 verbunden ist. Der verbleibende Anschluß des ersten Kopplungskondensators 1 (d. h. der Anschluß, der nicht mit SW1 oder SW2 verbunden ist) ist mit dem Eingangsanschluß eines ersten Inverters 6 verbunden. Ein zweiter und ein dritter Inverter sind jeweils mit den Bezugszeichen 12 und 13 bezeichnet.
Der Aufbau der Inverter 6, 12 und 13 ist aus denjenigen ausgewählt, die in Fig. 22 gezeigt sind, nämlich eine CMOS-Inverter (Fig. 22 (b)), einem E/E-Inverter (Fig. 22 (c)) und einem E/D-Inverter (Fig. 22 (d)). Ein Anschluß von SW3 ist mit dem Eingangsanschluß des ersten Inverters 6 verbunden, während der andere Anschluß von SW3 eine Verbin dung mit dem Ausgangsanschluß des Inverters 6 herstellt. Ein Anschluß eines zweiten Kopplungskondensators C3 ist mit dem Eingangsanschluß des zweiten Inverters 12 verbunden, und der andere Anschluß des Kopplungskondensators C3 ist mit dem Ausgangsanschluß des ersten Inverters 6 verbunden. Ein Anschluß von SW4 ist mit dem Eingangsanschluß des zweiten Inverters 12 verbunden, und dessen anderer Anschluß ist mit dem Ausgangsanschluß des zweiten Inverters 12 verbunden. Der Ausgangsanschluß des zweiten Inverters 12 ist mit dem Eingangsanschluß des dritten Inverters 13 verbunden.
Im folgenden wird die Arbeitsweise der obigen Anordnung beschrieben. Fig. 23 stellt das Eingeschaltet/Gesperrt-Zeitdiagramm von SW1 bis SW4 dar, wobei ein HIGH-Pegel einen Eingeschaltet-Zustand anzeigt, während ein LOW-Pegel einen Gesperrt-Zustand anzeigt.
Während der Abtastperiode werden SW1, SW3 und SW4 eingeschaltet. Anschließend wird die analoge Eingangssignalquelle 1 mit dem ersten Kopplungskondensator C1 verbunden. Die analoge Eingangsspannung Vin der Quelle 1 wird an dem einen Anschluß von C1 erzeugt. An dem anderen Anschluß von C1 wird die Spannung Va erzeugt, die dem Arbeitspunkt A in Fig. 24 entspricht. Da SW3 eingeschaltet ist, sind beide Spannungen, die an dem Eingangs- und Ausgangsanschluß des ersten Inverters 6 auftreten, Va am Punkt A, an dem die statische Kennlinie der Eingangsspannung über der Ausgangsspannung die Linie schneidet, bei der die Eingangs- und Ausgangsspannung zueinander gleich sind. Da SW4 ebenfalls eingeschaltet ist, sind beide Spannungen, die an dem Eingangs- und Ausgangsanschluß des zweiten Inverters 12 auftreten, Va.
Während der Halteperiode sind SW1, SW3 und SW4 nun gesperrt. Dies ermöglicht dem ersten Kopplungskondensator C1, eine Potentialdifferenz zwischen Vin und Va zu halten. Aus der Beziehung zwischen der gespeicherten elektrischen Ladung und der Differenz der Anschlußspannungen bei einem parallelen Plattenkondensator (d. h. die Beziehung von Q = CV), beträgt die elektrische Ladung Q1, die in dem Kopplungskondensator C1 gehalten wird:
Q1 = C1 (Vin - Va) (1)
Während der Vergleichsperiode wird SW2 eingeschaltet. Anschließend wird eine Potentialdifferenz zwischen der Spannung Vb an dem Eingangsanschluß des ersten Inverters 6 und der Referenzspannung Vref über den Kopplungskondensator C1 angelegt. SW3 befindet sich in Gesperrt-Zustand, und der Eingangsanschluß des ersten Inverters 6 ist eine MOS-Transistor-Gate-Schaltung. Somit ist die Eingangsimpedanz des Erstinverters 6 ausreichend groß genug, um anzunehmen, daß der Zustrom und Abfluß von Strom praktisch vernachlässigbar ist. Deshalb wird die elektrische Ladung, die am Eingangsanschluß des Erstinverters 6 gespeichert ist, während der Halteperiode aufrechterhalten. Dies macht die folgende Formel gültig.
Q 1 = C 1 (Vref - Vb) (2)
Um Vb zu bekommen, wird die Formel (1) in die Formel (2) eingesetzt, um Q1 zu eliminieren.
Vb = Vref-Vin + Va (3)
Die Formel (3) zeigt, daß Vb (d. h. die Spannung an dem Eingangsanschluß des ersten Inverters 6) sich von Va um (Vref - Vin) verändert (siehe Fig. 25). Wenn in diesem FaN der Spannungsverstärkungsfaktor des ersten Inverters 6 -Gf (Gf > 1) beträgt, dann beträgt der Betrag der Änderung der Ausgangsspannung des ersten Inverters 6 (d. h. ΔVof):
ΔVof = - Gf (Vref - Vin) (4)
In dem zweiten Inverter 12 wird die Eingangsspannung ebenfalls durch dieselbe Operation verstärkt. Wenn der Spannungsverstärkungsfaktor des zweiten Inverters 12 -Gs (Gs > 1) beträgt, ΔVos (d. h. der Änderungsbetrag der Ausgangsspannung des zweiten Inverters 12 von Va) wird durch Multiplikation von ΔVof mit (- Gs) erhalten. ΔVos kann angegeben werden als:
ΔVos = GfGs (Vref - Vin) (5)
Da die Formel (5) zeigt, daß ΔVos proportional zu (Vref - Vin) ist, und der Proportionalitätskoeffizient GfGs beträgt, zeigt das, daß die Differenz zwischen Vref und der abgetasteten Vin nach einer Multiplikation mit GfGs ausgegeben wird. Die Ausgangsspannung des zweiten Inverters 12 wird außerdem zu einer logischen Spannung invertiert und verstärkt, die ein Vergleichsergebnis anzeigt.
Im folgenden wird ein ADC beschrieben, der den oben beschriebenen Inverter-Chopper- Komparator verwendet. Fig. 26 zeigt den Aufbau eines herkömmlichen, parallelen 3-bit ADC. Eine Reihenschaltung von Referenzwiderständen 4 ist zwischen eine erste und eine zweite Referenzspannungsquelle 2 und 3 geschaltet. Eine Komparatoranordnung 15 enthält sieben Komparatoren 14. Ein Eingangsanschluß jedes Komparators 14 ist mit der Serienschaltung der Referenzwiderstände 4 verbunden, der andere Eingangsanschluß ist mit einer analogen Eingangssignalquelle 1 verbunden und sein Ausgangsanschluß ist mit einem Logikschaltkreis 5 verbunden. Die Ausgabe des Logikschaltkreises 5 stellt eine ADC- Ausgabe 9 dar. Die Potentialdifferenzen zwischen den Eingangsanschlüssen der Komparatoren 14, die mit den Referenzwiderständen 4 verbunden sind, sind gleich eingestellt. Die Referenzspannungen Vri (i = 1, 2, 3, ..., 7), die von den Referenzwiderständen 4 erhalten werden, Vri+1 - Vri (i = 1, 2, 3, ..., 6) sind mit anderen Worten gleich zueinander.
Die Arbeitsweise des in Fig. 26 gezeigten ADC wird unter Bezugnahme auf Fig. 27 und 28 beschrieben. Ein analoges Eingangssignal, das mit dem Verlauf der Zeit schwankt, wird durch die jeweiligen Komparatoren 14 in gleichen Zeitintervallen abgetastet. In Fig. 27 gibt die Abzisse die Zeit an und die Ordinate gibt die analoge Eingangsspannung an. ANj (j = -1, 0, 1, 2, ..., 7) stellt die jeweils abgetasteten analogen Eingangsspannungen bei Tsj dar, wobei Tsj+1 - Tsj (j = - 1, 0, 1, 2, ..., 6) zueinander gleich sind.
Die abgetastete analoge Eingangsspannung ANj wird mit den Referenzspannungen VR1 durch die jeweiligen Komparatoren 14 verglichen. Wenn beispielsweise ANj die Bedingung VR5 > ANj > VR4 erfüllt, geben die Komparatoren, an denen VR7, VR6 und VR5 anliegt, einen Pegel "1" aus (d. h. eine höhere logische Pegelausgabe) gemäß der Beurteilung, daß ANj niedriger als die jeweiligen Referenzspannungen VR1 ist. Andererseits geben die verbleibenden Komparatoren, an denen VR4, VR3, VR2 und VR1 anliegt, jeweils einen Pegel "0" aus (d. h. eine niedrigere logische Pegelausgabe) gemäß der Beurteilung, daß ANj grö ßer als die jeweiligen Referenzspannungen VR1 ist. Somit wird eine Bit-Folge [1110000] von der Komparator Anordnung 15 ausgegeben. Solch eine Bit-Folge wird in dem Logikschaltkreis 5 einer Code-Umwandlung unterworfen, und [100] wird als ADC-Ausgabe 9 erhalten (siehe Fig. 28). Die Ausgabe des ADC schwankt in Abhängigkeit von den Referenzspannungen VR1, von denen jede als Schwellwert dient. Fig. 28 zeigt das Verhältnis der analogen Eingangsspannung gegenüber der Ausgabe des ADC.
Im folgenden wird der Aufbau eines typischen Differenz-Chopper-Komparators beschrieben. Fig. 29 zeigt den Aufbau eines herkömmlichen Differenz-Chopper-Komparators. Hier sind der erste, zweite und dritte Schalter jeweils mit SW5, SW6 und SW8 bezeichnet. Von diesen ist der dritte Schalter SW 8 ein 3-Anschluß-Schalter, so daß er zwei Eingangsanschlüsse "a" und "b", um zwei auswählbare Spannungssignale zu erhalten, und einen einzigen Ausgangsanschluß "c" zur Ausgabe eines ausgewählten Signals besitzt. Der Komparator ist weiterhin mit SW7 versehen.
Eine analoge Eingangssignalquelle 1 ist sowohl mit einem Eingangsanschluß "a" von SW8 als auch mit einem Eingangsanschluß SW5 verbunden. Der andere Anschluß von SW5 ist sowohl mit einem Eingangsanschluß von einem eines Paares von Eingangskondensatoren C5 als auch mit dem Eingangsanschluß eines ersten Spannungsfolgers 19 verbunden. Der Eingangsanschluß "b" von SW8 ist mit einer Serienschaltung der Referenzwiderstände 4 verbunden, die eine Potentialdifferenz zwischen den Spannungsquellen 2 und 3 aufteilen. Ein Eingangsanschluß von SW6 ist mit dem Ausgangsanschluß "c" von SW8 verbunden, während andererseits der andere Anschluß von SW6 sowohl mit einem Anschluß des anderen Eingangskondensators C5 als auch mit dem Eingangsanschluß eines zweiten Spannungsverfolgers 21 verbunden ist. Die anderen Anschlüsse von C5 sind mit jeweiligen konstanten Potentialpunkten verbunden. Der Ausgangsanschluß des ersten Spannungsfolgers 19 ist mit dem nicht invertierenden Eingangsanschluß des ersten Differenzverstärkers 20 verbunden. Der Ausgangsanschluß des zweiten Spannungsfolgers 21 ist mit dem invertierenden Eingangsanschluß des ersten Differenzverstärkers 20 verbunden. Der invertierende Ausgangsanschluß des ersten Differenzverstärkers 20 ist über einen eines Paares von Kopplungskondensatoren C6 mit dem nicht invertierenden Eingangsanschluß eines zweiten Differenzverstärkers 22 verbunden, während andererseits der nichtinvertierende Ausgangsanschluß des ersten Differenzverstärkers 20 über den anderen Kopplungskondensator C6 mit dem invertierenden Eingangsanschluß des zweiten Diffe renzverstärkers 22 verbunden ist. Der invertierende Ausgangsanschluß des zweiten Differenzverstärkers 22 ist über einen der Schalter SW7 mit dem nicht invertierenden Eingangsanschluß des zweiten Differenzverstärkers 22 verbunden, während andererseits der nicht-invertierende Ausgangsanschluß des zweiten Differenzverstärkers 22 über den anderen SW7 mit dem invertierenden Eingangsanschluß des zweiten Differenzverstärkers 22 verbunden ist. Fig. 30, die aus 30(a) und 30(b) besteht, zeigt den Aufbau des ersten Differenzverstärkers 20 zusammen mit dem des zweiten Differenzverstärkers 22.
Fig. 31 ist Eingeschaltet/Gesperrt-Zeitdiagramm von SW5, SW6, SW8 und SW7.
Während der Abtastdauer finden sich SW5, SW6 und jeder von SW7 im Eingeschaltet- Zustand und SW5 wählt eine analoge Eingangsspannung Vin von der analogen Eingangssignalquelle 1 aus, wobei jeder C5 die analoge Eingangsspannung von Vin speichert. Jeder C6 speichert eine Gleichspannungs-Offset-Spannung zwischen dem ersten und zweiten Differenzverstärker 20 und 22. Während der Halteperiode sind SW5 und SW6 gesperrt geschaltet. Bei der ersten Vergleichsperiode sind SW5 und jeder von SW7 gesperrt geschaltet, SW6 ist eingeschaltet und SW8 wählt eine Referenzspannung Vref von den Referenzwiderständen 4 aus, was dazu führt, daß einer der C5's, der mit dem Eingangsanschluß des zweiten Spannungsfolgers 21 verbunden ist, die Referenzspannung Vref speichert. Anschließend, während der zweiten Vergleichsperiode, gehen SW5, SW6 und beide SW7 in einen Gesperrt-Zustand über, so daß eine Differenzspannung zwischen der abgetasteten Vin und Vref durch den ersten und zweiten Differenzverstärker 20 und 22 verstärkt wird, die als Spannungsvergleichsergebnis ausgegeben wird.
Wie oben erwähnt, wird der Aufbau mit vier Schaltern SW1, SW2, SW3 und SW4 für den Inverter-Chopper-Komparator der Fig. 20 aus den folgenden ausgewählt, nämlich einem NMOS-Transfer-Gate, einem PMOS-Transfer-Gate und einem CMOS-Transfer-Gate. Diese Transfer-Gates bestehen aus MOS-Transistoren, wobei die Leitung zwischen der Drain- und Source-Elektrode bei ihnen über ein Taktsignal gesteuert wird (im folgenden als "Umschaltsteuersignal" bezeichnet), das den jeweiligen Gate-Elektroden zugeführt wird. Die Einspeisung einer elektrischen Ladung in einen Drain- (oder einen Source-) Bereich des MOS-Transistors über eine Gate-Drain- (oder eine Gate-Source-) Kapazität (im folgenden "Durchführung" genannt) tritt auf, wenn das Umschaltsteuersignal von HIGH zu LOW oder umgekehrt übergeht. Dies ist ein unvermeidliches Verhalten von Transfer-Gates. Der oben beschriebene Inverter-Chopper Komparator hält die analoge Eingangsspannung Vin zu der Zeit, wenn ein Übergang von der Abtastperiode zu der Halteperiode erfolgt. Wenn insbesondere in Fig. 20 elektrische Ladung in den Verbindungspunkt des ersten Kopplungskondensators C1 und des ersten Inverters 6 eingespeist (oder abgezogen) wird und in den Verbindungspunkt des zweiten Kopplungskondensators C3 und des zweiten Inverters 12 eingespeist (oder abgezogen) wird, wenn ein Übergang von SW1, SW3 und SW4 in den Gesperrt-Zustand erfolgt, führt das zu Fehlern in der in dem Komparator gehaltenen Spannung. Es ist bekannt, daß die Größe der aufgrund der Durchleitung eingespeisten (oder abgezogenen) elektrischen Ladung von Werten der Drain oder Source, einer Gate- Länge, einer Gate-Breite und einer Schwellwertspannung abhängt (im folgenden werden diese Werte "Geräteparameter" genannt).
Fig. 26 zeigt eine Hochgeschwindigkeit ADC-Anordnung, die mehrere Komparatoren umfaßt. Wenn die Spannung, die in jedem Komparator gehalten wird, aufgrund von Schwankungen in der in die Komparatoren eingespeisten elektrischen Ladung variiert, verursacht dies die Probleme, daß der differenzielle, nichtlineare Fehler (im folgenden als "DNL" bezeichnet) des ADC ernsthaft wird und seine Frequenzcharaktristik einer Verschlechterung unterworfen ist. Insbesondere dann, wenn der ADC für die Bildverarbeitung eingesetzt wird, wird der DNL als wichtiges Indiz für die Bildverschlechterung zu dem Zeitpunkt angesehen, wenn die erhaltenen digitalen Signale in der Form eines Bildes wiedergegeben werden. Der DNL hängt von der Qualität der Einstellung zwischen den Komparatoren ab. Die Schwankung der Geräteparameter eines MOS-Transistors ist ein Hauptfaktor zur Bestimmung des Vorteils des ADC, seiner Kosten und der Grenze seiner Umwandlungsgenauigkeit gewesen.
Die wechselseitige Leitungsvariation aufgrund der Schwankung der Geräteparameter der Inverter 6 und 12 in jedem Komparator führt dazu, daß die Zeitkonstante der Ladung/ Entladung der Kopplungskondensatoren C1 und C3 schwankt. Dies führt zu dem Problem, daß die DNL bei einem hochfrequenten analogen Eingangssignal stark ansteigt. Rauschen, das Stromversorgungsleitungen überlagert ist, und Rauschen von dem Logikschaltkreis wird in die Komparatoren gelangen. Dies führt zu einem deutlichen Anstieg der DNL. Dies führt ebenfalls zu einer Verschlechterung des Signal/Rausch-Verhältnisses (S/N).
In Übereinstimmung mit dem in Fig. 29 gezeigten Differenz-Chopper-Komparator wird die elektrische Ladung aufgrund der Durchleitung, die zu dem Zeitpunkt auftritt, wenn SW5 und SW6 jeweils einen Übergang vom Eingeschaltet-Zustand in den Gesperrt-Zustand vollziehen, im wesentlichen jeweils in gleicher Weise in das Paar der Eingangskondensatoren C5 eingespeist, wenn die Differenz zwischen Vin (die analoge Eingangsspannung) und Vref (die Referenzspannung) klein ist. Weiterhin wird diese eingespeiste elektrische Ladung als ein Ergebnis der Durchleitung in dem ersten Differenzverstärker 20 abgeschwächt. Dementsprechend wird der Offset der Schwellwertspannung im Vergleich zum vorhergehenden Inverter-Chopper-Komparator weiter vermindert. Wenn jedoch die Geräteparameter sowohl von SW5 und SW6 als auch die Kapazitäten von C5 variieren, treten die oben beschriebenen nachteiligen Effekte auf. Dies führt ebenfalls zu dem Problem, daß DNL größer wird.
JP-A-62-091023 betrifft einen Analog/Digital-Wandler mit einer Kondensatoranordnung. Diese Kondensatoranordnung wird verwendet, um verschiedene Referenzkapazitäten während einer Analog/Digital-Wandlung bereitzustellen.
Es ist die Aufgabe der vorliegenden Erfindung, einen Analog/Digital-Wandler mit höherer Genauigkeit zu schaffen.
Es sei beispielsweise angenommen, daß ein Schaltkreis mit zwei Komparatoren entworfen ist, bei dem eine Potentialdifferenz zwischen einem ersten Anschluß und einem zweiten Anschluß auf einem konstanten Wert (einschließlich eines Nullwertes) gehalten wird. Auch wenn in diesem Fall die vorhergehende Potentialdifferenz, die konstant sein sollte, aufgrund der Eigenschaften der Schaltkreiselemente variiert, wird, damit die variierende Potentialdifferenz so nah wie möglich den konstanten Wert durch Streuung der Effekte der Schaltkreiselement-Eigenschaftsschwankung angenähert wird, ein Kondensator zwischen den ersten und zweiten Anschluß zur Verbindung geschaltet. Deshalb werden, unabhängig davon, ob ein Strom durch jeden Anschluß fließt oder sogar von dem Fall, daß ein Zustand, bei dem ein Strom durch jeden Anschluß fließt, zu einem anderen wechselt, bei dem kein Strom durch einen der Anschlüsse fließt, die Auswirkungen der Schwankung auf die Schaltkreiselement-Eigenschaften aufgrund der Wirkungsweise des Kondensators, der zwischen die Anschlüsse geschaltet ist, relativiert.
Wenn die Eingangsanschlüsse eines invertierenden Verstärkerabschnittes (oder eines Differenzverstärkerabschnittes) in einem ADC, der eine Anordnung von Inverter- Chopper-Komparatoren enthält (oder in einem ADC, der eine Anordnung von Differenz- Chopper-Komparatoren enthält) unter Verwendung von Kondensatoren miteinander verbunden werden, vermindert das in jedem Komparator die Schwellwert-Spannungsschwankung aufgrund der Durchleitungsvariation, obwohl die Geräteparameter jedes Schaltkreiselementes in jedem Komparator variieren. Im Ergebnis kann die Variation der Abtastzeitkonstanten vermindert werden, die differenzielle Nichtlinearität und die Frequenzcharakteristiken des ADC können verbessert werden und die Auswirkungen der Schwankung in einem Halbleiterherstellungsprozeß können relativiert werden, was sogar bei einer niedrigeren Versorgungsspannung erreicht werden kann. Weiterhin kann eine Rauschwiderstandsfestigkeit gegen Rauschen, das auf Stromversorgungsleitungen überlagert ist, und gegen Rauschen von einem ADC-Logikschaltkreis verbessert werden.
Wenn außerdem die Komparatoren an beiden Enden der Komparatoranordnung redunante Komparatoren sind, die für die Analog/Digital-Wandlung nicht verwendet werden, stellt dieses sicher, daß die Auswirkungen der Durchleitung, die in den Komparatoren auftritt, die für die Analog/Digital-Wandlung verwendet werden, die zu den redundanten Komparatoren benachbart sind.

Kurze Beschreibung der Zeichnungen

Die Erfindung wird in Verbindung mit den beigefügten Zeichnungen einleuchtender, in denen:
Fig. 1 den Aufbau eines ADC einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 2 den Aufbau eines ADC einer zweiten Ausführungsform der Erfindung zeigt;
Fig. 3 den Aufbau eines ADC einer dritten Ausführungsform der Erfindung zeigt;
Fig. 4 den Aufbau eines ADC einer vierten Ausführungsform der Erfindung zeigt;
Fig. 5 den Aufbau eines ADC einer fünften Ausführungsform der Erfindung zeigt;
Fig. 6 den Aufbau eines ADC einer sechsten Ausführungsform der Erfindung zeigt;
Fig. 7 das Eingeschaltet/Gesperrt-Zeitdiagramm der Schalter der ADCs der Fig. 3 und 4 ist;
Fig. 8(a), (b) und (c) die Ladungsverteilung bei verschiedenen Arbeitszuständen jedes Komparators in einer Komparatoranordnung mit einem Kondensatornetzwerk der Fig. 1 zeigt;
Fig. 9 zeigt, wie das Kondensatornetzwerk die DNL in dem Zeitpunkt verbessert, wenn ein fehlender Code an einer Stelle in dem ADC der Fig. 1 auftritt;
Fig. 10 das Verhältnis von C1/C2 über dem ECF (Fehlerkorrekturfaktor) in dem ADC der Fig. 1 zeigt;
Fig. 11 zeigt, wie das Kondensatornetzwerk die DNL in dem Zeitpunkt verbessert, wenn ein fehlender Code an zwei Stellen in dem ADC der Fig. 1 auftritt;
Fig. 12 im einzelnen ein Schaltkreisdiagramm von einem der Inverter-Chopper- Komparatoren der Fig. 1 darstellt;
Fig. 13 ein Wechselspannungs-Ersatzschaltkreisdiagramm des Inverter-Chopper- Komparators der Fig. 12 zeigt;
Fig. 14 ein Wechselspannungs-Ersatzschaltkreisdiagramm einer Anordnung von Inverter-Chopper-Komparatoren mit einem Kondensatornetzwerk der Fig. 1 ist.
Fig. 15(a), (b), (c) und (d) einen Schaltkreisanalysevorgang für Fig. 14 zeigen;
Fig. 16 einen Schaltkreis zeigt, der zum Herausfinden der Sprungantwort zu dem Zeitpunkt verwendet wird, wenn sich die Komparatoren des ADC der Fig. 1 in der Abtastperiode befinden;
Fig. 17 die Sprungantwort bei Spannungen an jedem Knoten zeigt, wenn die Ansteuerungsleistung des Inverters der Fig. 16 variiert;
Fig. 18 zeigt, daß sich die Spannung in der Mitte des Knotens N0 von Fig. 16 bald bei Va aufgrund der Arbeitsweise des Verbindungskondensators C2 einstellt;
Fig. 19 zeigt, wie die DNL durch das Kondensatornetzwerk in den Differenz- Chopper-Komparatoren der Fig. 5 verbessert wird;
Fig. 20 den Aufbau eines herkömmlichen Inverter-Chopper-Komparators zeigt;
Fig. 21 (a), (b), (c)
und (d) einige Konfigurationsbeispiele für die Schalter der Fig. 20 unter Verwendung von MOS-Transistoren zeigen;
Fig. 22 einige Konfigurationsbeispiele für die Inverter der Fig. 20 unter Verwendung von MOS-Transistoren zeigt;
Fig. 23 das Eingeschaltet/Gesperrt-Zeitdiagramm von jedem Schalter der Fig. 20 zeigt;
Fig. 24 das statische Kennliniendiagramm darstellt, das die Beziehung der Eingangsspannung über der Ausgangsspannung des Inverters der Fig. 20 zeigt;
Fig. 25, die ähnlich zu Fig. 24 ist, die Spannungsverstärkung des Inverters der Fig. 20 zeigt;
Fig. 26 den Aufbau eines herkömmlichen, parallelen ADC zeigt;
Fig. 27 die Beziehung jedes Abtastzeitpunktes über der abgetasteten analogen Eingangsspannung zeigt, um die Arbeitsweise des ADC der Fig. 26 zu beschreiben;
Fig. 28 das Verhältnis der analogen Eingangsspannung über dem ADC-Ausgang zeigt, um die Arbeitsweise des ADC der Fig. 26 zu beschreiben;
Fig. 29 den Aufbau eines herkömmlichen Differenz-Chopper-Komparators zeigt;
Fig. 30(a) und (b)
ein Konfigurationsbeispiel für den ersten und zweiten Differenzverstärker der Fig. 29 zeigen; und
Fig. 31 das Eingeschaltet/Gesperrt-Zeitdiagramm jedes Schalters der Fig. 29 zeigt.

Bevorzugte Ausführungsformen der Erfindung

Im folgenden werden bevorzugte Ausführungsformen gemäß der vorliegenden Erfindung beschrieben.

Erste Ausführungsform

Fig. 1 zeigt den Aufbau eines 3-Bit ADC (Analog/Digital-Wandlers) in Übereinstimmung mit der ersten Ausführungsform. Eine erste Spannungsquelle ist mit einem Ende einer Serienschaltung von Referenzwiderständen 4 verbunden, während andererseits eine zweite Spannungsquelle 3 mit dem anderen Ende der Referenzwiderstände 4 verbunden ist. Referenzspannungen, die durch Vrefi (i = - 6, ..., - 2, - 1, 0, 1, 2, ..., 6) dargestellt werden, werden über 13 Anschlüsse von den Referenzwiderständen 4 herausgeleitet.
Dieselbe Potentialdifferenz ist zwischen allen benachbarten Anschlüssen der 13 Anschlüsse gegeben. Eine Komparatoranordnung 10 ist aus 13 Inverter-Chopper-Kompara toren 8 zusammengesetzt, wobei nur sieben von ihnen in der Mitte über ihre jeweiligen Ausgangsanschlüsse mit einem Logikschaltkreis 5 verbunden sind. Die Ausgabe des Logikschaltkreises 5 ist eine ADC-Ausgabe 9. Drei der Komparatoren 8 an einem Ende der Komparatoranordnung 10 bilden zusammen eine erste redundante Komparatoranordnung 7, während drei der Komparatoren 8 am anderen Ende zusammen eine zweite redundante Komparatoranordnung 11 bilden.
Jeder der Komparatoren 8 besitzt den folgenden Aufbau. Eine analoge Eingangssignalquelle 1 ist mit einem Anschluß eines ersten Schalters SW1 verbunden und der andere Anschluß von SW1 ist mit einem Anschluß eines Kopplungskondensators C1 verbunden. Ein Anschluß eines zweiten Schalters SW2 ist mit einem ausgewählten Anschluß der Referenzwiderstände 4 verbunden und der andere Anschluß von SW2 ist mit demselben Anschluß von C1 verbunden, der mit SW1 verbunden ist. Der andere Anschluß von C1; der weder mit SW1 noch mit SW2 verbunden ist, ist mit dem Eingangsanschluß eines Inverters 6 verbunden. Ein Anschluß eines dritten Schalters SW3 ist mit dem Eingangsanschluß des Inverters 6 verbunden, während der andere Anschluß von SW3 mit dem Ausgangsanschluß des Inverters 6 verbunden ist. Weiterhin ist in dieser Ausführungsform jeder Verbindungskondensator C2 zwischen Verbindungspunkte geschaltet, die durch N1 (i = - 6, ..., - 2, - 1, 0, 1, 2, ..., 6) dargestellt sind, an denen ein Anschluß des Kopplungskondensators C1, der Eingangsanschluß des Inverters 6 und ein Anschluß des dritten Schalters SW3 jedes Komparators 8 miteinander verbunden sind. Jeder der 12 Verbindungskondensatoren C2 ist jeweils zwischen zwei benachbarte Verbindungspunkte (im folgenden "Knoten" N1 genannt) geschaltet, um ein Kondensatornetzwerk zu bilden. Die Eingeschaltet/Gesperrt-Zeitsteuerung von SW1, SW2 und SW3 ist dieselbe wie bei einem herkömmlichen nach Fig. 23, mit der Ausnahme, daß SW4 in dieser Ausführungsform nicht existiert.

Zweite Ausführungsform

Bezug nehmend auf Fig. 2 wird die Anordnung eines 3-Bit ADC der zweiten Ausführungsform gezeigt. Jeder der Komparatoren 8 dieser Ausführungsform besitzt einen zweistufigen Inverteraufbau, so daß er zusätzlich zu den in Fig. 1 gezeigten konstruktiven Elementen einen zweiten Kopplungskondensator C3, einen zweiten Inverter 12 und einen vierten Schalter SW4 enthält. In dieser Ausführungsform ist der Ausgangsanschluß des ersten Inverters 6 mit einem Anschluß des zweiten Kopplungskondensators C3 verbunden. Der andere Anschluß von C3 ist mit dem Eingangsanschluß des zweiten Inverters 12 verbunden. Ein Anschluß von SW4 ist mit dem Eingangsanschluß des zweiten Inverters 12 verbunden, während der andere Anschluß von SW4 mit dem Ausgangsanschluß des zweiten Inverters 12 verbunden ist. Zusätzlich ist diese Ausführungsform weiterhin dadurch gekennzeichnet, daß jeder Verbindungskondensator C4 zwischen Verbindungspunkte geschaltet ist, an denen ein Anschluß des zweiten Kopplungskondensators C3, der Eingangsanschluß des zweiten Inverters 12 und ein Anschluß des vierten Schalters SW4 jedes Komparators 8 jeweils alle miteinander verbunden sind. Die Eingeschaltet/Gesperrt-Zeitsteuerung von SW1, SW2, SW3 und SW4 ist dieselbe wie diejenige der Fig. 23.

Dritte Ausführungsform

Bezug nehmend auf Fig. 3 ist der Aufbau eines seriellen-parallelen ADC in Übereinstimmung mit der dritten Ausführungsform gezeigt. Diese 4-Bit ADC enthält neun Inverter-Chopper-Komparatoren 16, von denen nur drei, die in der Mitte angeordnet sind, über ihre jeweiligen Ausgangsanschlüsse mit dem Logikschaltkreis 5 verbunden sind. Drei der Inverter-Chopper-Komparatoren 16 an einem Ende bilden eine erste redundante Komparatoranordnung, während drei der Inverter-Chopper-Komparatoren 16 am anderen Ende eine zweite redundante Komparatoranordnung bilden.
Der Komparator 16 dieser Ausführungsform enthält zusätzlich zu den in Fig. 1 gezeigten konstruktiven Elementen einen vierten Schalter SW5. In jedem der Komparatoren 16 ist ein Anschluß SW5 mit einem Verbindungspunkt verbunden, an dem ein Anschluß des ersten Schalters SW1, ein Anschluß des zweiten Schalters SW2 und ein Anschluß eines Kopplungskondensators C1 miteinander verbunden sind, während dem anderen Anschluß von SW5 eine der unteren Referenzspannungen zugeführt wird, die durch einen Schaltkreis der unteren Referenzwiderstände und Schalter 17 erzeugt werden. Eine der oberen Referenzspannungen, die durch eine Serienschaltung der oberen Referenzwiderstände 18 erzeugt werden, wird einem anderen Anschluß von SW2 zugeführt. Weiterhin ist wie bei der Fig. 1 jeder Verbindungskondensator C2 zwischen Verbindungspunkte geschaltet, an denen ein Anschluß des Kopplungskondensators C1, der Eingangsanschluß des Inverters 6 und ein Anschluß des dritten Schalters SW3 von jedem Komparator 8 miteinander verbunden sind.
Die Eingeschaltet/Gesperrt-Zeitsteuerung der vier Schalter, d. h. von SW1, SW2, SW3 und SW5, ist Fig. 7 gezeigt (SW4 ist nicht vorhanden). Während der Abtastperiode befinden sich sowohl SW1 als auch SW3 im Eingeschaltet-Zustand. Der Kopplungskondensator C1 speichert elektrische Ladungen entsprechend zu Vin (d. h. der analogen Eingabe von der Quelle 1). Anschließend beginnt die Halteperiode, bei der der Kopplungskondensator C1 die elektrische Ladung hält, auch wenn SW1 und SW3 gesperrt geschaltet werden. Anschließend wird SW2 eingeschaltet. Eine der oberen Referenzspannungen wird einem Anschluß von C1 zugeführt. Eine Analog/Digital-Wandlung beginnt mit den beiden am weitesten links stehenden Bits (die obere Vergleichsperiode). Nachdem SW2 in den Gesperrt- Zustand geschaltet ist, wird SW5 in den Eingeschaltet-Zustand geschaltet. Dies erlaubt, daß die untere Vergleichsperiode begonnen werden kann. Eine Analog/Digital-Wandlung beginnt mit den beiden am weitesten rechts stehenden Bits. Anschließend wird eine der unteren Referenzspannungen, die durch den Schaltkreis der unteren Referenzwiderstände und der Schalter 17 entsprechend zu dem Wandlungsergebnis der beiden am weitesten links stehenden Bits ausgewählt ist, jeweils einem Anschluß von SW5 zugeführt. Die unteren Referenzspannungen, die den vierten Schaltern SW5 zugeführt werden, werden von dem Schaltkreis 17 als Ergebnis einer gleichen Aufteilung eines Spannungsintervalls der oberen Referenzspannung erhalten, wobei das Intervall die Spannung von der analogen Eingangssignalquelle 1 enthält.

Vierte Ausführungsform

Im folgenden wird insbesondere auf Fig. 4 Bezug genommen, in der der Aufbau eines seriell-parallelen 4-Bit ADC in Übereinstimmung mit der vierten Ausführungsform gezeigt ist. Der Komparator 16 dieser Ausführungsform besitzt eine zweistufige Inverter- Konfiguration, so daß er zusätzlich zu den in Fig. 3 gezeigten konstruktiven Elementen einen zweiten Kopplungskondensator C3, einen zweiten Inverter 12 und einen vierten Schalter SW4 enthält. Der Ausgabeanschluß des ersten Inverters 6 ist mit einem Anschluß des zweiten Kopplungskondensators C3 verbunden. Der andere Anschluß von C3 ist mit dem Eingangsanschluß des zweiten Inverters 12 verbunden. Ein Anschluß von SW4 ist mit dem Eingangsanschluß des zweiten Inverters 12 verbunden, während der andere Anschluß von SW4 mit dem Ausgangsanschluß des zweiten Inverters 12 verbunden ist. Zusätzlich ist in dieser Ausführungsform jeder zweite Verbindungskondensator C4 zwischen Verbindungspunkte geschaltet, an denen ein Anschluß des zweiten Kopplungskondensators C3, der Eingangsanschluß des zweiten Inverters 12 und ein Anschluß des vierten Schalters SW4 von jedem Komparator 16 miteinander verbunden sind. Die Eingeschaltet/Gesperrt-Zeitsteuerung von SW1, SW2, SW3, SW4 und SW5 ist dieselbe wie die in Fig. 7 gezeigte.

Fünfte Ausführungsform

Bezug nehmend auf Fig. 5 ist im folgenden der Aufbau eines 3-Bit ADC der fünften Ausführungsform gezeigt. In dieser Ausführungsform nimmt der Differenz-Chopper- Komparator die Stelle des Inverter-Chopper-Komparators ein. Eine in Fig. 5 gezeigte Serienschaltung der Referenzwiderstände 4 teilt eine Potentialdifferenz zwischen zwei Referenzspannungsquellen 2 und 3 auf, um die Potentialdifferenzen zwischen allen zwei benachbarten Anschlüssen der 13 Anschlüsse gleich zueinander einzustellen. Eine Komparatoranordnung besteht aus 13 Differenz-Chopper-Komparatoren 24, von denen nur sieben in der Mitte über ihre jeweiligen Ausgangsanschlüsse mit dem Logikschaltkreis 5 verbunden sind. Die Ausgabe des Logikschaltkreises 5 ist eine ADC-Ausgabe 9. Drei der Komparatoren 24 an einem Ende der Komparatoranordnung stellen eine erste redundante Komparatoranordnung 23 dar, und die drei an dem anderen Ende stellen eine zweite redundante Komparatoranordnung 25 dar.
Die Komparatoren 24 sind jeweils gemäß Fig. 29 aufgebaut. Die Eingeschaltet/Gesperrt- Zeitsteuerung von SW5 bis SW8 ist in Fig. 31 gezeigt. Diese Ausführungsform enthält weiterhin vier Kondensatornetzwerke, die jeweils erste bis vierte Verbindungskondensatoren C7 bis C10 umfassen. Insbesondere sind C7, C8, C9 und C10 zwischen die Eingangsanschlüsse der ersten Spannungfolger 19, zwischen die Eingangsanschlüsse der zweiten Spannungsfolger 21, zwischen die nicht invertierenden Eingangsanschlüsse des zweiten Differenzverstärkers 22 und zwischen die invertierenden Eingangsanschlüsse des zweiten Differenzverstärkers 22 aller jeweils zwei benachbarter Komparatoren 24 geschaltet.

Sechste Ausführungsform

Bezug nehmend auf Fig. 6 ist der Aufbau eines seriell-parallelen 5-Bit ADC in Übereinstimmung mit der sechsten Ausführungsform gezeigt. Eine analoge Eingangssignalquelle 1 ist jeweils mit einer oberen Komparatoranordnung 31, einer ersten unteren Komparatoranordnung 26 und einer zweiten unteren Komparatoranordnung 32 verbunden. Referenzspannungen, die durch eine Schaltung von Referenzwiderständen und Schaltern 35 aus einer Potentialdifferenz zwischen einer ersten und einer zweiten Referenzspannungsquelle 2 und 3 erzeugt werden, werden den drei Komparatoranordnungen 31, 26 und 32 zugeführt. Genau gesagt ist die Potentialdifferenz zwischen den Quellen 2 und 3 gleichmäßig in vier Spannungsintervalle aufgeteilt. Die Referenzspannungen, die durch die gleiche Aufteilung erhalten werden, werden der oberen Komparatoranordnung 31 zugeführt. Die Ausgabe der oberen Komparatoranordnung 31 wird durch eine obere Logikschaltung 30 in eine 2-Bit obere ADC-Ausgabe 29 umgewandelt. Sieben Feinreferenzspannungen, die als ein Ergebnis einer gleichen Aufteilung der zweiten Spannungsintervalle erhalten werden, werden jeweils der ersten und zweiten unteren Komparatoranordnung 26 und 32 zugeführt.
Die Ausgabe der ersten unteren Komparatoranordnung 26 wird durch einen ersten unteren Logikschaltkreis 27 in eine 3-Bit erste untere ADC-Ausgabe 28 umgewandelt. Die Ausgabe der zweiten unteren Komparatoranordnung 32 wird währenddessen durch eine zweite untere Logikschaltung 33 in eine 3-Bit zweite untere ADC-Ausgabe 34 umgewandelt. Die obere ADC-Ausgabe 29 wird entweder mit der ersten unteren ADC-Ausgabe 28 oder mit der zweiten unteren ADC-Ausgabe 34 zusammengeführt, um eine 5-Bit ADC-Ausgabe dieser Ausführungsform zu erhalten. In diesem Fall wird die Verbesserung einer Analog/Digital-Wandlungsgeschwindigkeit über eine Multiplex-Arbeitsweise erreicht. Außerdem sind die obere Komparatoranordnung 31, die erste untere Komparatoranordnung 26 und die zweite untere Komparatoranordnung 32 jeweils mit einem Kondensatornetzwerk versehen, das (nicht gezeigt) Verbindungskondensatoren ähnlich zu denen umfaßt, die in den vorhergehenden Ausführungsformen verwendet wurden.

Arbeitsweise und Effekte der Ausführungsformen

Die Arbeitsweise und Effekte eines Kondensatornetzwerks der Verbindungskondensatoren C2 wird ausführlich unter Bezugnahme auf die erste Ausführungsform (Fig. 1) be schrieben. Wenn die Geräteparameter zwischen den Komparatoren 8 abgestimmt sind, gibt es keinen Unterschied zu dem herkömmlichen ADC. Dies wird im folgenden erläutert.
Während der Abtastdauer und der Haltedauer sind Spannungen an 13 Knoten, die durch Nk (k = - 6, ..., - 2. - 1, 0, 1, 2, ..., 6) dargestellt werden, Va. Da die Spannung, die an dem Verbindungskondensator C2 anliegt, Null ist, speichert der Verbindungskondensator C2 überhaupt keine elektrische Ladung. Dieser Zustand ist gleich dem Zustand, in dem der Verbindungskondensator C2 nicht zwischen zwei benachbarte Knoten Nk + 1 und Nk geschaltet ist. Mit anderen Worten, steigt während der Abtastdauer der Eingangskapazitätswert aus der Sicht der analogen Eingangssignalquelle 1 nicht an, trotz der Tatsache, daß der Verbindungskondensator C2 zwischen die benachbarten Knoten geschaltet ist.
Während der Vergleichsdauer kann die Spannung an Nk (k = -6, ..., -2, -1, 0, 1, 2, 6) über die Formel (3) wie folgt ausgedrückt werden:
VNk = Vrefk - Vin + Va (6)
wobei Vrefk die Referenzspannung darstellt, die dem Anschluß von SW2 des Komparators 8 mit dem Knoten Nk zugeführt wird.
Aus der Formel (6) ergibt sich folgendes:
VNk+1 - VNk = Vrefk+1 - Vrefk = VR (konstant) (7)
Demgemäß wird dieselbe Spannung an jeden Verbindungskondensator C2 angelegt. Dies zeigt, daß einzelne elektrische Ladungen, die in zwei Verbindungskondensatoren C2 gespeichert sind, die mit demselben Nk verbunden sind, denselben Absolutwert und entgegengesetzte Vorzeichen besitzen. Der Betrag der elektrischen Ladung, die in dem Verbindungskondensator C1 gespeichert ist, bleibt daher unverändert und Vin schwankt nicht. Dementsprechend gibt es keine Veränderung zu VNk im Vergleich zu Vb der Formel (3) des herkömmlichen Beispiels, und die Einschaltung des Verbindungskondensators C2 führt zu keiner Schwankung des Wertes von VNk. Das bedeutet, daß die Spannungsvergleichsoperation dieselbe ist wie diejenige, die durch einen herkömmlichen Komparator ausgeführt wird. Wenn es keine Variation in Geräteparametern gibt, obwohl der Verbindungskondensator C2 zwischen die Komparatoren 8 geschaltet ist, heißt das, daß es keine ungünstigen Auswirkungen auf die Komparatoren gibt.
Ein Fall, bei dem keine genaue Abstimmung zwischen den Komparatoren 8 vorliegt, wird im folgenden beschrieben. Auch wenn die Variation der Geräteparameter von SW1 und SW3 dazu führt, daß der Betrag der elektrischen Ladung, die aufgrund der Durchleitung eingespeist wird, variieren, werden die daraus herrührenden Auswirkungen einer solchen ungünstigen Variation vermindert, wodurch die DNL vermindert wird. Dies wird im folgenden ausführlich beschrieben.
Wenn der Verbindungskondensator C2 nicht mit den Komparatoren 8 verbunden ist, verursacht dies die folgende Offset-Spannung. Die elektrische Ladung, die in dem Verbindungskondensator C1 während der Abtastperiode gespeichert wird, wird durch die Formel (1) wiedergegeben, und da die elektrische Ladung Qc aufgrund der Durchleitung zu der Zeit eingespeist wird, wenn die Abtastperiode in die Halteperiode übergeht, gelten die folgenden Formeln (8) und (9).
C1 (Vin - Va) = C1 (Vref - Vb') + Qc (8)
Vb' = Vref - Vin + Va + Qc/C1 (9)
Aufgrund der Auswirkung der eingespeisten elektrischen Ladung Qc, wird Vb der Formel (3) zu Vb' der Formel (9). Beim Vergleich von (3) mit (9) ist die Offset-Spannung 4c/Q1 offensichtlich zu Vref hinzugefügt, was zu der Schwankung der Schwellwertspannung des Komparators 8 führt. Mit anderen Worten verursacht die Schwankung der Geräteparameter die Schwenkung der Schwellwertspannung des Komparators. Im Ergebnis wird die DNL größer.
Ein Fall, bei dem der Verbindungskondensator C2 zwischen die Komparatoren 8 geschaltet ist, wird im folgenden unter Bezugnahme auf Fig. 8 erläutert.
Während der Abtastdauer wird der Verbindungskondensator C2 von den niederfrequenten Eingangssignalen nicht verwendet. Die Komparatoren 8 werden jeweils mit einem gleichen Betrag elektrischer Ladung geladen. Dies bewegt die Schwellwertspannung jedes Komparators gleichmäßig. Die DNL steigt deshalb nicht an. Es wird hier angenommen, daß die elektrische Ladung (-qc) an dem Knoten N0 eingespeist wird, der nicht mit allen anderen Knoten zu dem Zeitpunkt abgestimmt werden kann, wenn die Abtastperiode in die Halteperiode übergeht. Die DNL aufgrund der Schwankung in dem Betrag der elektrischen Ladung (-qc) wird beschrieben.
Während der Vergleichsdauer läßt sich die Spannung VNk an dem Knoten Nk ausdrücken durch:
VNk = Vrefk - (Vin - Va + Vck) (10)
wobei Vck die Offset-Spannung aufgrund der Durchleitung darstellt.
Ein Herausfinden von Vck der Formel (10) macht es möglich, die DNL zu berechnen. Aus dieser Sicht muß zunächst Vck erhalten werden.
Die Erhaltungsformeln der elektrischen Ladung für den zentralen Knoten N0 sind:
q21 = C2 VR + qc2 (11)
q20 = C2 VR - qc3 (12)
q10 = qa + qc1 (13)
wobei:
qa = C1 (Vin - Va)
qc = qc1 + qc2 + qc3 (14)
Da es keine Bewegung der elektrischen Ladung nach dem Beginn der Vergleichsperiode gibt, in der die Spannungen an jedem Knoten stabil werden, werden die Knoten an dem Knoten N0 zur Berechnung aufgeteilt. Hinsichtlich der elektrischen Ladung, die in dem Kopplungskondensator C1 gespeichert ist, der mit dem mittleren Knoten N0 verbunden ist, ergibt sich das Folgende aus der Formel (13).
C1 (Vin - Va + Vc0) = qa + qc1 (15)
Deshalb,
Vc0 = qc1/C1 (16)
Danach werden die Knoten N1, N2, N3 usw. mit einem höheren Potential als der mittlere Knoten N0 betrachtet. Hinsichtlich der elektrischen Ladung des Verbindungskondensators C2, der mit dem mittleren Knoten N0 verbunden ist, ergibt sich das folgende aus der Formel (11).
C2 (VR - Vc1 + Vc0) = C2VR + qc2 (17)
Deshalb,
- Vc1 + Vc0 = qc2/C2 (18)
Da an den Knoten N1, N2, N3 usw. mit dem höheren Potential qc = 0 ist, lauten die Erhaltungsformeln der elektrischen Ladung an dem Knoten Nk (k = 1, 2, 3,.., 6):
- qlk - q2k+1 + q2k = -qa (19)
Mit der Anschlußspannung des Kondensators, der mit dem Knoten Nk verbunden ist, wird die Formel (19):
- C1 (Vin - Va + Vck+l) - C2 (VR - Vck+2 + Vck+1)
+ C2 (VR - Vck+1 + Vck) = -qa (20)
Um die Formel (20) einfacher zu machen, kann sie folgendermaßen umgeschrieben werden:
Vck+2 - α Vck+ 1 + Vck = 0 (21)
wobei a = 2 + r und r = C1/C2 sind.
(21) kann folgendermaßen transformiert werden:
Vck+2 - αVck+1 = β (Vck+1 - αVck) (22)
Vck+2 - βVck+1 = α (Vck+1 - βVck) (23)
Da (22) und (23) geometrische Reihen sind, können sie folgendermaßen dargestellt werden:
Vck+1 - α Vck = βk (Vc1 - α Vc0) (24)
Vck+1 - β Vck = αk (Vc1 - β Vc0) (25)
(24) und (25) gelten gleichzeitig, um Vck zu finden, das folgendermaßen lautet:
Vck = 11(β - α (βk(Vc1 - α Vc0) - αk (Vc1- β Vc0) (26)
wobei k = 1, 2, 3, .... ist.
α = {2+ r + (r² + 4r)1/2}2 > 1
β = {2 + r - (r² + 4r)1/2}/2 < 1
Als nächstes werden die Knoten N-1, N-2, N-3 usw. mit einem Potential niedriger als der mittlere Knoten N0 betrachtet. Hinsichtlich der elektrischen Ladung des Verbindungskondensators C2, der mit dem mittleren Knoten N0 verbunden ist, ergibt sich folgendes aus der Formel (12).
C2 (VR - Vc0 + Vc-1) = C2VR - qc3 (27)
Deshalb,
- Ve-1 + Vc0 = ge3/C2 (28)
Da an dem Knoten N-1, N-2, N-3 usw. qc = 0 ist, lauten die Erhaltungsformeln der elektrischen Ladung an jedem Knoten N-k (k = 1, 2, 3, ..., 6):
- q1-k - q2- (k+1) ± q2-k = -qa (29)
Mit der Anschlußspannung des Kondensators, der mit dem Knoten N-k verbunden ist, wird die Formel (29):
- C1 (Vin - Va + Vc-(k+1)) - C2 (VR - Vc-(k+2)
+ Vc -(k+1)) + C2 (VR - Vc-(k+1) + Vc-k) = -qa (30)
Um die Formel (30) einfacher zu machen, kann sie folgendermaßen umgeschrieben werden:
Vc-(k+2) - aVc-(k+1) + Vc-k = 0 (31)
Diese Formel (31) kann mit einer geometrischen Reihe, wie in Formei (21), folgendermaßen ausgedrückt werden:
Vc-k-1/(β - α) {βk (Vc-1 - αVc0) - αk (Vc-1 - β Vc0)} (32)
wobei k = 1, 2, 3, ...
Wenn sowohl der Kopplungskondensator C1 als auch der Verbindungskondensator C2 bis ins Unendliche existieren, wird die Offset-Spannung aufgrund von -qc an einem Punkt Null, der sehr weit von dem mittleren Knoten N0 entfernt ist, wobei dies dazu führt, daß das Folgende gilt.
Vck = 0 (k → ∞), Vc-k = 0 (k → ∞) (33)
Die Formeln (26) und (32) erfüllen die Formel (33) mit den folgenden Bedingungen:
Vc1 - βVc0 = 0 (34)
Vc-1 - βVc0 = 0 (35)
Wenn die Formeln (14), (16), (18), (26), (28), (32), (34) und (35) gleichzeitig gelten wird die folgende Formel erhalten.
Vck = βkqc/{C1 + 2C2 (1 - β)} (36)
wobei k = 0, 1, 2, 3 usw. und
Vc-k = βkqc/{C1 + 2C2 (1 - β)} (37)
wobei k = 1, 2, 3, ...
In der obigen Berechnung hat sich die Offset-Spannung Vck (k = - 6, ..., - 2, - 1, 0, 1, 2, 6) in der Formel (10) aus den Formeln (36) und (37) ergeben.
Wenn die analoge Eingangsspannung Vin zwischen zwei benachbarten Referenzspannungen Vrefk und Vref(k-1) liegt, wobei k = 1, 2, 3, ..., beträgt, ist eine ADC-Ausgabe als Code< k> gegeben, und wenn Vin zwischen Vref(-k+1) und Vref(-k) liegt, wobei k = 1, 2, 3, beträgt, ist eine ADC-Ausgabe als Code< -k> gegeben. Wenn Code< 1> ein fehlender Code in dem Fall ist, indem der Verbindungskondensator C2 nicht mit den Komparatoren 8 verbunden ist, gelten die folgenden Formeln.
- Vc0 = -qc/C1 = VR (38)
qc = - C1 VR (39)
Wenn die Verbindungskondensatoren C2 mit den Komparatoren 8 verbunden sind, gilt die folgende Formel.
(VR - Vck + Vck-1) / VR = 1 + (- Vck + Vck-1)/VR (40)
Der zweite Term auf der rechten Seite von (40) stellt den differenziellen nichtlinearen Fehler (d. h. die DNL) dar. Die Formel (40) wird mit Hilfe der Formeln (36), (37) und (39) wie folgt vereinfacht:
DNL(Code< k> = (-Vck + Vck-1)/VR = - C1βk-1(1 - β)/{C1 + 2C2 (1 - β)} (41)
wobei k = 0, 1, 2, 3, ....
DNL(Code< -k> ) = (-Vck + Vck-1)VR = C1βk-'(1 - β)/{C1 + 2C2 (1 - β)} (42)
wobei k = 1, 2, 3, ....
Ein ECF (Fehlerkorrekturfaktor - Error Correction Factor) als ein Index für die Darstellung des Grades der Verbesserung in dem DNL wird durch die folgende Formel definiert.
ECF = 100 (1 - DNLc/DNLuc) (43)
wobei DNLc und DNLuc jeweils den korrigierten DNL (max) und den unkorrigierten DNL (max) darstellen. Wenn DNLuc = 1 LSB, liegt ein Fall der Formel (41) vor, wobei k = 1 auf DNLc angewendet. Deshalb kann die Formel (43) folgendermaßen umgeschrieben werden:
ECF = 100 [1 -r(1 - β)/{r + 2 (1 - β)}], (44)
wobei r = C1/C2.
Fig. 9 zeigt wie einen ADC, in dem die fehlende Anpassung bei der elektrischen Ladung den Zustand eines fehlenden Codes an einer Stelle verursacht, wenn der Verbindungskondensator C2 nicht zwischen die Komparatoren geschaltet ist, wobei die DNL durch Schaltung des Verbindungskondensators C2 zwischen sie verbessert wird. Wie aus der Figur zu erkennen ist, wird -1 LSB auf - 0,28LSB vermindert, oder der DNL wird um 72% verbessert. Fig. 10 zeigt das Verhältnis von C1/C2 über dem ECF. Wenn C1/C2 = 1 ist, wird der DNL um 72% vermindert. Wenn C1/02 = 2 ist, wird er um 58% vermindert. Die obigen Berechnungsergebnisse wurden unter der Annahme erhalten, daß eine unbegrenzte Anzahl von Kopplungskondensatoren C1 und Verbindungskondensatoren C2 verbunden sind. Die Offset-Spannung Vck wird bei Vc5 und Vc-5 jedoch fast Null. Es ist daher möglich, diese Berechnungsergebnisse auf solche Fälle anzuwenden, bei denen fünf oder mehr Komparatoren an jeder Seite eines Komparators verbunden sind, in denen -qc eingespeist wird. Eine Simulation mit Hilfe von SPICE (ein Simulationsprogramm, bei dem der Schwerpunkt auf einer integrierten Schaltung liegt) wurde mit der Erzeugung einer fehlenden Anpassung in den Geräteparametern von einem der 11 Komparatoren in der Mitte durchgeführt. Diese Simulation bestätigte die vorhergehenden Berechnungsergebnisse.
Wegen eines linearen Netzwerkes ist es zulässig, das Prinzip der Überlagerung anzuwenden. Nicht nur wenn Schwankungen in der Schwellwertspannung deutlich bei einem einzelnen bestimmten Komparator auftreten, sondern ebenfalls, wenn sie sogar bei zwei oder mehr Komparatoren auftreten, ist es zulässig, Berechnungen unter der Annahme durchzuführen, daß Fehler nur bei einem von ihnen auftreten und durch eine Addierung der Ergebnisse, die für jeden Komparator berechnet wurden. Fig. 11 zeigt, wie die Verbindungskondensatoren C2 den DNL dann verbessern, wenn elektrische Ladung, die einen Fehler der ADC-Ausgabe verursachen wird, in zwei Komparatoren eingespeist wird. Es ist nachgewiesen, daß, sogar wenn die Schwellwertspannungen schwankt, die Auswirkungen solcher Schwankungen unterdrückt werden können. Der DNL ist dementsprechend verbessert.
Diese Berechnungsergebnisse betreffen den Fall, in dem die Beträge der elektrischen Ladung, die von jedem Schalter eingespeist werden, variieren. Da jedoch Q = CV ist, wobei Q den Betrag der elektrischen Ladung darstellt, C die Kapazität darstellt und V die Anschlußspannung eines Kondensators darstellt, und da es sich außerdem um ein lineares Netz werk handelt, ist es möglich, die Schwankung in dem Betrag der elektrischen Ladung durch die Schwankung in den Kopplungskondensatoren C1 und den Verbindungskondensatoren C2 zu ersetzen. Dementsprechend kann, auch wenn die Kapazitäten der Kopplungskondensatoren C1 und Verbindungskondensatoren C2 schwanken, der DNL aus demselben Grund verbessert werden. Auch wenn außerdem die Referenzwiderstände schwanken, was zu einer Schwankung der Referenzspannungen führt, kann der DNL entsprechend verbessert werden.
Eine Simulation mit Hilfe von SPICE wurde durchgeführt, um die Auswirkungen der Schwankungen in der Kapazität der Kopplungskondensatoren C1 und Verbindungskondensatoren C2 auf eine DNL-Verschlechterung zu überprüfen, wenn C1/C2 = 1 ist. Die Tabelle zeigt sowohl den Grad der DNL-Verschlechterung, wenn ein Kopplungskondensator C1 um 10% in seinem Kapazitätswert ansteigt, als auch den Grad der DNL-Verschlechterung, wenn ein Verbindungskondensator C2 in seinem Kapazitätswert um 10% ansteigt. Der Grad der DNL-Verschlechterung wird deutlich weniger beeinträchtigt, wenn die Kapazität von C2 ansteigt als wenn die Kapazität des Kopplungskondensators C1 ansteigt. Da sich der Grad der DNL-Verschlechterung innerhalb des Bereichs eines Simulationsfehlers befindet, wenn C2 ansteigt, wird er in der Tabelle als "unter 0,1 LSB" bezeichnet. Dies zeigt an, daß die Außenwirkung aufgrund der Schwankung von C2 sehr viel kleiner ist, als die aufgrund der Schwankung von C1. Dies zeigt, daß, obwohl C2 variiert, was zu einer Verschlechterung des DNL führt, der resultierende Verschlechterungsgrad zur Beachtung zu klein ist.

Tabelle

Anstieg der Kapazität Betrag der DNL-Verschlechterung
Kap.-Wert von C1 steigt um 10% an 0,4 LSB
Kap.-Wert von C2 steigt um 10% an unter 0,1 LSB
Da ein Kondensatorelement zwischen den Komparator-Bestandteilen angeordnet werden kann, kann dadurch verhindert werden, daß die Fläche des Chips ansteigt. Aufgrund der Streuung der erzeugten elektrischen Ladung über die Verbindungskondensatoren können die obigen Effekte außerdem unabhängig von einer Stromversorgungsspannung erhalten werden. Diese Effekte können deshalb bei einer niedrigen Stromversorgungsspannung erhalten werden.
In Fig. 1 sind sieben Komparatoren, die mit Vrefk (k = -3, -2, -1, 0, 1, 2, 3) verbunden sind, diejenigen, die auch als wesentliche Elemente eines herkömmlichen 3-Bit ADC erforderlich sind. Außer diesen sieben Komparatoren enthält die erste Ausführungsform weiterhin die erste und zweite redundante Komparatoranordnung 7 und 11.
In dem Fall, daß diese redundanten Komparatoranordnungen 7 und 11 nicht verbunden sind, sind die Komparatoren mit einer Verbindung zu Vref3 und Vref-3 mit einem Verbindungskondensator C2 verbunden, und die Bewegung elektrischer Ladung während der Vergleichsperiode unterscheidet sich von der Bewegung bei allen anderen Komparatoren. Die Anschlüsse der Verbindungskondensatoren C2, die mit N3 und N-3 verbunden sind, sind nicht mit einem weiteren Verbindungskondensator C2 verbunden. Elektrische Ladung, die in entsprechenden Kopplungskondensatoren C1 gespeichert ist, bewegt sich, was dazu führt, daß die abgetastete Vin variiert. Die erste und zweite redundante Komparatoranordnung 7 und 11 sind vorgesehen, um die Schwankung von Vin an beiden Enden zu vermindern. Aus dem obengenannten Grund variiert Vin bei den jeweiligen äußersten Komparatoren der ersten und zweiten redundanten Komparatoranordnung 7 und 11. Um zu verhindern, daß dieser nachteilige Effekt die Schwellwertspannungsfehler der mittleren sieben Komparatoren für die 3-Bit Analog/Digital-Umwandlung vergrößert, erfordern die redundanten Komparatoranordnungen 7 und 11 jeweils eine Mehrzahl von Komparatoren. Diese Bereitstellung von Verbindungskondensatoren C2 erfordert selbst keinen zusätzlichen Stromverbrauch. Andererseits erfordert die Bereitstellung der redundanten Komparatoranordnungen 7 und 11 etwas zusätzlichen Stromverbrauch in dem ADC.
In Übereinstimmung mit der Ausführungsform, die unter Bezugnahme auf Fig. 12 bis Fig. 15 beschrieben ist, kann die Frequenzcharakteristik des ADC verbessert werden. Der in Fig. 1 gezeigte Komparator 8 besitzt vier Paare von MOS-Transistoren, MP1 und MN1, MP2 und MN2, MP3 und MN3 und MP4 und MN4 aus Fig. 12. Die analoge Eingangssignalquelle 1 ist mit den Drain-Anschlüssen von MP1 und MN1 verbunden, die zusammen SW1 bilden. MP2 und MN2, die SW2 bilden, sind mit einer Reihenschaltung von Referenzwiderständen 4 verbunden. Während der Abtastdauer befindet sich sowohl das Paar von MP1 und MN1 als auch das Paar von MP3 und MN3, das den Schalter SW3 bildet, im Ge schaltet-Zustand, während sich andererseits das Paar von MP2 und MN2 im Gesperrt- Zustand befindet. Die Konstanten in einem Wechselstrom-Ersatzschaltkreis zu dem der Fig. 12, die in Fig. 13 gezeigt ist, können folgendermaßen angegeben werden:
rd1 = rp1 + rn1 (45)
wobei rp1 den Drain-Source-Widerstand von MP1 im Geschaltet-Zustand darstellt und rn1 den Drain-Source-Widerstand von MN1 im Geschaltet-Zustand;
rd2 = rp2 + rn2 (46)
wobei rp2 den Drain-Source-Widerstand von MP2 im Geschaltet-Zustand darstellt und rn2 den Drain-Source-Widerstand von MN2 im Geschaltet-Zustand;
C5 = Cgdp2 + Cgdn2 (47)
wobei Cgdp2 die Gate-Drain-Kapazität von MP2 darstellt und Cgdn2 die Gate-Drain- Kapazität von MN2 darstellt;
gm = gmp4 + gmn4 (48)
wobei gmp4 die wechselseitige Leitfähigkeit von MP4 und gmn4 die wechselseitige Leitfähigkeit von MN4 darstellt; und
R0 = rdp4rdn4/(rdp4 + rdn4) (49)
wobei rpd4 den Ausgangswiderstand von MP4 darstellt, und rdn4 den Ausgangswiderstand von MN4 darstellt.
In Fig. 14 ist der Wechselstrom-Ersatzschaltkreis für die Komparatoranordnung 10 mit einem Kondensatornetzwerk der Fig. 1 wiedergegeben. Im folgenden wird ein Fall beschrieben, in dem gm (d. h. die Summe der wechselseitigen Leitfähigkeit von MP4 und der wechselseitigen Leitfähigkeit von MN4, die durch die Formel (49) für einen Komparator angegeben werden, der mit dem Knoten N1 verbunden ist) einen niedrigeren Wert von gmc auf grund der Schwankung der Geräteparameter verglichen mit einem anderen Komparator annimmt, der mit einem anderen Knoten verbunden ist. Es wird hier angenommen, daß bei einer Übertragungsfunktion der Hauptpol deutlich niedriger als die anderen Nicht-Hauptpole ist, so daß die Nicht-Hauptpole vernachlässigt werden können. Zur Berechnung der Annäherung des Hauptpols wird die Analyse der Nullwert-Zeitkonstanten verwendet.
Die Nullwert-Zeitkonstante jedes Kondensators des Komparators, der mit dem ersten Knoten N1 verbunden ist, wird zuerst herausgefunden.
Um den Widerstand R1c0 aus der Sicht des Kopplungskondensators C1 herauszufinden, wird, wie in Fig. 15(a) gezeigt eine Stromquelle verbunden. v1 und v2 können angegeben werden durch:
v1 = rd1i (50)
v2 = Vg1 - rd2i (51)
wobei i den Stromwert der Stromquelle darstellt. Weiterhin gilt die Formel:
R1c0 = (Vg1 - v1)/i (52)
Weiterhin gilt das Folgende aufgrund der Kirchhoffschen Gesetze.
i - gmcVg1 - v2/R0 = 0 (53)
Wenn die Formeln (50), (51), (52) und (53) gleichzeitig gelten, um R1c0 herauszufinden, wird dieser zu:
R1c0 = (1 + rd2/R0)/(1/R0 + gmc) + rd1 (54)
Da R0 > rd2 > 1, kann die Formel (54) folgendermaßen angenähert werden:
R1c0 = 1/gmc + rd1 (55)
Deshalb beträgt die Nullwert-Zeitkonstante von C1:
C1 R1c0 = C1 (1/gme + rd1) (56)
Um den Widerstand R2c0 aus der Sicht des Verbindungskondensators C2 herauszufinden, wird wie Fig. 15(b) gezeigt, eine Stromquelle verbunden. v3 und v4 werden angegeben durch:
v3 = ird2 + Vg1 (57)
v4 = - ird2 + Vg2 · (58)
Weiterhin ist das Folgende durch die Kirchhoffschen Gesetze gegeben.
- 1 + gmcVg1 - v1/R0 = 0 (59)
1 -gmVg2 - v21R0 = 0 (60)
R2c0 = (Vg2 - Vg 1)/i (61)
Wenn die Formeln (57), (58), (59), (60) und (61) gleichzeitig gelten, um R2c0 herauszufinden, wird dieser zu:
R2c0 = (1 + rd21R0)/(gm + 1/RO)
- (1 + rd21R0)/(gmc + 1/RO) (62)
Da R0 > rd2 > 1, kann die Formel (62) folgendermaßen angenähert werden:
R2c0 = (gmc - gm)/(gmcgm) (63)
Deshalb beträgt die Nullwert-Zeitkonstante von C2:
C2 R2c0 = C2 (gmc - gm)/(gmegm) (64)
Um den Widerstand Rsc0 aus der Sicht der Gate-Drain.-Kapazität C5 von SW2 herauszufinden, wird eine Stromquelle wie in Fig. 15(c) gezeigt, verbunden. v5 wird angegeben durch:
v5 = Vg1 - rd2i (65)
Weiterhin gilt das Folgende:
RscO = Vg1/i (66)
Außerdem ist das Folgende durch die Kirchhoffschen Gesetze gegeben.
i-gmcVg1 - v51R0 = 0 (67)
Wenn die Formeln (65), (66) und (67) gleichzeitig gelten, um RscO herauszufinden, ergibt dies:
RscO = (1 + rd21R0)/(gmc + 1/R0) (68)
Da R0 > 1, kann die Formel (68) folgendermaßen angenähert werden:
RscO = 1/gmc (69)
Deshalb beträgt die Nullwert-Zeitkonstante von C5 von SW2:
Cs RscO = C5 / gmc (70)
Die Nullwert-Zeitkonstante von jedem Kondensator des Komparators, der mit dem zweiten Knoten N2, anschließend an den ersten Knoten N1, verbunden ist, ist herausgefunden.
Um den Widerstand R20 aus der Sicht des Verbindungskondensators C2 herauszufinden, wird eine Stromquelle verbunden, was in Fig. 15(d) gezeigt ist. v6 und v7 werden angegeben durch:
v6 = Vg2 - ird2 (71)
v7 = Vg3 + ird2 (72)
Weiterhin gilt das Folgende:
R20 = (Vg2 - Vg3)/i (73)
Außerdem ist das Folgende durch die Kirchhoffschen Gesetze gegeben.
i - gmVg2 - v6/R0 = 0 (74)
- i + gmVg3 - v7/R0 = 0 (75)
Wenn die Formeln (71), (72), (73), (74) und (75) gleichzeitig gelten, um R20 herauszufinden, ergibt dies:
R20 = 0 (76)
Die Nullwert-Zeitkonstante von C2 beträgt deshalb:
C2 R20 = 0 (77)
Da der Schaftkreis der zum Herausfinden des Widerstandes R10 und des Widerstandes Rs0 aus der Sicht von C1 und C5 verwendet wird, derselbe wie oben ist, werden die Nullwerte-Zeitkonstanten gleich wie in dem Fall, in dem C1 und C5 des Komparators mit dem ersten Knoten N1 verbunden sind. Deshalb,
C1 R10 = C1 R1c0 (78)
C5 R20 = C5 R2c0 (79)
Die Nullwert-Zeitkonstante b1 für N Komparatoren kann angegeben werden durch:
b1 = C1 R1c0 + 2C2 R2c0 + (N -1) C1 R10 + NCs R2c0 (80)
Mittlerweile kann die Nullwert-Zeitkonstante b2 für den Fall, daß der Verbindungskondensator C2 nicht vorgesehen ist, angegeben werden durch:
b2 = C1R1c0+(N-1)C1 R1c0 + (N - 1) C1 R10 + NCs R2c0 (81)
Da gmc < gm, führt dies zu: C2 R2c0 < 0. Deshalb ist b1 < b2.
Weiterhin können die -3dB-Frequenz, f1 (-3dB) zu der Zeit, wenn die Verbindungskondensatoren C2 vorgesehen sind, und die -3dB-Frequenz, f2(-3dB) zu der Zeit, wenn die Verbindungskondensatoren C2 nicht vorgesehen sind, folgendermaßen angegeben werden:
f1(-3dB) = 11(2 π b1) (82)
f2(-3dB) = 11(2 π b2) (83)
Aus (82) und (83) folgt f1 (-3dB) > f2(-3db). Dies zeigt, daß die Frequenzcharakteristiken verbessert werden können, wenn Verbindungskondensatoren C2 vorgesehen werden. Die Verschlechterung der Frequenzcharakteristiken aufgrund der Schwankung der Geräteparameter wird aufgrund des Vorhandenseins von Verbindungskondensatoren C2 verbessert. Zusätzlich werden die vorhergehenden Vorteile mit Hilfe von Kondensatoren erhalten, die passive Bauelemente sind, unabhängig von einer Stromversorgungsspannung. Deshalb können diese Effekte auch bei einer niedrigen Stromversorgungsspannung erhalten werden.
Die Tatsache, daß die Frequenzcharakteristiken des ADC mit Hilfe der Bereitstellung von Verbindungskondensatoren C2 verbessert werden, wird außerdem unter Bezugnahme auf die Fig. 16 bis 18 erläutert.
Wenn sich eine Komparatoranordnung in der Abtastperiode befindet, wird ein Sprungsignal als analoges Eingangssignal zugeführt (vgl. Fig. 16). Wenn einer der Inverter 6, der mit dem mittleren Knoten N0 verbunden ist, eine geringere Ansteuerungsleistung als die anderen Inverter besitzt, benötigt die Sprungantwort an dem Knoten N0, wie in Fig. 17 gezeigt, eine längere Zeit, um zu Va zu gelangen (d. h. die Ein- und Ausgangsspannungen des Inverters zu der Zeit, wenn dessen Eingangs- und Ausgangsanschlüsse kurzgeschlossen sind) verglichen mit den Knoten N1 und N-1. Das bedeutet, daß die Frequenzcharakteristiken der gesamten Komparatoranordnung durch solch einen Inverter mit einer geringeren Ansteuerungsleistung begrenzt ist. Wegen der Verbindung der Verbindungskondensatoren C2 jedoch, nähert sich die Spannung am mittleren Knoten N0, wie in Fig. 18 gezeigt, zu der Zeit TA von Fig. 17 den Spannungen der Knoten N1 und N-1 an. Mit anderen Worten wird die Zeit für den Knoten N0 zur Erreichung von Va verkürzt. Die Frequenzcharakteristiken des ADC werden verbessert.
Rauschen von außerhalb des ADC, insbesondere von einer internen Digitalschaltung, ist eine Ursache für die Verschlechterung der Umwandlungsgenauigkeit. Diese Verschlechterung kann durch Verwendung der Verbindungskondensatoren C2 vermindert werden. Das ist im folgenden beschrieben. Die Stromversorgungsspannung variiert, durch Rauschen, was dazu führt, daß die Drain-Spannung des MOS-Transistors schwankt. Als Folge davon schwanken die Bias-Spannung Va und der Spannungsverstärkungsfaktor G eines Inverters des Komparators. Wenn die Schwankungen der Bias- Spannung Va und des Spannungsverstärkungsfaktors G des Inverters durch Rauschen verursacht werden, trifft es zu, daß der Betrag der Änderung von Va und der Betrag der Änderung von G von einem zum nächsten Inverter variieren. Nicht nur aufgrund der Schwankungen der Geräteparameter jedes Inverters, sondern auch aufgrund der unterschiedlichen Anordnung jedes Inverters auf einem Chip und der unterschiedlichen Wege, auf denen jede Stromversorgungsleitung geführt wird, unterscheidet sich die Auswirkung von Rauschen auf jeden Inverter von einem Inverter zum nächsten. Aus diesem Grund variiert die Schwellwertspannung jedes Komparators in unterschiedlicher Weise. Da es über die vorhergehende Gleichstrom- und Wechselstromanalyse nachgewiesen ist, daß die Auswirkungen der Schwankung von Schwellwertspannungen und bei gegenseitigen Leitfähigkeiten vermindert werden, zeigt dies weiterhin, daß die Auswirkungen aufgrund von Rauschen ebenfalls durch ihre Streuung auf wertere Komparatoren vermindert wird.
Wie oben übereinstimmend mit der ersten Ausführungsform beschrieben, bewirken die Verbindungskondensatoren C2, den DNL des ADC zu vermindern und seine Frequenzcha rakteristiken zu verbessern. Zusätzlich werden diese Vorteile sogar bei einer niedrigen Stromversorgungsspannung erhalten. Die Rauschwiderstandsfähigkeit wird ebenfalls verbessert. Entsprechend werden diese Vorteile in der zweiten bis sechsten Ausführungsform erhalten. Es ist möglich, einen von C2 und C4 in der ersten und zweiten Ausführungsform wegzulassen (Fig. 2 und 4). In der fünften Ausführungsform sollte zumindest einer von C7, C8, C9 und C10 verwendet werden.
In Übereinstimmung mit der Konfiguration des ADC, der die Differenz-Chopper- Komparatoren der fünften Ausführungsform verwendet, wird die Fehlerspannung des Komparators 24 entsprechend zu der Abnahme des Fehlers beider Spannungen vermindert, die in einem Paar von Eingangskondensatoren C5 gehalten Werden, d. h. der analogen Eingangsspannung und der Referenzspannung. In Fig. 19 zeigen V1 und V2 die jeweiligen Fehlerspannungen, die in der analogen Eingangsspannung und der Referenzspannung enthalten sind. Aufgrund des Einsatzes der Verbindungskondensatoren werden die Fehlerspannungen jeweils mit B(< 1) multipliziert, was zeigt, daß die Fehlerspannung des Komparators 24 B (V2 - V1) wird und vermindert wird.

Claims

1. Analog/Digital-Wandler umfassend:

einen Referenzspannungsgenerator (2) zur Erzeugung einer Mehrzahl von Referenz- Spannungen;

eine Mehrzahl von Komparatoren (8), wobei jeder Komparator (8) zu zumindest einem weiteren Komparator (8) benachbart ist, wobei:

jeder der Komparatoren (8) Eingangsschalteinrichtungen (SW1, SW2), eine invertierende Verstärkungseinrichtung mit einem Inverter (6) und einem Rückkopplungsschaltungsschalter (SW3), der zwischen einen Eingangsanschluß und einen Ausgangsanschluß des Inverters (6) geschaltet ist; einen Kopplungskondensator (C1), der zwischen die Eingangsschalteinrichtungen (SW1, SW2) und den Inverter (6) geschaltet ist; und einen Knoten (N6-K6) besitzt, der einen Anschluß des Rückkopplungsschaltkreisschalters (SW3), den Eingangsanschluß des Inverters (6) und einen Anschluß des Kopplungskondensators (C 1) verbindet;

die Eingangsschalteinrichtung (SW1, SW2) die Funktion einer sequentiellen Umschaltung zwischen einem analogen Signal und einer der Referenzspannungen des Referenzspannungsgenerators (2) ausführen, um das geschaltete Signal oder die geschaltete Spannung dem Kopplungskondensator (C1) zuzuführen; und dadurch gekennzeichnet, daß

der Knoten (N5-N6) von jedem der Komparatoren (8) mit dem Knoten (N5-N8) eines benachbarten Komparators (8) über einen Verbindungskondensator (C2) verbunden ist.

2. Analog/Digital Wandler umfassend:

einen Referenzspannungsgenerator (2) zur Erzeugung einer Mehrzahl von Referenzspannungen;

jeder der Komparatoren (8) Eingangsschalteinrichtungen (SW1, SW2), eine erste invertierende Verstärkungseinrichtung mit einem ersten Inverter (6) und einem ersten Rückkopplungsschaltungsschalter (SW3), der zwischen einen Eingangsanschluß und einen Ausgangsanschluß des ersten Inverters (6) geschaltet ist, eine zweite invertierende Verstärkungseinrichtung mit einem zweiten Inverter (12) und einem zweiten Rückkopplungsschaltungsschalter (SW4), der zwischen einen Eingangsanschluß und einen Ausgangsanschluß des zweiten Inverters (12) geschaltet ist; einen ersten Kopplungskondensator (C1), der zwischen die Eingangsschalteinrichtungen (SW1, SW2) und den ersten Inverter (6) geschaltet ist; einen zweiten Kopplungskondensator (C3), der zwischen den ersten Inverter (6) und den zweiten Inverter (12) geschaltet ist; einen ersten Knoten, der einen Anschluß des ersten Rückkopplungsschaltungsschalters (SW3), den Eingangsanschluß des ersten Inverters (6) und einen Anschluß des ersten Kopplungskondensators (C1) verbindet; und einen zweiten Knoten besitzt, der einen Anschluß des zweiten Rückkopplungsschaltungsschalters (SW4), den Eingangsanschluß des zweiten Inverters (12) und einen Anschluß des zweiten Kopplungskondensators (C3) verbindet;

die Eingangsschalteinrichtungen (SW1, SW2) die Funktion einer sequentiellen Umschaltung zwischen einem analogen Signal und einer der Referenzspannungen des Referenzspannungsgenerators (2) ausführen, um das geschaltete Signal bzw. die geschaltete Referenzspannung dem ersten Kopplungskondensator (C1) zuzuführen; und dadurch gekennzeichnet, daß

zumindest einer von dem ersten Knoten und dem zweiten Knoten von jedem der Komparatoren (8) jeweils mit dem ersten Knoten und dem zweiten Knoten eines benachbarten Komparators (8) über einen Verbindungskondensator (C2, C4) verbunden ist.

3. Analog/Digital-Wandler umfassend:

einen Referenzspannungsgenerator (2) zur Erzeugung einer Mehrzahl von Referenzspannungen; und

eine Mehrzahl von Komparatoren (24), wobei jeder Komparator (24) benachbart zu zumindest einem weiteren Komparator (24) ist, wobei:

jeder der Komparatoren (24) Eingangsschalteinrichtungen (SW5, SW6) mit zwei Eingangsanschlüssen und zwei Ausgangsanschlüssen; eine erste Differenzverstärkungseinrichtung mit einem ersten Differenzverstärker (20) mit einem nicht invertierenden und einem invertierenden Eingangsanschluß und einem nicht invertierenden und einem invertierenden Ausgangsanschluß; eine zweite Differenzverstärkungseinrichtung mit einem zweiten Differenzverstärker (22) und einem Paar von Rückkopplungsschaltungsschaltern (SW7), wobei einer von denen zwischen einen nicht invertierenden Eingangsanschluß und einen invertierenden Ausgangsanschluß des zweiten Differenzverstärkers (22) geschaltet ist und der andere von denen zwischen einen invertierenden Eingangsanschluß und einen nicht invertierenden Ausgangsanschluß des zweiten Differenzverstärkers (22) geschaltet ist; ein Paar von Eingangskondensatoren, wobei einer von denen zwischen einen Ausgangsanschluß der Eingangsschalteinrichtungen (SW5, SW6) und den nicht invertierenden Eingangsanschluß des ersten Differenzverstärkers (20) geschaltet ist und der andere von denen zwischen den anderen Ausgangsanschluß der Eingangsschalteinrichtungen (SW5, SW6) und den invertierenden Eingangsanschluß des ersten Differenzverstärkers (20) geschaltet ist; und ein Paar von Kopplungskondensatoren (C6) besitzt, von denen einer zwischen den invertierenden Ausgangsanschluß des ersten Differenzverstärkers (20) und den nicht invertierenden Eingangsanschluß des zweiten Differenzverstärkers (22) geschaltet ist und der andere von denen zwischen den nicht invertierenden Ausgangsanschluß des ersten Differenzverstärkers (20) und den invertierenden Eingangsanschluß des zweiten Differenzverstärkers (22) geschaltet ist;

die Eingangsschalteinrichtungen (SW5, SW6) die Funktion einer sequentiellen Umschaltung zwischen einem analogen Signal und einer der Referenzspannungen des Referenzspannungsgenerators (2) ausführen, um das geschaltete Signal bzw. die geschalte te Referenzspannung einem der Eingangskondensatoren zuzuführen; und dadurch gekennzeichnet, daß

zumindest einer der nicht invertierenden Eingangsanschlüsse des ersten Differenzverstärkers (20), des invertierenden Eingangsanschlusses des ersten Differenzverstärkers (20), des nicht invertierenden Eingangsanschlusses des zweiten Differenzverstärkers (22) und des invertierenden Eingangsanschlusses des zweiten Differenzverstärkers (22) von jedem der Komparatoren (24) jeweils mit dem nicht invertierenden Eingangsanschluß des ersten Differenzverstärkers (20), des invertierenden Eingangsanschlusses des ersten Differenzverstärkers (20), des nicht invertierenden Eingangsanschlusses des zweiten Differenzverstärkers (22) und des invertierenden Eingangsanschlusses des zweiten Differenzverstärkers (22) eines benachbarten Komparators (24) über einen Verbindungskondensator (C7-C10) gekoppelt ist.

4. Analog/Digital-Wandler nach einem der Ansprüche 1 bis 3, wobei die Ausgäben der beiden äußersten Komparatoren (8; 24) der Mehrzahl von Komparatoren (8; 24) nicht für die Analog/Digital-Wandlung verwendet wird.