JPH0629849A - 容量結合網を有するａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 Ａ／Ｄ変換器中の電圧比較器列のデバイスパ
ラメータのばらつきを緩和して高周波領域のアナログ入
力信号までを含めた高精度な電圧比較を達成し、かつノ
イズ耐性を向上させる。 【構成】 インバータチョッパ電圧比較器列１０中のフ
ィードスルーによる注入電荷のばらつきを緩和するよう
に、各電圧比較器８中の結合容量Ｃ１とインバータ６と
の接続点どおしの間を連結容量Ｃ２で接続する。電圧比
較器列１０のうちの両端の各々３つの電圧比較器８は、
Ａ／Ｄ変換出力９を得るための論理回路５に接続されな
い冗長電圧比較器列７，１１とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、容量結合網を有する電
圧比較器列及びそれを備えたＡ／Ｄ変換器に関する。

【０００２】

【従来の技術】特に高速度で動作可能な電圧比較器は、
画像処理を目的としたＡ／Ｄ変換器に応用されている。
その一例としてＣＭＯＳトランジスタで構成されている
電圧比較器としてインバータチョッパ電圧比較器があ
る。この電圧比較器はＣＭＯＳトランジスタの超ＬＳＩ
プロセス技術で実現されているモノリシックＡ／Ｄ変換
器に頻繁に応用されている。

【０００３】図２０にＣＭＯＳトランジスタで構成され
ているインバータチョッパ電圧比較器を示す。このイン
バータチョッパ電圧比較器の基本構成を述べる。第１〜
第４のスイッチＳＷ１〜ＳＷ４の構成は、図２１に示さ
れているようなＰＭＯＳ単体のトランスファーゲート
（同図（ｂ））、ＮＭＯＳ単体のトランスファーゲート
（同図（ｃ））、ＣＭＯＳのトランスファーゲート（同
図（ｄ））の中から選択される。第１のスイッチＳＷ１
の一方の端子にはアナログ入力信号１が印加され、他方
の端子は第１の結合容量Ｃ１に接続されている。第２の
スイッチＳＷ２の一方の端子は基準電圧２，３を分圧す
る基準抵抗列４に接続され、他方の端子は第１の結合容
量Ｃ１の２端子のうち第１のスイッチＳＷ１が接続され
ている端子に接続されている。第１及び第２のスイッチ
ＳＷ１，ＳＷ２の接続されていない方の第１の結合容量
Ｃ１の端子は、第１のインバータ６の入力端子に接続さ
れている。

【０００４】第１〜第３のインバータ６，１２，１３の
構成は、図２２に示されているようなＣＭＯＳインバー
タ（同図（ｂ））、Ｅ／Ｅインバータ（同図（ｃ））、
Ｅ／Ｄインバータ（同図（ｄ））の中から選択される。
第３のスイッチＳＷ３の一方の端子は第１のインバータ
６の入力端子に接続され、他方の端子は該第１のインバ
ータ６の出力端子に接続されている。第２の結合容量Ｃ
３の一方の端子は第２のインバータ１２の入力端子に接
続され、他方の端子は第１のインバータ６の出力端子に
接続されている。第４のスイッチＳＷ４の一方の端子は
第２のインバータ１２の入力端子に接続され、他方の端
子は第２のインバータ１２の出力端子に接続されてい
る。第２のインバータ１２の出力端子は第３のインバー
タ１３の入力端子に接続されている。

【０００５】次に動作について説明する。図２３は４つ
のスイッチＳＷ１〜ＳＷ４の開閉のタイミングチャート
である。このタイミングチャートではハイレベルがスイ
ッチのＯＮ状態を、ローレベルがスイッチのＯＦＦ状態
を各々示している。

【０００６】サンプル期間ではＳＷ１、ＳＷ３、ＳＷ４
がＯＮする。このとき、アナログ入力信号１が第１の結
合容量Ｃ１に接続されて、該結合容量Ｃ１の一方の端子
はアナログ電圧値Ｖinとなる。第１の結合容量Ｃ１の他
方の端子の電圧値は、図２４中の動作点Ａに対応した電
圧値Ｖa となる。第３のスイッチＳＷ３がＯＮしている
ので、第１のインバータ６の入力端子と出力端子の電圧
値はいずれも、該インバータの入力電圧対出力電圧の静
特性曲線と入力電圧と出力電圧が同電位を保つ直線との
交点Ａの電圧値Ｖa となるのである。同様に第４のＳＷ
４がＯＮしているので、第２のインバータ１２の入力端
子と出力端子の電圧値もＶa となる。

【０００７】次にホールド期間ではＳＷ１、ＳＷ３、Ｓ
Ｗ４がＯＦＦする。これにより、この時点でのアナログ
電圧値Ｖinと上記Ｖa の電圧差（Ｖin−Ｖa ）が第１の
結合容量Ｃ１に保持される。該第１の結合容量Ｃ１に保
持された電荷Ｑ1 は、平行平板型コンデンサの蓄積電荷
と端子電圧差との関係Ｑ＝ＣＶを用いると、 Ｑ1 ＝Ｃ1 （Ｖin−Ｖa ） （１） Ｃ1 ：第１の結合容量Ｃ１の容量値 となる。

【０００８】次の比較期間で第２のスイッチＳＷ２がＯ
Ｎすると、第１のインバータ６の入力端子の電圧Ｖb と
参照電圧Ｖref との電位差（Ｖref −Ｖb ）が第１の結
合容量Ｃ1 の両端子にかかる。第３のスイッチＳＷ３は
ＯＦＦであり第１のインバータ６の入力端子はＭＯＳト
ランジスタのゲートであるため入力インピーダンスは非
常に高く電流の流出入が殆ど無視できるとすると、該第
１のインバータ６の入力端子の電荷がホールド期間から
保持されるので、 Ｑ1 ＝Ｃ1 （Ｖref −Ｖb ） （２） が成り立つ。Ｑ1 を消去するように式（２）に式（１）
を代入し、Ｖb について解くと、 Ｖb ＝Ｖreｆ−Ｖin＋Ｖa （３） のようになる。式（３）から判るように、第１のインバ
ータ６の入力端子の電圧Ｖb はＶa から（Ｖref −Ｖi
n）だけ変動する（図２５参照）。この際、第１のイン
バータ６の電圧利得をＧf （Ｇf ＞１）とすると、該イ
ンバータ６の出力電圧変化量ΔＶofは、 ΔＶof＝−Ｇf （Ｖref −Ｖin） （４） となる。第２のインバータ１２においても同じ動作で入
力電圧が増幅される。第２のインバータ１２の電圧利得
をＧs （Ｇs ＞１）とすると、第２のインバータ１２の
Ｖa からの出力電圧変化量ΔＶosは、第１のインバータ
６の出力電圧変化量ΔＶofの−Ｇs 倍となる。つまり、
ΔＶosは、 ΔＶos＝Ｇf ・Ｇs （Ｖref −Ｖin） （５） で表される。

【０００９】式（５）から第２のインバータ１２の出力
電圧変化量ΔＶosは（Ｖref −Ｖin）に比例しており、
比例係数はＧf ・Ｇs となっていることから、参照電圧
Ｖref とサンプリングされたアナログ電圧値Ｖinとの差
電圧がＧf ・Ｇs 倍されて出力されていることがわか
る。第２のインバータ１２の出力電圧は、更に第３のイ
ンバータ１３によって論理電圧レベルまで反転増幅され
て、電圧比較結果として出力される。

【００１０】次に、以上に説明したインバータチョッパ
電圧比較器を用いたＡ／Ｄ変換器について説明する。図
２６に３ビットの並列型Ａ／Ｄ変換器の従来構成を示
す。第１の基準電圧２と第２の基準電圧３との間に基準
抵抗列４が接続されている。電圧比較器列１５に含まれ
ている７個の電圧比較器１４の各々の一方の入力端子は
基準抵抗列４に接続され、他方の入力端子にはアナログ
入力信号１が印加され、出力端子は論理回路５に接続さ
れている。論理回路５からの出力はＡ／Ｄ変換器出力９
となる。基準抵抗列４に接続されている各電圧比較器１
４の入力端子は等しい電圧差となっている。すなわち各
電圧値ＶRi（ｉ＝１、２、３、…、７）は、ＶRi+1−Ｖ
Ri（ｉ＝１、２、３、…、６）が一定値となる。

【００１１】図２７，２８を用いて、図２６のＡ／Ｄ変
換器の動作について述べる。図２７の横軸は時間を表
し、縦軸はアナログ入力信号の電圧値を表す。Ａ／Ｄ変
換器は各サンプリング時刻Ｔsj（ｊ＝−１、０、１、
２、…、７）のアナログ入力信号の電圧値ＡNjをサンプ
リングする。サンプリング時刻Ｔsjは、Ｔsj+1−Ｔsj
（ｊ＝−１、０、１、２、…、６）が一定である。すな
わち該Ａ／Ｄ変換器は、時間の経過と共に電圧値が変化
する信号を等しい時間間隔でサンプリングする。

【００１２】サンプリングされたアナログ入力信号の電
圧値ＡNiは各々の電圧比較器１４によって参照電圧ＶRi
と比較される。例えば、ＶR5＞ＡNi＞ＶR4の条件をみた
すアナログ入力信号の場合には、ＶR7、ＶR6、ＶR5が印
加された電圧比較器は、参照電圧よりもアナログ入力信
号電圧が小さいと判断して“１”レベル（論理振幅レベ
ルのハイレベル）を出力する。一方、ＶR4、ＶR3、ＶR
2、ＶR1が印加された電圧比較器は、参照電圧よりもア
ナログ入力信号電圧が大きいと判断して“０”レベル
（論理振幅レベルのローレベル）を出力する。このよう
に参照電圧ＶR4とＶR5との間にＡNiがある場合（ＶR5＞
ＡNi＞ＶR4）は、ＶR4とＶR5との間に接続されている電
圧比較器の出力が“０”レベルから“１”レベルに変化
するビット列“１１１００００”が電圧比較器列１５か
ら出力される。電圧比較器列１５から出力された該ビッ
ト列は、論理回路５によってコード変換され、Ａ／Ｄ変
換器の出力値として“１００”が得られる。このように
Ａ／Ｄ変換器の出力値は、各参照電圧をしきい値として
変化する。図２８は、参照電圧ＶRiとＡ／Ｄ変換器の出
力値との関係を示している。

【００１３】次に、代表的な差動チョッパ電圧比較器の
構成について述べる。図２９に従来の差動チョッパ電圧
比較器の構成を示す。ＳＷ５、ＳＷ６及びＳＷ８は、第
１〜第３のスイッチである。このうち第３のスイッチＳ
Ｗ８は、３端子のスイッチであって、各々選択されるべ
き電圧が印加される２つの入力端子ａ，ｂと、選択され
た信号を出力するための１つの出力端子ｃとを有するも
のである。また、ＳＷ７は１対のスイッチである。

【００１４】第１のスイッチＳＷ５の一方の端子には、
第３のスイッチＳＷ８の一方の入力端子ａとともにアナ
ログ入力信号１が印加されている。また、第１のスイッ
チＳＷ５の他方の端子は入力容量対Ｃ５のうちの一方の
入力容量の一方の端子と第１のソースフォロア１９の入
力端子とに接続され、第３のスイッチＳＷ８の他方の入
力端子ｂは基準電圧２，３を分圧する基準抵抗列４に接
続されている。第２のスイッチＳＷ６の一方の端子は第
３のスイッチＳＷ８の出力端子ｃに接続され、他方の端
子は入力容量対Ｃ５のうちの他方の入力容量の一方の端
子と第２のソースフォロア２１の入力端子とに接続され
ている。入力容量対Ｃ５の各々の他方の端子は定電位点
に接続されている。第１及び第２のソースフォロア１
９，２１の出力端子は、各々第１の差動増幅回路２０の
正転入力端子及び反転入力端子に接続されている。第１
の差動増幅回路２０の反転出力端子及び正転出力端子
は、結合容量対Ｃ６を介して、各々第２の差動増幅回路
２２の正転入力端子及び反転入力端子に接続されてい
る。第２の差動増幅回路２２の反転出力端子及び正転出
力端子は、スイッチ対ＳＷ７を介して、各々該第２の差
動増幅回路２２の正転入力端子及び反転入力端子に接続
されている。図３０に第１及び第２の差動増幅回路２
０，２２の構成例を各々示す。

【００１５】図３１は、第１〜第３のスイッチＳＷ５，
ＳＷ６，ＳＷ８及びスイッチ対ＳＷ７の開閉のタイミン
グチャートである。

【００１６】サンプル期間ではＳＷ５、ＳＷ６、ＳＷ７
がＯＮ状態であり、ＳＷ８はアナログ入力信号１の電圧
値Ｖinを選択している。この状態では入力容量対Ｃ５の
各々にアナログ電圧値Ｖinが蓄えられる。結合容量対Ｃ
６には第１の差動増幅回路２０と第２の差動増幅回路２
２との間の直流的なオフセット電圧が蓄えられる。ホー
ルド期間ではＳＷ５、ＳＷ６がＯＦＦ状態である。第１
の比較期間ではＳＷ５、ＳＷ７はＯＦＦ状態となり、Ｓ
Ｗ６はＯＮ状態となり、ＳＷ８は基準抵抗列４の参照電
圧Ｖref を選択するので、入力容量対Ｃ５のうちの第２
のソースフォロア２１の入力端子に接続された入力容量
には参照電圧Ｖref が蓄えられる。そして、第２の比較
期間ではＳＷ５、ＳＷ６、ＳＷ７はＯＦＦ状態になるの
で、サンプリングされたアナログ電圧値Ｖinと参照電圧
Ｖref との差電圧が第１及び第２の差動増幅回路２０，
２２によって増幅され、電圧比較結果が出力される。

【００１７】

【発明が解決しようとする課題】図２０に示したインバ
ータチョッパ電圧比較器中の４つのスイッチＳＷ１〜Ｓ
Ｗ４の構成は、前記のとおりＮＭＯＳトランスファーゲ
ート、ＰＭＯＳトランスファーゲート及びＣＭＯＳトラ
ンスファーゲートの中から選択される。これらのトラン
スファーゲートは、ＭＯＳトランジスタのゲートに印加
するクロック信号（以下スイッチ制御信号と呼ぶことに
する）によってドレイン・ソース間の導通状態と非導通
状態とが制御されるものであるが、スイッチ制御信号が
ＯＮ状態からＯＦＦ状態（又はＯＦＦ状態からＯＮ状
態）へ遷移する際に、ＭＯＳトランジスタのゲート・ド
レイン間（又はゲート・ソース間）の容量を通してドレ
イン（又はソース）に電荷が注入（以下フィードスルー
と呼ぶことにする）される。これは、トランスファーゲ
ートの特徴のひとつである。インバータチョッパ電圧比
較器は前記のとおりサンプル状態からホールド状態に遷
移したときのアナログ入力信号の電圧値Ｖinを保持する
ものであるが、特にＳＷ１、ＳＷ３、ＳＷ４がＯＦＦ状
態に遷移する際に第１の結合容量Ｃ１と第１のインバー
タ６との接続点及び第２の結合容量Ｃ３と第２のインバ
ータ１２との接続点に電荷が注入（又は抽出）される
と、保持電圧に誤差が発生する。フィードスルーに起因
した注入（又は抽出）電荷量は、ＭＯＳトランジスタの
ドレイン（又はソース）の電圧値や、ゲート長、ゲート
幅、しきい値電圧（以下、これらをデバイスパラメータ
と呼ぶことにする）に依存することが知られている。

【００１８】図２６に示した複数個の電圧比較器で構成
されるＡ／Ｄ変換器は、高速Ａ／Ｄ変換器のアーキテク
チャのひとつである。各電圧比較器に注入される電荷の
ばらつきのために保持電圧にばらつきが生じると、Ａ／
Ｄ変換器の微分非直線性誤差が大きくなったり、その周
波数特性が劣化したりという問題が生じる。特にＡ／Ｄ
変換器が画像処理に適用される場合には、アナログ値か
らデジタル値に変換された信号が画像に再現されたとき
の画像の劣化を表す指標として、微分非直線性誤差が重
要視されている。微分非直線性の良否は電圧比較器間の
整合性の良否を意味する。従来は、ＭＯＳトランジスタ
のばらつきがＡ／Ｄ変換器の歩留り、コスト、変換精度
の限界を決定付けていたのである。

【００１９】また、各電圧比較器内のインバータ６，１
２のデバイスパラメータのばらつきによる相互コンダク
タンスばらつきは、結合容量Ｃ１，Ｃ３の充放電の時定
数をばらつかせるため、特に高周波アナログ入力信号の
微分非直線性誤差が大きくなる問題もあった。電源に重
乗しているノイズ、Ａ／Ｄ変換器の論理回路中のデジタ
ル回路部から発生するノイズは、電圧比較器の電源に入
り込んで微分非直線性誤差を大きくしたり、Ｓ／Ｎ比を
劣化させることも問題になっている。

【００２０】一方、図２９に示した差動チョッパ電圧比
較器では、第１及び第２のスイッチＳＷ５，ＳＷ６がＯ
Ｎ状態からＯＦＦ状態に遷移する際のフィードスルーに
よる注入電荷はアナログ入力信号１の電圧値Ｖinと参照
電圧Ｖref との差電圧が小さい場合はほぼ均等な電荷が
注入されるため、また電圧比較器のしきい値電圧値近く
ではフィードスルーによる注入電荷は打ち消される入力
部の回路構成になっているため、前記インバータチョッ
パ電圧比較器に比べるとフィードスルーによるしきい値
電圧のオフセット誤差は抑圧されている。ところが、両
スイッチＳＷ５，ＳＷ６のデバイスパラメータのばらつ
きや入力容量対Ｃ５の容量値のばらつきがあると、上述
の影響が現れるために、やはり微分非直線性誤差が大き
くなってしまう。

【００２１】本発明の目的は、Ａ／Ｄ変換器中の電圧比
較器列のデバイスパラメータのばらつきを緩和して高周
波領域のアナログ入力信号までを含めた高精度な電圧比
較を達成し、かつノイズ耐性を向上させることにある。

【００２２】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、電圧比較器列中の同段の端子どおし
の間に連結容量を設けることとした。

【００２３】具体的には、請求項１の発明は、例えば２
つの電圧比較器を有する回路において第１の端子と記第
２の端子との間の差電圧が一定値（ゼロを含む）になる
ように設計された場合に、回路要素の特性のばらつきに
よって前記差電圧が一定値にならない場合でも該ばらつ
きの影響を分配して前記差電圧を一定値に近づけるため
に、第１の端子と第２の端子との間を接続するように該
両端子間に容量を介在させた構成を採用したものであ
る。

【００２４】請求項２の発明は、例えば３つの電圧比較
器を有する回路を想定したものであって、差電圧を等し
く保ちながら動作する端子間を各々容量で接続すること
とした。

【００２５】請求項３及び請求項４の発明は、インバー
タチョッパ電圧比較器列を有するＡ／Ｄ変換器において
各電圧比較器のインバータの入力端子どおしの間を容量
で接続したものであり、請求項５の発明は、差動チョッ
パ電圧比較器列を有するＡ／Ｄ変換器において各電圧比
較器の差動増幅回路の入力端子どおしの間を容量で接続
したものである。

【００２６】また、請求項６の発明は、電圧比較器列の
うちの少なくとも両端の電圧比較器をＡ／Ｄ変換に利用
されない冗長電圧比較器としたものである。

【００２７】

【作用】請求項１及び請求項２の発明によれば、各端子
に電流が流れているか否かにかかわらず、また各端子に
電流が流れている状態と電流が流れていない状態とが切
り換えられる場合でも、端子間の容量のはたらきにより
回路要素の特性のばらつきの影響が緩和される。

【００２８】また、請求項３〜５の発明によれば、反転
増幅部あるいは差動増幅部の入力端子間を容量によって
結合することで、デバイスパラメータがばらついてもフ
ィードスルーの影響が緩和される。高周波アナログ入力
信号のサンプリング時定数のばらつきを緩和すること
で、半導体製造プロセス変動の影響を受けにくく、かつ
ノイズ耐性の優れた高精度のＡ／Ｄ変換器を実現でき
る。

【００２９】請求項６の発明によれば、冗長電圧比較器
を設けることにより、Ａ／Ｄ変換に利用される電圧比較
器列のうちの両端の電圧比較器におけるフィードスルー
の影響緩和を保証することができる。

【００３０】

【実施例】（実施例１）以下、具体的な実施例について
述べる。

【００３１】図１は第１の実施例に係る３ビットＡ／Ｄ
変換器の構成図である。図１において、基準抵抗列４の
一方の終端には第１の基準電圧２が印加され、他方の終
端には第２の基準電圧３が印加されている。基準抵抗列
４は、１３個の端子から各々参照電圧Ｖrefi（ｉ＝−
６、…、−２、−１、０、１、２、…、６）が取り出さ
れるものである。しかも、該１３個の端子のうちの隣接
する２端子間の電圧差は各々等しくなっている。１３個
のインバータチョッパ電圧比較器８からなる電圧比較器
列１０のうち、中央の７個の電圧比較器８の出力端子の
みが論理回路５に接続されている。この論理回路５の出
力は、Ａ／Ｄ変換器出力９となる。電圧比較器列１０中
の各両端の３個の電圧比較器８は、それぞれ第１及び第
２の冗長電圧比較器列７，１１を構成している。

【００３２】各電圧比較器８の構成は次のとおりであ
る。第１のスイッチＳＷ１の一方の端子にはアナログ入
力信号１が印加され、他方の端子は結合容量Ｃ１に接続
されている。第２のスイッチＳＷ２の一方の端子は基準
抵抗列４に接続され、他方の端子は結合容量Ｃ１の２端
子のうち第１のスイッチＳＷ１が接続されている端子に
接続されている。第１及び第２のスイッチＳＷ１，ＳＷ
２の接続されていない方の結合容量Ｃ１の端子は、イン
バータ６の入力端子に接続されている。第３のスイッチ
ＳＷ３の一方の端子はインバータ６の入力端子に接続さ
れ、他方の端子は該インバータ６の出力端子に接続され
ている。しかも、本実施例では、隣接する電圧比較器８
の結合容量Ｃ１の端子とインバータ６の入力端子と第３
のスイッチＳＷ３の端子との三者の接続点Ｎi （ｉ＝−
６、…、−２、−１、０、１、２、…、６）どおしの間
に、連結容量Ｃ２を介在させている。１３個の接続点Ｎ
i （以下ノードという）の間を１２個の連結容量Ｃ２で
構成される容量結合網で接続しているのである。なお、
３つのスイッチＳＷ１〜ＳＷ３の開閉タイミングは、Ｓ
Ｗ４が存在しないことを除けば図２３に示した従来の場
合と同じである。

【００３３】（実施例２）図２は第２の実施例に係る３
ビットのＡ／Ｄ変換器の構成図である。本実施例の各電
圧比較器８は、図１の構成に第２の結合容量Ｃ３、第２
のインバータ１２、第４のスイッチＳＷ４を付加するこ
とにより、２段インバータ構成としたものである。すな
わち、本実施例の各電圧比較器８では、第１のインバー
タ６の出力端子は第２の結合容量Ｃ３の一方の端子に接
続されており、該第２の結合容量Ｃ３の他方の端子は第
２のインバータ１２の入力端子に接続されている。第４
のスイッチＳＷ４の一方の端子は第２のインバータ１２
の入力端子に接続され、他方の端子は該第２のインバー
タ１２の出力端子に接続されている。しかも、本実施例
では、隣接する電圧比較器８の第２の結合容量Ｃ３の端
子と第２のインバータ１２の入力端子と第４のスイッチ
ＳＷ４の端子との三者の接続点どおしの間に、第２の連
結容量Ｃ４を介在させている。４つのスイッチＳＷ１〜
ＳＷ４の開閉タイミングは、図２３に示した従来の場合
と同じである。

【００３４】（実施例３）図３は第３の実施例に係る直
並列型４ビットＡ／Ｄ変換器の構成図である。このＡ／
Ｄ変換器は、９個のインバータチョッパ電圧比較器１６
を備えており、中央の３個の電圧比較器１６の出力端子
のみが論理回路５に接続されている。各両端の３個の電
圧比較器１６は、それぞれ第１及び第２の冗長電圧比較
器列を構成している。

【００３５】本実施例の各電圧比較器１６は、図１の構
成に第４のスイッチＳＷ５を付加したものである。各電
圧比較器１６において、第４のスイッチＳＷ５の一方の
端子は第１のスイッチＳＷ１の端子と第２のスイッチＳ
Ｗ２の端子と結合容量Ｃ１の端子との三者の接続点に接
続され、他方の端子には下位基準抵抗及びスイッチ列１
７が発生する下位参照電圧が印加されている。第２のス
イッチＳＷ２の一方の端子には、図１における基準抵抗
列４に代えて上位基準抵抗列１８が発生する上位参照電
圧が印加されている。しかも、図１の場合と同様に、隣
接する電圧比較器１６の結合容量Ｃ１の端子とインバー
タ６の入力端子と第３のスイッチＳＷ３の端子との三者
の接続点どおしの間に、連結容量Ｃ２を介在させてい
る。

【００３６】４つのスイッチＳＷ１〜ＳＷ３及びＳＷ５
の開閉タイミングは、図７のとおりである（ただし、Ｓ
Ｗ４は存在しない）。サンプル期間では第１及び第３の
スイッチＳＷ１，ＳＷ３がＯＮ状態である。結合容量Ｃ
１にアナログ入力信号１の電圧値Ｖinに相当する電荷が
蓄積される。これらのスイッチがＯＦＦした時点の電荷
が結合容量Ｃ１に保持されてホールド期間に入る。その
後に第２のスイッチＳＷ２がＯＮ状態となって、結合容
量Ｃ１の端子に上位参照電圧が印加され、上位２ビット
のＡ／Ｄ変換が実行される（上位比較期間）。第２のス
イッチＳＷ２がＯＦＦした後に第４のスイッチＳＷ５が
ＯＮすると下位比較期間となり、下位２ビットのＡ／Ｄ
変換が実行される。この際、各第４のスイッチＳＷ５の
一方の端子には、上位２ビットの変換結果に応じて下位
基準抵抗及びスイッチ列１７により選択された下位参照
電圧、すなわちアナログ入力信号１の電圧値が含まれる
上位参照電圧間を等分割した下位参照電圧が印加される
のである。

【００３７】（実施例４）図４は第４の実施例に係る直
並列型４ビットＡ／Ｄ変換器の構成図である。本実施例
の各電圧比較器１６は、図１の構成に第２の結合容量Ｃ
３、第２のインバータ１２、第４のスイッチＳＷ４を付
加することにより、２段インバータ構成としたものであ
る。すなわち、本実施例の各電圧比較器１６では、第１
のインバータ６の出力端子は第２の結合容量Ｃ３の一方
の端子に接続されており、該第２の結合容量Ｃ３の他方
の端子は第２のインバータ１２の入力端子に接続されて
いる。第４のスイッチＳＷ４の一方の端子は第２のイン
バータ１２の入力端子に接続され、他方の端子は該第２
のインバータ１２の出力端子に接続されている。しか
も、本実施例では、隣接する電圧比較器１６の第２の結
合容量Ｃ３の端子と第２のインバータ１２の入力端子と
第４のスイッチＳＷ４の端子との三者の接続点どおしの
間に、第２の連結容量Ｃ４を介在させている。５つのス
イッチＳＷ１〜ＳＷ５の開閉タイミングは、図７のとお
りである。

【００３８】（実施例５）図５は第５の実施例に係る３
ビットＡ／Ｄ変換器の構成図であって、上記第１〜第４
の実施例のインバータチョッパ電圧比較器に代えて差動
チョッパ電圧比較器を用いた例を示している。図５にお
いて、基準抵抗列４は、１３個の端子のうちの隣接する
２端子間の電圧差が各々等しくなるように、第１及び第
２の基準電圧２，３を分圧するものである。１３個の差
動チョッパ電圧比較器２４からなる電圧比較器列のう
ち、中央の７個の電圧比較器２４の出力端子のみが論理
回路５に接続されている。この論理回路５の出力は、Ａ
／Ｄ変換器出力９となる。電圧比較器列中の各両端の３
個の電圧比較器２４は、それぞれ第１及び第２の冗長電
圧比較器列２３，２５を構成している。

【００３９】各電圧比較器２４の構成は図２９に示した
ものと同じであり、スイッチＳＷ５〜ＳＷ８の開閉タイ
ミングは図３１のとおりである。ただし本実施例では、
第１〜第４の連結容量Ｃ７〜Ｃ１０で構成される４つの
容量結合網を設けている。すなわち、隣接する電圧比較
器２４の第１のソースフォロア１９の入力端子どおしの
間、第２のソースフォロア２１の入力端子どおしの間、
第２の差動増幅回路２２の正転入力端子どおしの間、及
び、該第２の差動増幅回路２２の反転入力端子どおしの
間に、各々第１〜第４の連結容量Ｃ７〜Ｃ１０を介在さ
せている。

【００４０】（実施例６）図６は第６の実施例に係る直
並列型５ビットＡ／Ｄ変換器の構成図である。アナログ
入力信号１は、上位電圧比較器列３１、第１の下位電圧
比較器列２６及び第２の下位電圧比較器列３２に各々印
加されている。また、これら３つの電圧比較器列３１，
２６，３２には、各々第１及び第２の基準電圧２，３と
基準抵抗及びスイッチ列３５とが発生する参照電圧が印
加される。ただし、上位電圧比較器列３１に印加されて
いる参照電圧間を等分割した参照電圧のうち上位Ａ／Ｄ
変換器出力２９に応じて選択された参照電圧が、第１及
び第２の下位電圧比較器列２６，３２に各々印加される
のである。上位電圧比較器列３１の出力は上位論理回路
３０を通して前記上位Ａ／Ｄ変換器出力２９となり、第
１の下位電圧比較器列２６の出力は第１の下位論理回路
２７を通して第１の下位Ａ／Ｄ変換器出力２８となり、
第２の下位電圧比較器列３２の出力は第２の下位論理回
路３３を通して第２の下位Ａ／Ｄ変換器出力３４とな
る。そして、上位Ａ／Ｄ変換器出力２９と第１の下位Ａ
／Ｄ変換器出力２８とが加算されて、あるいは上位Ａ／
Ｄ変換器出力２９と第２の下位Ａ／Ｄ変換器出力３４と
が加算されて本Ａ／Ｄ変換器の出力となる。マルチプレ
クス動作で変換速度の向上を図っているのである。しか
も、上位電圧比較器列３１、並びに、第１及び第２の下
位電圧比較器列２６，３２の各々に、第１〜第５の実施
例の場合と同様の連結容量（図示せず）による結合容量
網が設けられている。

【００４１】（各実施例の作用・効果）第１の実施例
（図１）の構成を例にとって、連結容量Ｃ２による結合
容量網の作用・効果を詳細に説明する。まず、各電圧比
較器８間のデバイスパラメータの整合性がとれている場
合は従来のＡ／Ｄ変換器と同等であることを説明する。

【００４２】サンプル期間とホールド期間では、１３個
のノードＮk （ｋ＝−６、…、−２、−１、０、１、
２、…、６）の電圧はいずれもＶa となる。連結容量Ｃ
２の両端に印加される電圧はゼロであるから、該連結容
量Ｃ２に電荷は蓄積されない。隣接ノードＮk+1 ，Ｎk
間に連結容量Ｃ２が接続されていない状態と等価であ
る。つまり、サンプリング状態では、アナログ入力信号
１側からみた入力容量値は連結容量Ｃ２を接続したこと
によって増加しない。

【００４３】比較期間では、各ノードＮk （ｋ＝−６、
…、−２、−１、０、１、２、…、６）の電圧ＶNkは、
式（３）から ＶNk＝Ｖrefk−Ｖin＋Ｖa （６） Ｖrefk：ノードＮk を持つ電圧比較器８の第２のスイッ
チＳＷ２の端子に印加されている参照電圧 で表される。

【００４４】式（６）から ＶNk+1−ＶNk＝Ｖrefk+1−Ｖrefk＝ＶR （一定） （７） となり、したがって各々の連結容量Ｃ２の両端に印加さ
れる電圧は同じである。このことから、あるノードＮk
に接続されている２つの連結容量Ｃ２のそれぞれのノー
ドに蓄えられている電荷は絶対値が同じで異符号である
から、結合容量Ｃ１に充電されていた電荷量は変動せ
ず、Ｖinは変化しない。したがって、ＶNkには従来例の
式（３）のＶb と比較して変化はなく、連結容量Ｃ２の
接続によってＶNkの値を変化させない。つまり、電圧比
較動作は従来の電圧比較器と同等であり、各電圧比較器
８間を連結容量Ｃ２で接続してもデバイスパラメータの
ばらつきがない場合には各電圧比較器に悪影響をおよぼ
さない。

【００４５】次に、各々の電圧比較器８間に不整合が生
じた場合について述べる。まず、第１及び第３のスイッ
チＳＷ１，ＳＷ３のデバイスパラメータのばらつきがフ
ィールドスルーで注入される電荷量にばらつきを生じさ
せた場合でもその影響が緩和されて微分非直線性誤差が
低減されることについて説明する。

【００４６】各々の電圧比較器８間に連結容量Ｃ２が接
続されていない場合は、次のオフセット電圧が生じる。
サンプリング期間において結合容量Ｃ１に蓄積された電
荷量は式（１）で表され、サンプル期間からホールド期
間に遷移した時にチャージスルーによる電荷Ｑc が注入
されるので、 Ｃ1 （Ｖin−Ｖa ）＝Ｃ1 （Ｖref −Ｖb') ＋Ｑc （８） Ｖb'＝Ｖref −Ｖin＋Ｖa ＋Ｑc ／Ｃ1 （９） が成立する。すなわち注入電荷Ｑc の影響によって、式
（３）のＶb は、式（９）に示すＶb'となる。式（３）
と式（９）を比較すると、見かけの上で参照電圧Ｖref
にオフセット電圧Ｑc ／Ｑ1 が加えられたこととなり、
電圧比較器８のしきい値電圧が変動している。つまり、
デバイスパラメータのばらつきによって電圧比較器のし
きい値がばらつき、微分非直線性誤差が大きくなる。

【００４７】次に、各々の電圧比較器８間に連結容量Ｃ
２が接続されている場合について、図８を用いて説明す
る。

【００４８】サンプル期間では、上述したように各々の
電圧比較器８に接続された連結容量Ｃ２は、低周波アナ
ログ入力信号に対しては作用しない。それぞれの電圧比
較器に共通に注入された電荷量は、しきい値電圧を共通
に移動させるため微分非直線性誤差は大きくならない。
したがって、以下の説明ではホールド状態に遷移する際
に中央のノードＮ0 に他のノードとは不整合な電荷−ｑ
c が注入されたとして、電荷量のばらつき−ｑc による
微分非直線性誤差について述べる。

【００４９】比較状態では各ノードＮk の電圧ＶNkは、 ＶNk＝Ｖrefk−（Ｖin−Ｖa ＋Ｖck） （１０） Ｖck：フィールドスルーによるオフセット電圧 のように表される。

【００５０】式（１０）のＶckを求めることで微分非直
線性誤差を算出できるので、まずオフセット電圧Ｖckを
求める。

【００５１】中央のノードＮ0 での電荷保存式は、 ｑ21＝Ｃ2 ＶR ＋ｑc2 （１１） ｑ20＝Ｃ2 ＶR −ｑc3 （１２） ｑ10＝ｑa ＋ｑc1 （１３） ただし、ｑa ＝Ｃ1 （Ｖin−Ｖa ） ｑc ＝ｑc1＋ｑc2＋ｑc3 （１４） のように表される。比較状態に入ってからそれぞれのノ
ードの電圧が安定した後は電荷の移動がないので、Ｎ0
でノードを分割して計算する。中央のノードＮ0に接続
されている結合容量Ｃ1 の電荷に関して式（１３）よ
り、 Ｃ1 （Ｖin−Ｖa ＋Ｖc0）＝ｑa ＋ｑc1 （１５） が与えられる。したがって、 Ｖc0＝ｑc1／Ｃ1 （１６） となる。

【００５２】次に、中央のノードＮ0 よりも高電位側の
他のノードＮ1 、Ｎ2 、Ｎ3 、…について考える。中央
のノードＮ0 に接続されている連結容量Ｃ２の電荷に関
して式（１１）より、 Ｃ2 （ＶR −Ｖc1＋Ｖc0）＝Ｃ2 ・ＶR ＋ｑc2 （１７） Ｃ2 ：連結容量Ｃ２の容量値 が与えられる。したがって、 −Ｖc1＋Ｖc0＝ｑc2／Ｃ2 （１８） となる。高電位側のノードＮ1 、Ｎ2 、Ｎ3 、…ではｑ
c ＝０なので、各ノードＮk （ｋ＝１、２、３、…、
６）における電荷保存式は、 −ｑ1k−ｑ2k+1＋ｑ2k＝−ｑa （１９） のように表される。ノードＮk に接続されている容量の
端子電圧から式（１９）は、 −Ｃ1 （Ｖin−Ｖa ＋Ｖck+1）−Ｃ2 （ＶR −Ｖck+2＋Ｖck+1） ＋Ｃ2 （ＶR −Ｖck+1＋Ｖck）＝−ｑa （２０） となる。式（２０）を整理すると、 Ｖck+2−ａＶck+1＋Ｖck＝０ （２１） ただし、ａ＝２＋ｒ、ｒ＝Ｃ1 ／Ｃ2を得る。この漸化
式は、 Ｖck+2−αＶck+1＝β（Ｖck+1−αＶck） （２２） Ｖck+2−βＶck+1＝α（Ｖck+1−βＶck） （２３） のように変形できる。式（２２），（２３）は等比級数
であるから、 Ｖck+1−αＶck＝β^k （Ｖc1−αＶc0） （２４） Ｖck+1−βＶck＝α^k （Ｖc1−βＶc0） （２５） のように表せる。式（２４），（２５）を連立させてＶ
ckについて解くと、 Ｖck＝１／（β−α）｛β^k （Ｖc1−αＶc0）−α^k （Ｖc1−βＶc0）｝ （２６） ただし、ｋ＝１、２、３、… α＝｛２＋ｒ＋（ｒ² ＋４ｒ）^1/2 ｝／２ ＞１ β＝｛２＋ｒ−（ｒ² ＋４ｒ）^1/2 ｝／２ ＜１ のようになる。

【００５３】次に、中央のノードＮ0 よりも低電位側の
他のノードＮ-1、Ｎ-2、Ｎ-3、…について考える。中央
のノードＮ0 に接続されている連結容量Ｃ２の電荷に関
して式（１２）より、 Ｃ2 （ＶR −Ｖc0＋Ｖc-1 ）＝Ｃ2 ・ＶR −ｑc3 （２７） が与えられ、 −Ｖc-1 ＋Ｖc0＝ｑc3／Ｃ2 （２８） となる。低電位側のノードＮ-1、Ｎ-2、Ｎ-3、…ではｑ
c ＝０なので、各ノードＮ-k（ｋ＝１、２、３、…、
６）における電荷保存式は、 −ｑ1-k −ｑ2-(k+1) ＋ｑ2-k ＝−ｑa （２９） のように表される。ノードＮ-kに接続されている容量の
端子電圧から式（２９）は、 −Ｃ1 （Ｖin−Ｖa ＋Ｖc-(k+1) ）−Ｃ2 （ＶR −Ｖc-(k+2) ＋Ｖc-(k+1) ）＋Ｃ2 （ＶR −Ｖc-(k+1) ＋Ｖc-k ）＝−ｑa （３０） となる。式（３０）を整理すると、 Ｖc-(k+2) −ａＶc-(k+1) ＋Ｖc-k ＝０ （３１） が得られる。この漸化式は、 Ｖc-k ＝１／（β−α）｛β^k （Ｖc-1 −αＶc0） −α^k （Ｖc-1 −βＶc0）｝ （３２） ただし、ｋ＝１、２、３、…のように、式（２１）の場
合と同様に等比級数で表すことができる。結合容量Ｃ１
と連結容量Ｃ２とが無限に存在するものとすると、−ｑ
c によるオフセット電圧は中央のノードＮ0 から非常に
遠い点ではゼロになるから、 Ｖck＝０（ｋ→∞）、Ｖc-k ＝０（ｋ→∞） （３３） が成り立つ。式（２６），（３２）が式（３３）を満た
す条件は、 Ｖc1−βＶc0＝０ （３４） Ｖc-1 −βＶc0＝０ （３５） となる。式（１４），（１６），（１８），（２６），
（２８），（３２），（３４）及び（３５）を連立させ
ると、 Ｖck＝β^k ・ｑc ／｛Ｃ1 ＋２・Ｃ2 （１−β）｝ （３６） ただし、k ＝０、１、２、３、… Ｖc-k ＝β^k ・ｑc ／｛Ｃ1 ＋２・Ｃ2 （１−β）｝ （３７） ただし、ｋ＝１、２、３、…を得る。

【００５４】以上の計算により、式（１０）のオフセッ
ト電圧Ｖck（ｋ＝−６、…、−２、−１、０、１、２、
…、６）を式（３６），（３７）に得ることができた。

【００５５】さて、アナログ電圧値Ｖinが隣接する２つ
の参照電圧Ｖrefk，Ｖref(k-1)の間にある場合（ｋ＝
１、２、３、…）のＡ／Ｄ変換器出力をＣｏｄｅ〈ｋ〉
とし、Ｖref(-k+1) ，Ｖref(-k) の間にある場合（ｋ＝
１、２、３、…）のそれをＣｏｄｅ〈−ｋ〉とする。連
結容量Ｃ２が接続されていない場合にＣｏｄｅ〈１〉が
ミッシングコードであるとき、 −Ｖc0＝−ｑc ／Ｃ1 ＝ＶR （３８） ｑc ＝−Ｃ1 ＶR （３９） が成り立つ。

【００５６】各電圧比較器８に連結容量Ｃ２が接続され
ている場合は、 （ＶR −Ｖck＋Ｖck-1）／ＶR ＝１＋（−Ｖck＋Ｖck-1）／ＶR （４０） が成立する。式（４０）の右辺第２項が微分非直線性誤
差ＤＮＬを表している。この式を式（３６），（３
７），（３９）を使って整理すると、 ＤＮＬ（Ｃｏｄｅ〈ｋ〉）＝（−Ｖck＋Ｖck-1）／ＶR ＝−Ｃ1 β^k-1 （１−β）／｛Ｃ1 ＋２Ｃ2 （１−β）｝ （４１） ただし、ｋ＝０、１、２、３、… ＤＮＬ（Ｃｏｄｅ〈−ｋ〉）＝（−Ｖck＋Ｖck-1）／ＶR ＝Ｃ1 β^k-1 （１−β）／｛Ｃ1 ＋２Ｃ2 （１−β）｝ （４２） ただし、ｋ＝１、２、３、…となる。微分非直線性誤差
の改善度を表す指標として、 ＥＣＦ＝１００（１−ＤＮＬc ／ＤＮＬuc） （４３） ＤＮＬc ：補正された微分非直線性誤差（最大値）ＤＮ
Ｌuc：未補正の微分非直線性誤差（最大値）によりＥＣ
Ｆ（Error Correction Factor ）を定義する。すなわ
ち、ＤＮＬucが１ＬＳＢのときは、ＤＮＬc は式（４
１）でｋ＝１の場合になるので、式（４３）は ＥＣＦ＝１００［１−ｒ（１−β）／｛ｒ＋２（１−β）｝］ （４４） ただし、ｒ＝Ｃ1 ／Ｃ2のように表される。

【００５７】図９は各々の電圧比較器間にＣ２が接続さ
れていない場合に電荷の不整合が生じて１箇所のミッシ
ングコードを発生するＡ／Ｄ変換器が、各電圧比較器間
にＣ２を接続することによって微分非直線性誤差が改善
されることを示している。同図より、−１ＬＳＢが−
０．２８ＬＳＢに緩和されており、７２％改善されてい
る。図１０にはＣ1 ／Ｃ2 とＥＣＦの関係を示してい
る。Ｃ1 ／Ｃ2 ＝１のときは７２％、Ｃ1 ／Ｃ2 ＝２の
ときは５８％となる。以上の計算結果はＣ1 とＣ２が無
限に接続されている場合で計算したが、オフセット電圧
ＶckはＶc5とＶc-5でほとんどゼロに等しくなるため、
−ｑc が注入された電圧比較器の両側に５個以上の電圧
比較器が接続されている場合の計算には十分に適用でき
る。また１１個の電圧比較器について中央の参照電圧が
印加された電圧比較器のデバイスに不整合をもたせてＳ
ＰＩＣＥによってシュミレーションを行なった結果にお
いて上述の計算結果に一致する結果を得た。

【００５８】また線形回路網であるから重ね合せの原理
が成り立ち、しきい値電圧のばらつきがひとつの電圧比
較器に集中している場合だけでなく、しきい値電圧のば
らつきが複数の電圧比較器に発生している場合は、しき
い値電圧のばらつきが発生している各々の電圧比較器の
うちひとつの電圧比較器のみ誤差が発生しているとして
計算してそれぞれの電圧比較器について計算した結果を
加算することで計算可能である。図１１に、２つの電圧
比較器に誤差となる電荷が注入されたときの連結容量Ｃ
２による微分非直線性誤差の改善の様子を示した。複数
の電圧比較器のしきい値電圧がばらついた場合でもその
ばらつきは抑圧され、微分非直線性誤差が改善されるこ
とがわかる。

【００５９】また、これらの計算結果はスイッチから注
入される電荷量にばらつきがある場合の結果であるが、
電荷量Ｑと容量Ｃと容量の端子電圧Ｖの間にはＱ＝ＣＶ
の関係があり線形回路網であるから電荷量のばらつきは
Ｃ１、Ｃ２のばらつきに置き換えることが可能であり、
これらの容量値がばらついた場合においても同様の理由
で微分非直線性誤差は改善される。また同じ理由で、基
準抵抗がばらついて参照電圧がばらついた場合において
も微分非直線性誤差は改善される。

【００６０】Ｃ1 ／Ｃ2 ＝１の場合に結合容量及び連結
容量Ｃ1 ，Ｃ2 の各容量値のばらつきが微分非直線性誤
差の劣化に与える影響を、ＳＰＩＣＥシミュレーション
で調べた。Ｃ１の容量値が１０％増加した場合の微分非
直線性誤差の劣化度と、Ｃ２の容量値が１０％増加した
場合の微分非直線性誤差の劣化度とを表１に示す。Ｃ２
が増加した場合の影響はＣ１が増加した場合に比べて非
常に小さくシミュレーションの誤差範囲内であるので、
表１に「０．１ＬＳＢ以下」と表現している。すなわち
Ｃ１のばらつきの影響に比べてＣ２のばらつきの影響が
非常に小さいことがわかる。このことは、連結容量Ｃ２
の接続によってＣ２の容量値そのものがばらついて微分
非直線性誤差を劣化させるとしても、その劣化度は無視
できるほど小さいことを示している。

【００６１】

【表１】

【００６２】また容量素子は電圧比較器を構成する素子
の間に入れることが可能であり、チップ面積をほとんど
増加させない。また容量に電荷量を分配することによっ
て上述の効果が得られるため、電源電圧に依存しない。
したがって低電圧電源においても同様の効果を得ること
ができる。

【００６３】さて、Ｖrefk（ｋ＝−３、−２、−１、
０、１、２、３）に接続されている７個の電圧比較器
は、従来の３ビットＡ／Ｄ変換器を構成する上でも必要
な電圧比較器であるが、第１の実施例では更に第１及び
第２の冗長電圧比較器列７，１１が付加されている。

【００６４】これらの冗長電圧比較器列７，１１が接続
されない場合は、Ｖref3とＶref-3に接続されている電
圧比較器に接続されているＣ２はひとつになり、比較状
態における電荷の移動が他の電圧比較器とは異なる。す
なわちＮ3 、Ｎ-3に接続されているＣ２の端子に蓄えら
れている電荷はもう一方のＣ２が接続されていないた
め、Ｃ１に充電されていた電荷が移動してＶinが変化す
る。そのため、２つの冗長電圧比較器７，１１を接続し
て両端でのＶinの変化を少なくしている。第１及び第２
の冗長電圧比較列７，１１の終端の電圧比較器は上述の
理由でＶinが変化するが、この影響が３ビットＡ／Ｄ変
換器を構成している７個の電圧比較器のしきい値電圧の
誤差を大きくしないためには各冗長電圧比較器列７，１
１に複数個の電圧比較器が必要になる。各電圧比較器に
Ｃ２を接続しても電荷のばらつきを容量素子によって分
散させるため、従来のＡ／Ｄ変換器に接続しても消費電
力は増加しない。ただし、冗長電圧比較器列分の消費電
力は増加する。

【００６５】また、本実施例によれば、交流信号に対す
るＡ／Ｄ変換器の周波数特性が改善される。このことを
図１２〜１５で説明する。図１中の電圧比較器８は、図
１２に示す８個のＭＯＳトランジスタＭＰ１〜ＭＰ４，
ＭＮ１〜ＭＮ４を有している。第１のスイッチＳＷ１を
構成する１組のＭＯＳトランジスタＭＰ１，ＭＮ１のド
レインにはアナログ入力信号１が印加されており、第２
のスイッチＳＷ２を構成する１組のＭＯＳトランジスタ
ＭＰ２，ＭＮ２は基準抵抗に接続されている。アナログ
入力信号１のサンプリング期間では、第１のスイッチＳ
Ｗ１を構成する１組のＭＯＳトランジスタＭＰ１，ＭＮ
１と第３のスイッチＳＷ３を構成する１組のＭＯＳトラ
ンジスタＭＰ３，ＭＮ３とはいずれもＯＮ状態であり、
第２のスイッチＳＷ２を構成する１組のＭＯＳトランジ
スタＭＰ２，ＭＮ２はＯＦＦ状態である。交流信号等価
回路における定数は、 ｒd1＝ｒp1＋ｒn1 （４５） ｒp1：ＭＰ１のＯＮ状態のドレイン・ソース間抵抗 ｒn1：ＭＮ１のＯＮ状態のドレイン・ソース間抵抗 ｒd2＝ｒp2＋ｒn2 （４６） ｒp2：ＭＰ２のＯＮ状態のドレイン・ソース間抵抗 ｒn2：ＭＮ２のＯＮ状態のドレイン・ソース間抵抗 Ｃs ＝Ｃgdp2＋Ｃgdn2 （４７） Ｃgdp2：ＭＰ２のゲート・ドレイン間容量 Ｃgdn2：ＭＮ２のゲート・ドレイン間容量 ｇm ＝ｇmp4 ＋ｇmn4 （４８） ｇmp4 ：ＭＰ４の相互コンダクタンス ｇmn4 ：ＭＮ４の相互コンダクタンス Ｒ0 ＝ｒdp4 ・ｒdn4 ／（ｒdp4 ＋ｒdn4 ） （４９） ｒdp4 ：ＭＰ４の出力抵抗 ｒdn4 ：ＭＮ４の出力抵抗 で表される。

【００６６】図１３に示す電圧比較器の交流信号等価回
路を図１の容量結合網を有する電圧比較器列１０に適用
すると、図１４のとおりとなる。デバイスパラメータの
ばらつきによってあるノードＮ1 に接続された電圧比較
器の式（４９）で示されるＭＰ４とＭＮ４との相互コン
ダクタンスの和ｇm が他のノードに接続された電圧比較
器の場合に比べて小さい値ｇmcとなった場合について、
詳細に説明する。伝達関数の極のうち主となる極以外は
主となる極に比べて十分大きいものとして、主となる極
以外は無視できるものとする。主となる極の近似計算法
として容量逐次省略法をもちいる。

【００６７】はじめに、第１のノードＮ1 に接続された
電圧比較器の各々の容量の容量逐次省略時定数を求め
る。

【００６８】まず、結合容量Ｃ１からみた抵抗Ｒ1c0 を
求めるために図１５（ａ）のように電流源を接続する。
ｖ1 、ｖ2 は ｖ1 ＝−ｒd1・ｉ （５０） ｖ2 ＝Ｖg1−ｒd2・ｉ （５１） ｉ：電流源の電流値 で表される。また、 Ｒ1c0 ＝（Ｖg1−ｖ1)／ｉ （５２） が成り立つ。更にキルヒホッフの電流法則から、 ｉ−ｇmc・Ｖg1−ｖ2 ／Ｒ0 ＝０ （５３） となる。式（５０）〜（５３）を連立させてＲ1c0 を求
めると、 Ｒ1c0 ＝（１＋ｒd2／Ｒ0 ）／（１／Ｒ0 ＋ｇmc）＋ｒd1 （５４） となる。Ｒ0 ＞ｒd2＞１なので、式（５４）は、 Ｒ1c0 ＝１／ｇmc＋ｒd1 （５５） のように近似することができる。したがって結合容量Ｃ
１の容量省略時定数は、 Ｃ1 Ｒ1c0 ＝Ｃ1 （１／ｇmc＋ｒd1） （５６） となる。

【００６９】連結容量Ｃ２からみた抵抗Ｒ2c0 を求める
ために図１５（ｂ）のように電流源を接続する。ｖ3 、
ｖ4 は ｖ3 ＝ｉ・ｒd2＋Ｖg1 （５７） ｖ4 ＝−ｉ・ｒd2＋Ｖg2 （５８） で表される。またキルヒホッフの電流法則から、 −ｉ＋ｇmc・Ｖg1−ｖ1 ／Ｒ0 ＝０ （５９） ｉ−ｇm ・Ｖg2−ｖ2 ／Ｒ0 ＝０ （６０） Ｒ2c0 ＝（Ｖg2−Ｖg1）／ｉ （６１） を得る。式（５７）〜（６１）を連立させてＲ2c0 を求
めると、 Ｒ2c0 ＝（１＋ｒd2／Ｒ0 ）／（ｇm ＋１／Ｒ0 ） −（１＋ｒd2／Ｒ0 ）／（ｇmc＋１／Ｒ0 ） （６２） となる。Ｒ0 ＞ｒd2＞１なので、式（６２）は、 Ｒ2c0 ＝（ｇmc−ｇm ）／ｇmc・ｇm （６３） のように近似することができる。したがって連結容量Ｃ
２の容量省略時定数は、 Ｃ2 Ｒ2c0 ＝Ｃ2 （ｇmc−ｇm ）／ｇmc・ｇm （６４） となる。

【００７０】第２のスイッチＳＷ２のゲート・ドレイン
間容量Ｃs からみた抵抗Ｒsc0 を求めるために、図１５
（ｃ）のように電流源を接続する。ｖ5 は、 ｖ5 ＝Ｖg1−ｒd2・ｉ （６５） で表される。また、 Ｒsc0 ＝Ｖg1／ｉ （６６） が成り立つ。更にキルヒホッフの電流法則から、 ｉ−ｇmc・Ｖg1−ｖ5 ／Ｒ0 ＝０ （６７） となる。式（６５）〜（６７）を連立させてＲ1c0 を求
めると、 Ｒsc0 ＝（１＋ｒd2／Ｒ0 ）／（ｇmc＋１）／Ｒ0 ） （６８） となる。Ｒ0 ＞１なので、式（６８）は、 Ｒsc0 ＝１／ｇmc （６９） のように近似することができる。したがって第２のスイ
ッチＳＷ２のゲート・ドレイン間容量Ｃs の容量省略時
定数は、 Ｃs Ｒsc0 ＝Ｃs ／ｇmc （７０） となる。

【００７１】次に、第１のノードＮ1 に隣接する第２の
ノードＮ2 に接続された電圧比較器の各容量の容量逐次
省略時定数を求める。

【００７２】連結容量Ｃ２からみた抵抗Ｒ20を求めるた
めに図１５（ｄ）のように電流源を接続する。ｖ6 、ｖ
7 は、 ｖ6 ＝Ｖg2−ｉ・ｒd2 （７１） ｖ7 ＝Ｖg3＋ｉ・ｒd2 （７２） で表される。また、 Ｒ20＝（Ｖg2−Ｖg3）／ｉ （７３） が成り立つ。更にキルヒホッフの電流法則から ｉ−ｇm ・Ｖg2−ｖ6 ／Ｒ0 ＝０ （７４） −ｉ＋ｇm ・Ｖg3−ｖ7 ／Ｒ0 ＝０ （７５） となる。式（７１）〜（７５）を連立させてＲ20を求め
ると、 Ｒ20＝０ （７６） となる。したがって、Ｃ２の容量省略時定数は、 Ｃ2 Ｒ20＝０ （７７） となる。Ｃ１、Ｃs からみた抵抗Ｒ10、Ｒs0を求めるた
めの回路が同じであるため、容量省略時定数は第１のノ
ードＮ1 に接続された電圧比較器のＣ１、Ｃs の場合と
等しくなる。すなわち Ｃ1 Ｒ10＝Ｃ1 Ｒ1c0 （７８） Ｃs Ｒ20＝Ｃs Ｒ2c0 （７９） である。

【００７３】Ｎ個の電圧比較器についての容量省略時定
数ｂ1 は、 ｂ1 ＝Ｃ1 Ｒ1c0 ＋２Ｃ2 Ｒ2c0 ＋（Ｎ−１）Ｃ1 Ｒ10＋ＮＣs Ｒ2c0 （８０） で表される。一方、連結容量Ｃ２が接続されていない場
合の容量省略時定数ｂ2は、 ｂ2 ＝Ｃ1 Ｒ1c0 ＋（Ｎ−１）Ｃ1 Ｒ10＋ＮＣs Ｒ2c0 （８１） で表される。ｇmc＜ｇm からＣ2 Ｒ2c0 ＜０となるの
で、ｂ1 ＜ｂ2 となる。

【００７４】また、連結容量Ｃ２が接続されている場合
の−３ｄＢ周波数ｆ1-3dB と、連結容量Ｃ２が接続され
ていない場合の−３ｄＢ周波数ｆ2-3dB とは、各々 ｆ1-3dB ＝１／（２π・ｂ１） （８２） ｆ2-3dB ＝１／（２π・ｂ２） （８３） で表される。式（８２），（８３）より、ｆ1-3dB ＞ｆ
2-3dB であり連結容量Ｃ２が接続されている場合の方が
周波数特性が改善されることがわかる。以上のように、
デバイスパラメータのばらつきによる周波数特性の劣化
が連結容量Ｃ２の接続によって改善されることがわか
る。しかも、上述の効果は受動素子である容量によって
得ることができるため電源電圧に依存しない。そのため
低電源電圧においても同様の効果が得られる。

【００７５】連結容量Ｃ２の接続によってＡ／Ｄ変換器
の周波数特性が改善されることを、更に図１６〜図１８
を用いて説明する。

【００７６】図１６では、電圧比較器列のサンプリング
状態において入力信号としてステップ信号を印加してい
る。図１７に示すように、複数のインバータ６のうちの
中央のノードＮ0 に接続されたインバータの駆動能力が
他のインバータの駆動能力よりも小さい場合には、中央
のノードＮ0 のステップ応答が他のノードＮ1 ，Ｎ-1に
比べてＶａ（インバータの入出力端子間のショート時電
圧）に落ち着くまで長い時間を必要とする。駆動能力の
小さいインバータによって電圧比較器列全体の周波数特
性が規制されるわけである。ところが、図１８に示すよ
うに、図１７中の時刻ＴA における中央のノードＮ0 の
電圧は、連結容量Ｃ２を接続することにより他のノード
Ｎ1 ，Ｎ-1の電圧に近づく。つまり、ステップ信号を入
力した時の中央のノードＮ0 のＶａに落ち着くまでの時
間が短くなっており、Ａ／Ｄ変換器の周波数特性が改善
される。

【００７７】また、Ａ／Ｄ変換器の外部から内部に入る
ノイズや特に内部のデジタル回路から発生するノイズは
変換精度を劣化させるが、この影響を連結容量Ｃ２によ
り緩和することができる。このことを次に説明する。電
圧比較器のインバータはノイズによる電源電圧変動によ
ってＭＯＳトランジスタのドレイン電圧が変動するた
め、インバータのバイアス電圧Ｖa と電圧利得Ｇが変動
する。ノイズによって電圧比較器のインバータのバイア
ス電圧Ｖa や電圧利得Ｇが変動する場合は、各々の電圧
比較器のインバータのＶa やＧの変動量が互いに異な
る。各々のインバータのデバイスパラメータがばらつい
ているだけでなくチップ上の配置や電源線の入り方が異
なるために、ノイズから受ける影響は各々のインバータ
で異なる。このために各々の電圧比較器のしきい値電圧
は異なった変動をする。上述の直流解析と交流解析の結
果からしきい値電圧の変動や相互コンダクタンスのばら
つきや変動の影響が緩和されることがわかっているの
で、ノイズによる影響も他の電圧比較に分散されること
で緩和されることがわかる。

【００７８】以上のとおり、第１の実施例によれば、連
結容量Ｃ２で構成される容量結合網のはたらきにより、
Ａ／Ｄ変換器の微分非直線性誤差が小さくなり、かつそ
の周波数特性が改善される。また、低電源電圧において
も同様の効果が得られる。更にノイズ耐性が向上する。
これらの効果は、第２〜第６の実施例でも同様に得られ
る。なお、第２及び第４の実施例（図２，図４）では、
第１及び第２の連結容量Ｃ２，Ｃ４のいずれか一方を省
略してもよい。第５の実施例では、第１〜第４の連結容
量Ｃ７〜Ｃ１０のうちの少なくともひとつを採用すれば
よい。

【００７９】なお、第５の実施例に係る差動チョッパ電
圧比較器を用いたＡ／Ｄ変換器の構成によれば、アナロ
グ入力信号１の保持電圧及び参照電圧の保持電圧に発生
する誤差電圧が減少することで、電圧比較器２４の誤差
電圧が減少する。このことを表したのが図１９である。
Ｖ１、Ｖ２がアナログ入力信号と参照電圧との各々の誤
差電圧を表している。連結容量の作用によって誤差電圧
はＢ（＜１）倍されるため電圧比較器の誤差電圧はＢ
（Ｖ２−Ｖ１）となり減少することがわかる。

【００８０】

【発明の効果】本発明の容量結合網を有するＡ／Ｄ変換
器によれば、電圧比較器を構成する素子のデバイスパラ
メータが変動してもフィードスルーのばらつきによる各
々の電圧比較器のしきい値電圧のばらつきを緩和するこ
とができ、サンプリング時定数のばらつきを緩和するこ
とができ、微分非直線性及び入力信号の周波数特性を向
上することができ、半導体製造プロセスの変動の影響を
緩和することができる。これらの効果は低電源電圧にお
いても得ることができる。また電源に重乗しているノイ
ズに対する耐性、Ａ／Ｄ変換器の論理回路のデジタル回
路部から発生するノイズに対する耐性を向上することが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＡ／Ｄ変換器の構
成図である。

【図２】本発明の第２の実施例に係るＡ／Ｄ変換器の構
成図である。

【図３】本発明の第３の実施例に係るＡ／Ｄ変換器の構
成図である。

【図４】本発明の第４の実施例に係るＡ／Ｄ変換器の構
成図である。

【図５】本発明の第５の実施例に係るＡ／Ｄ変換器の構
成図である。

【図６】本発明の第６の実施例に係るＡ／Ｄ変換器の構
成図である。

【図７】図３及び図４のＡ／Ｄ変換器中の各スイッチの
開閉タイミングを示すタイムチャート図である。

【図８】図１中の容量結合網を持つ電圧比較器列の各々
の電圧比較器の動作状態における電荷配分を示す図であ
る。

【図９】図１のＡ／Ｄ変換器において１個所のミッシン
グコードが発生した場合の容量結合網による微分非直線
性誤差の改善効果を示すグラフである。

【図１０】図１のＡ／Ｄ変換器における結合容量Ｃ１と
連結容量Ｃ２との比に対するＥＣＦのグラフである。

【図１１】図１のＡ／Ｄ変換器において２個所のミッシ
ングコードが発生した場合の容量結合網による微分非直
線性誤差の改善効果を示すグラフである。

【図１２】図１中の１つのインバータチョッパ電圧比較
器の詳細回路図である。

【図１３】図１２のインバータチョッパ電圧比較器の交
流信号等価回路図である。

【図１４】図１中の容量結合網を持つインバータチョッ
パ電圧比較器列の交流信号等価回路図である。

【図１５】（ａ）は、図１４中の結合容量Ｃ１からみた
抵抗を計算するための回路図、（ｂ）は、相互コンダク
タンスの異なる隣接電圧比較器間に接続された図１４中
の連結容量Ｃ２からみた抵抗を計算するための回路図、
（ｃ）は、図１４中の容量Ｃs からみた抵抗を計算する
ための回路図、（ｄ）は、相互コンダクタンスの等しい
隣接電圧比較器間に接続された図１４中の連結容量Ｃ２
からみた抵抗を計算するための回路図である。

【図１６】図１のＡ／Ｄ変換器中の電圧比較器列のサン
プリング状態におけるステップ応答を求めるための回路
図である。

【図１７】図１６中のインバータに駆動能力のばらつき
がある場合の各ノードの電圧のステップ応答を示すグラ
フである。

【図１８】図１６中の中央のノードＮ0 の電圧が連結容
量Ｃ２の作用によって短時間でＶａに落ち着くことを示
すグラフである。

【図１９】図５中の差動チョッパ電圧比較器における容
量結合網による微分非直線性誤差の改善効果を示すグラ
フである。

【図２０】従来のインバータチョッパ電圧比較器の構成
図である。

【図２１】図２０中のスイッチのＭＯＳトランジスタに
よる複数の構成例を示す回路図である。

【図２２】図２０中のインバータのＭＯＳトランジスタ
による複数の構成例を示す回路図である。

【図２３】図２０中の各スイッチの開閉タイミングを示
すタイムチャート図である。

【図２４】図２０中のインバータの入力電圧対出力電圧
の静特性図である。

【図２５】図２０中のインバータの電圧利得を示す図２
４と同様の図である。

【図２６】従来の並列型Ａ／Ｄ変換器の構成図である。

【図２７】図２６のＡ／Ｄ変換器の動作を説明するため
の各サンプリング時刻に対するアナログ入力信号の電圧
値を示すグラフである。

【図２８】図２６のＡ／Ｄ変換器の動作を説明するため
のアナログ入力信号の電圧値に対するＡ／Ｄ変換器の出
力値を示すグラフである。

【図２９】従来の差動チョッパ電圧比較器の構成図であ
る。

【図３０】図２９中の第１及び第２の差動増幅回路の構
成例を示す回路図である。

【図３１】図２９中の各スイッチの開閉タイミングを示
すタイムチャート図である。

【符号の説明】

１ アナログ入力信号 ２ 第１の基準電圧 ３ 第２の基準電圧 ４ 基準抵抗列 ５ 論理回路 ６ 第１のインバータ ７ 第１の冗長電圧比較器列 ８ 電圧比較器 ９ Ａ／Ｄ変換器出力 １０ 電圧比較器列 １１ 第２の冗長電圧比較器列 １２ 第１のインバータ １３ 第２のインバータ １４ 電圧比較器 １５ 電圧比較器列 １６ 電圧比較器 １７ 下位基準抵抗及びスイッチ列 １８ 上位基準抵抗列 １９ 第１のソースフォロア ２０ 第１の差動増幅回路 ２１ 第２のソースフォロア ２２ 第２の差動増幅回路 ２３ 第１の冗長電圧比較器列 ２４ 電圧比較器 ２５ 第２の冗長電圧比較器列 ２６ 第１の下位電圧比較器列 ２７ 第１の下位論理回路 ２８ 第１の下位Ａ／Ｄ変換器出力 ２９ 上位Ａ／Ｄ変換器出力 ３０ 上位論理回路 ３１ 上位電圧比較器列 ３２ 第２の下位電圧比較器列 ３３ 第２の下位論理回路 ３４ 第２の下位Ａ／Ｄ変換器出力 ３５ 基準抵抗及びスイッチ列 Ｃ１〜Ｃ１０ 容量 ＳＷ１〜ＳＷ８ スイッチ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の端子と第２の端子とを備え、かつ
   前記第１の端子と前記第２の端子との間の差電圧が一定
   値になるように設計された複数の回路要素を備えた回路
   であって、 前記複数の回路要素の特性のばらつきによって前記差電
   圧が前記一定値にならない場合でも前記ばらつきの影響
   を分配して前記差電圧を前記一定値に近づけるために、
   前記第１の端子と前記第２の端子との間を接続するよう
   に該両端子間に介在した容量を更に備えたことを特徴と
   する回路。
2. 【請求項２】 第１の端子を有する第１の回路と、第２
   の端子を有する第２の回路と、第３の端子を有する第３
   の回路とを備え、かつ前記第１の端子と前記第２の端子
   との間の第１の差電圧と前記第２の端子と前記第３の端
   子との間の第２の差電圧とが等しくなるように前記第１
   〜第３の回路の各々の回路要素が設計された回路であっ
   て、 前記第１〜第３の回路の各々の回路要素の特性のばらつ
   きによって前記第１の差電圧と前記第２の差電圧とが等
   しくならない場合でも前記ばらつきの影響を分散させて
   前記第１の差電圧と前記第２の差電圧とを互いに近づけ
   るように、前記第１の端子と前記第２の端子との間と、
   前記第２の端子と前記第３の端子との間とを各々連結す
   るための複数の容量を更に備えたことを特徴とする回
   路。
3. 【請求項３】 複数の参照電圧を発生させる参照電圧発
   生手段と複数の電圧比較器とを備えたＡ／Ｄ変換器であ
   って、 前記複数の電圧比較器の各々は、入力スイッチと、イン
   バータと該インバータの入出力端子間に介在した帰還路
   スイッチとを有する反転増幅部と、前記入力スイッチと
   前記反転増幅部との間に介在した結合容量とを有し、か
   つ前記入力スイッチは、アナログ入力信号と前記参照電
   圧発生手段からの複数の参照電圧のうちのひとつとを順
   次切り換えて前記結合容量の一方の端子に与える機能を
   有するＡ／Ｄ変換器において、 前記複数の電圧比較器の各々の前記反転増幅部と前記結
   合容量との接続点どおしの間を各々連結するための複数
   の容量を更に備えたことを特徴とするＡ／Ｄ変換器。
4. 【請求項４】 複数の参照電圧を発生させる参照電圧発
   生手段と複数の電圧比較器とを備えたＡ／Ｄ変換器であ
   って、 前記複数の電圧比較器の各々は、入力スイッチと、第１
   のインバータと該第１のインバータの入出力端子間に介
   在した第１の帰還路スイッチとを有する第１の反転増幅
   部と、第２のインバータと該第２のインバータの入出力
   端子間に介在した第２の帰還路スイッチとを有する第２
   の反転増幅部と、前記入力スイッチと前記第１の反転増
   幅部との間に介在した第１の結合容量と、前記第１の反
   転増幅部と前記第２の反転増幅部との間に介在した第２
   の結合容量とを有し、かつ前記入力スイッチは、アナロ
   グ入力信号と前記参照電圧発生手段からの複数の参照電
   圧のうちのひとつとを順次切り換えて前記第１の結合容
   量の一方の端子に与える機能を有するＡ／Ｄ変換器にお
   いて、 前記複数の電圧比較器の各々の前記第１の反転増幅部と
   前記第１の結合容量との接続点どおしの間と、前記第２
   の反転増幅部と前記第２の結合容量との接続点どおしの
   間とのうちの少なくとも一方を各々連結するための複数
   の容量を更に備えたことを特徴とするＡ／Ｄ変換器。
5. 【請求項５】 複数の参照電圧を発生させる参照電圧発
   生手段と複数の電圧比較器とを備えたＡ／Ｄ変換器であ
   って、 前記複数の電圧比較器の各々は、２つの入力端子と２つ
   の出力端子とを有する入力スイッチと、第１の差動増幅
   回路と各々該第１の差動増幅回路の正転入力端子と反転
   出力端子との間及び該第１の差動増幅回路の反転入力端
   子と正転出力端子との間に介在した第１の帰還路スイッ
   チ対とを有する第１の差動増幅部と、第２の差動増幅回
   路と各々該第２の差動増幅回路の正転入力端子と反転出
   力端子との間及び該第２の差動増幅回路の反転入力端子
   と正転出力端子との間に介在した第２の帰還路スイッチ
   対とを有する第２の差動増幅部と、各々前記入力スイッ
   チの２つの出力端子と前記第１の差動増幅回路の正転入
   力端子及び反転入力端子との間に介在した入力容量対
   と、各々前記第１の差動増幅回路の反転出力端子と前記
   第２の差動増幅回路の正転入力端子との間及び前記第１
   の差動増幅回路の正転出力端子と前記第２の差動増幅回
   路の反転入力端子との間に介在した結合容量対とを有
   し、かつ前記入力スイッチは、アナログ入力信号と前記
   参照電圧発生手段からの複数の参照電圧のうちのひとつ
   とを順次切り換えて前記入力容量対の各々の一方の端子
   に与える機能を有するＡ／Ｄ変換器において、 前記複数の電圧比較器の各々の前記第１の差動増幅回路
   の正転入力端子どおしの間、該第１の差動増幅回路の反
   転入力端子どおしの間、前記第２の差動増幅回路の正転
   入力端子どおしの間、及び、該第２の差動増幅回路の反
   転入力端子どおしの間のうちの少なくともひとつを各々
   連結するための複数の容量を更に備えたことを特徴とす
   るＡ／Ｄ変換器。
6. 【請求項６】 請求項３〜５のうちのいずれか１項に記
   載のＡ／Ｄ変換器において、 前記複数の電圧比較器で構成される電圧比較器列のうち
   の少なくとも両端の電圧比較器は、各々の出力がＡ／Ｄ
   変換に利用されないことを特徴とするＡ／Ｄ変換器。