JP5154683B1 - 増幅回路およびａ／ｄ変換器 - Google Patents

Abstract

【課題】最小限の構成を用いて、演算増幅器の入出力端子間の寄生容量に起因する増幅回路の演算誤差を補償し、高精度の増幅率を得る。
【解決手段】増幅回路１０は、一方の端子が演算増幅器Ａ１の反転入力端子に、他方の端子が演算増幅器Ａ１の反転出力端子に接続された容量ＣＰ５と、一方の端子が演算増幅器Ａ１の非反転入力端子に、他方の端子が演算増幅器Ａ１の非反転出力端子に接続された容量ＣＮ５とを備えている。
【選択図】図５

Description

本発明は、パイプライン型のＡ／Ｄ変換器に用いられる増幅回路に関し、特に、増幅率の精度を向上させる技術に関するものである。

従来、Ａ／Ｄ変換器の一種として、縦続接続された複数段のステージと、デジタル補正回路とを備えたパイプライン型のＡ／Ｄ変換器がある。このＡ／Ｄ変換器では、アナログ信号が入力されると、複数段のステージによって、最上位ビットから最下位ビットまで順番に量子化が行われ、各ビットのデジタル信号が出力される。そして、各ステージから出力された各デジタル信号が、デジタル補正回路によって合算および補正され、Ａ／Ｄ変換器のデジタル出力として出力される。

各ステージは、アナログ入力信号の量子化を行うことにより、量子化したデジタル信号をビットデータとしてデジタル補正回路に出力する一方、該量子化したデジタル信号を再度アナログ信号に戻し、当該アナログ信号と上記アナログ入力信号との差分を増幅して、次段のステージに出力している。

よって、初段以外の各ステージでは、前段で差分増幅されたアナログ信号を入力としているため、上記差分増幅の増幅率の精度（演算誤差、増幅誤差）は非常に重要となる。Ａ／Ｄ変換器の分解能は上記差分増幅の増幅率の精度に影響され、上記差分増幅の増幅率の精度が低いと、Ａ／Ｄ変換器の分解能を高く設定することができない。

各ステージにおける上記差分増幅は、各ステージにそれぞれ設けられた増幅回路によって行われる。増幅回路は、複数の容量と、複数のスイッチと、演算増幅器とにより構成されている。そして、従来、増幅回路の増幅率の精度には、容量の精度が大きく影響を及ぼすことが知られており、改善が図られていた。

一方、近年では、パイプライン型Ａ／Ｄ変換器が高精度化するにつれ、増幅回路に対しさらなる改善が求められている。そのため、演算増幅器の入出力端子間の寄生容量が及ぼす影響も注目されるようになった。そこで、例えば、特許文献１では、上記寄生容量に起因する増幅回路の演算誤差（出力誤差）を補償するために、増幅回路に、寄生容量による電荷減少分を補償する補償回路を追加する構成が提案されている。

特開２００９−２３９７０３号公報（２００９年１０月１５日公開）

しかしながら、上記特許文献１に記載の構成では、寄生容量による電荷減少分を補償することには寄与している一方、補償回路を追加することで、他の悪因が生じ、精度の高い増幅率を得ることができないという問題がある。

つまりは、上記特許文献１に記載の補償回路は、複数の容量および複数のスイッチにより構成されているため、これらをそのまま追加している形となり、これらの寄生容量、また、スイッチのクロックフィードスルーやチャージインジェクションなどが発生する。このため、増幅回路全体としては、精度の高い増幅率を得ることができない。また、パイプライン型Ａ／Ｄ変換器において、直線性誤差を補償しきれないという問題も招く。

本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、最小限の構成を用いて、演算増幅器の入出力端子間の寄生容量に起因する増幅回路の演算誤差を補償し、高精度の増幅率を得ることができる増幅回路、および、それを備えるＡ／Ｄ変換器を提供することにある。

本発明の増幅回路は、上記課題を解決するために、
少なくとも演算増幅器を備え、上記演算増幅器に、負極性の第１入力信号と予め定められた第１参照信号との差分を増幅させて正極性の第１出力信号を出力させるとともに、正極性の第２入力信号と予め定められた第２参照信号との差分を増幅させて負極性の第２出力信号を出力させる、増幅回路であって、
第１補償容量と、第２補償容量とを備え、
上記演算増幅器は、上記第１入力信号および上記第１参照信号が供給される第１入力端子、上記第２入力信号および上記第２参照信号が供給される第２入力端子、上記第１出力信号を出力する第１出力端子、および、上記第２出力信号を出力する第２出力端子を有し、
上記第１補償容量は、一方の端子が上記第１入力端子に接続され、他方の端子が上記第２出力端子に接続され、
上記第２補償容量は、一方の端子が上記第２入力端子に接続され、他方の端子が上記第１出力端子に接続されていることを特徴としている。

通常、演算増幅器においては、演算増幅器の第１入力端子と第１出力端子との間に第１寄生容量が存在し、演算増幅器の第２入力端子と第２出力端子との間に第２寄生容量が存在しているため、これらの寄生容量に起因した増幅回路の演算誤差が発生する。

これに対し、上記の構成によれば、第２出力信号により充電された第１補償容量の電荷で、第１寄生容量によって減少した利得を補償することができる。また、第１出力信号により充電された第２補償容量の電荷で、第２寄生容量によって減少した利得を補償することができる。よって、第１補償容量および第２補償容量という最小限の構成を用いて、上記増幅回路の演算誤差を補償し、高精度の増幅率を得ることが可能となる。

また、本発明の増幅回路では、上記演算増幅器は、全差動型の演算増幅器である構成とすることもできる。

また、本発明の増幅回路では、上記演算増幅器は、上記第１入力端子および上記第１出力端子を有する単一出力型の第１演算増幅器と、上記第２入力端子および上記第２出力端子を有する単一出力型の第２演算増幅器とにより構成されている構成とすることもできる。

また、本発明の増幅回路では、上記第１入力端子と上記第１出力端子との間を短絡させることが可能な第１スイッチと、上記第２入力端子と上記第２出力端子との間を短絡させることが可能な第２スイッチとを備え、上記第１補償容量は、上記第１スイッチと同一のものにより構成され、上記第２補償容量は、上記第２スイッチと同一のものにより構成されていることが好ましい。

上記第１寄生容量の大部分は第１スイッチによるものであり、上記第２寄生容量の大部分は第２スイッチによるものである。よって、上記の構成によれば、第１補償容量を、第１スイッチと同一のもの（常時開いて使用）で構成することで、第１補償容量を容易に設定することが可能となる。また、第２補償容量を、第２スイッチと同一のもの（常時開いて使用）で構成することで、第２補償容量を容易に設定することが可能となる。

また、本発明の増幅回路では、上記第１補償容量は、上記第１入力端子と上記第２出力端子との間に存在する配線間の寄生容量により構成され、上記第２補償容量は、上記第２入力端子と上記第１出力端子との間に存在する配線間の寄生容量により構成されていることが好ましい。

上記第１寄生容量および上記第２寄生容量は、比較的、非常に小さい値である。よって、上記の構成のように、第１補償容量を、演算増幅器の第１入力端子と第２出力端子との間に存在する配線間の寄生容量で構成し、第２補償容量を、演算増幅器の第２入力端子と第１出力端子との間に存在する配線間の寄生容量で構成することで、素子の追加や、素子追加によるスペースの増加などを回避することが可能となる。

本発明のＡ／Ｄ変換器は、縦続接続された複数段のステージを備えるパイプライン型のＡ／Ｄ変換器であって、上記複数段のステージのうち少なくとも１つのステージは、上述の増幅回路を備えていることを特徴としている。

上記の構成によれば、ステージには、高精度の増幅率を得ることが可能な増幅回路が備えられているので、Ａ／Ｄ変換器の直線性誤差を補償することが可能となり、Ａ／Ｄ変換器の直線性（入出力関係の直線度合い）を向上させることが可能となる。

以上のように、本発明の増幅回路は、一方の端子が演算増幅器の上記第１入力端子に接続され、他方の端子が演算増幅器の上記第２出力端子に接続されている第１補償容量と、一方の端子が演算増幅器の上記第２入力端子に接続され、他方の端子が演算増幅器の上記第１出力端子に接続されている第２補償容量とを備えている構成である。

したがって、第１補償容量および第２補償容量という最小限の構成を用いて、演算増幅器の入出力端子間の寄生容量に起因する増幅回路の演算誤差を補償し、高精度の増幅率を得ることができるという効果を奏する。

本発明のパイプライン型のＡ／Ｄ変換器の実施の一形態を示すブロック図である。 図１のＡ／Ｄ変換器における各ステージの構成を示す回路ブロック図である。 比較例の増幅回路の構成を示すものであり、サンプル動作時の状態を示す回路図である。 比較例の増幅回路の構成を示すものであり、ホールド動作時の状態を示す回路図である。 実施例１の増幅回路の構成を示すものであり、サンプル動作時の状態を示す回路図である。 実施例１の増幅回路の構成を示すものであり、ホールド動作時の状態を示す回路図である。 実施例１の増幅回路を備える場合と、この増幅回路から補償容量を除いた場合との、Ａ／Ｄ変換器の入出力関係（アナログ入力−デジタル出力）を示すグラフである。 実施例２の増幅回路の構成を示すものであり、サンプル動作時の状態を示す回路図である。 実施例２の増幅回路の構成を示すものであり、ホールド動作時の状態を示す回路図である。

本発明の一実施形態について図面に基づいて説明すれば、以下の通りである。本実施の形態では、パイプライン型Ａ／Ｄ変換器、特に、パイプライン型Ａ／Ｄ変換器の各ステージに構成される増幅回路について説明する。

（パイプライン型Ａ／Ｄ変換器の概略構成）
図１は、パイプライン型Ａ／Ｄ変換器１００の概略構成を示すブロック図である。

図１に示すように、パイプライン型Ａ／Ｄ変換器１００（以下、「Ａ／Ｄ変換器１００」と略記する）は、縦続接続された複数段（１〜Ｎ段）のステージ１０１−１〜１０１−Ｎと、デジタル補正回路１０２とを備えている。

Ａ／Ｄ変換器１００では、アナログ信号Ｖｉｎが入力されると、複数段のステージ１０１−１〜１０１−Ｎによって、最上位ビットから最下位ビットまで順番に量子化が行われ、各ビットのデジタル信号Ｄｏｕｔ１〜ＤｏｕｔＮが出力される。そして、各ステージ１０１−１〜１０１−Ｎから出力された各デジタル信号Ｄｏｕｔ１〜ＤｏｕｔＮが、デジタル補正回路１０２によって合算および補正され、Ａ／Ｄ変換器１００のデジタル出力（デジタル信号Ｄｏｕｔ）として出力される。

つまりは、Ａ／Ｄ変換器１００にアナログ入力信号Ｖｉｎが供給されると、まず、初段のステージ１０１−１が、アナログ入力信号Ｖｉｎの量子化を行うことにより、量子化したデジタル信号Ｄｏｕｔ１をデジタル補正回路１０２に出力する一方、該量子化したデジタル信号Ｄｏｕｔ１を再度アナログ信号に戻し、当該アナログ信号と上記アナログ入力信号Ｖｉｎとの差分を増幅して、増幅したアナログ信号Ｖｏｕｔ１を次段のステージ１０１−２に出力する。

続いて、アナログ信号Ｖｏｕｔ１が出力されると、次段のステージ１０１−２は、これを入力として量子化を行い、デジタル信号Ｄｏｕｔ２をデジタル補正回路１０２に出力する一方、デジタル信号Ｄｏｕｔ２をアナログ信号に戻し、差分増幅して得たアナログ信号Ｖｏｕｔ２を次々段のステージ１０１−３に出力する。こうして、以降の段のステージも同様に順番に動作することにより、全ビットのデジタル信号Ｄｏｕｔ１〜ＤｏｕｔＮが出力され、デジタル補正回路１０２からデジタル信号Ｄｏｕｔを得ることができる。

（ステージの構成）
図２は、各ステージ１０１−１〜１０１−Ｎの一構成例を示す回路ブロック図である。各ステージ１０１−１〜１０１−（Ｎ−１）は同一の構成を有している。最終段のステージ１０１−Ｎは、デジタル信号ＤｏｕｔＮを出力できればよく、他のステージと異なる構成でもよいし同一の構成でもよい。以下適宜、ｉ段（ｉ＝１，２・・・Ｎ）のステージをステージ１０１−ｉ、ｉ段のステージのデジタル出力をデジタル信号Ｄｏｕｔｉ、ｉ段のステージの差分増幅出力をアナログ信号Ｖｏｕｔｉ、と表記する。

図２に示すように、ステージ１０１−ｉは、サンプルホールド回路（Ｓ／Ｈ）５１、サブＡ／Ｄ変換器（ｓｕｂＡＤＣ）５２、サブＤ／Ａ変換器（ｓｕｂＤＡＣ）５３、減算回路５４、および増幅器５５を備えている。

サンプルホールド回路５１は、アナログ入力信号（初段のステージはアナログ入力信号Ｖｉｎ、初段以外のステージでは前段のステージからの出力であるアナログ信号Ｖｏｕｔ（ｉ−１））をサンプリングするサンプル動作と、サンプリングにより生じた出力であるアナログ信号Ｖｓを保持するホールド動作とを行う。サンプルホールド回路５１は、Ａ／Ｄ変換器１００の内部または外部に設けられた例えば制御部など（図示せず）の制御（クロック制御）によって、サンプル動作とホールド動作とが切り替えられる。サンプルホールド回路５１の出力部は、サブＡ／Ｄ変換器５２に接続されるとともに、減算回路５４に接続されている。

サブＡ／Ｄ変換器５２は、サンプルホールド回路５１からのアナログ信号ＶｓをＡ／Ｄ変換（量子化）し、例えば１．５ビットのデジタル信号Ｄｏｕｔｉを出力する。サブＡ／Ｄ変換器５２の出力部は、デジタル補正回路１０２に接続されるとともに、サブＤ／Ａ変換器５３に接続されている。

サブＤ／Ａ変換器５３は、サブＡ／Ｄ変換器５２からのデジタル信号ＤｏｕｔｉをＤ／Ａ変換し、アナログ信号Ｖｒを出力する。サブＤ／Ａ変換器５３の出力部は、減算回路５４に接続されている。

減算回路５４は、サンプルホールド回路５１からのアナログ信号Ｖｓから、サブＤ／Ａ変換器５３からのアナログ信号Ｖｒを減算し、減算したアナログ信号Ｖｓｕｂを出力する。減算回路５４の出力部は、増幅器５５に接続されている。

増幅器５５は、減算回路５４からのアナログ信号Ｖｓｕｂを増幅し、増幅したアナログ信号Ｖｏｕｔｉを出力する。増幅器５５は、予め定められた増幅率（例えば２倍）で増幅を行う。

上記構成を有するステージ１０１−ｉでは、まず、アナログ入力信号Ｖｉｎ（またはアナログ信号Ｖｏｕｔ（ｉ−１））が、サンプル動作に設定されたサンプルホールド回路５１によりサンプリングされ、サンプリング後、ホールド動作に切り替えられたサンプルホールド回路５１から、アナログ信号Ｖｓが出力される。続いて、サブＡ／Ｄ変換器５２に供給されたアナログ信号Ｖｓが、サブＡ／Ｄ変換器５２により量子化され、デジタル信号Ｄｏｕｔｉが生成される。これにより、ビットデータが決定される一方、デジタル信号Ｄｏｕｔｉは、サブＤ／Ａ変換器５３でアナログ信号Ｖｒに戻され、減算回路５４に供給される。そして、減算回路５４によりアナログ信号Ｖｓとアナログ信号Ｖｒとの差分が取られ、差分信号であるアナログ信号Ｖｓｕｂが増幅器５５で増幅された後、増幅信号であるアナログ信号Ｖｏｕｔｉが出力される。

ここで、ステージ１０１−ｉにおいて、サンプルホールド回路５１、減算回路５４および増幅器５５は、一体となって増幅回路を構成しており、この増幅回路の回路構成が、本発明において特徴となる注目すべき構成である。サブＡ／Ｄ変換器５２およびサブＤ／Ａ変換器５３には、従来一般的な構成を適用することができる。

（増幅回路の構成）
次に、増幅回路の具体的な構成について説明する。以下では、まず比較例として、増幅回路を従来の補償回路を追加して構成する場合を説明し、その後、本実施形態の増幅回路の実施例について説明する。なお、説明の便宜上、各実施例において、比較例の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を適宜省略する。

＜比較例＞
図３，４は、比較例としての増幅回路１の構成を示す回路図であり、図３はサンプル動作時の状態を示し、図４はホールド動作時の状態を示す。図３，４に示すように、増幅回路１は、演算増幅器Ａ１、スイッチＳＷＰ１〜ＳＷＰ９、スイッチＳＷＮ１〜ＳＷＮ９、容量ＣＰ１〜ＣＰ４、並びに、容量ＣＮ１〜ＣＮ４を備えている。また、増幅回路１は、入力端子ＶＩＮ・ＶＤＰ・ＶＤＮ・ＶＩＰ、並びに、出力端子ＶＯＰ・ＶＯＮを備えている。

演算増幅器Ａ１は、差動入力および差動出力を行う全差動型の演算増幅器である。スイッチＳＷＰ１〜ＳＷＰ９およびスイッチＳＷＮ１〜ＳＷＮ９は、例えばトランジスタなどのスイッチング素子により構成されている。スイッチＳＷＰ１〜ＳＷＰ９およびスイッチＳＷＮ１〜ＳＷＮ９は、外部から供給される切替信号（クロック信号）に基づいて、自身の第１端子と第２端子との間を開閉（オン・オフ）する。容量ＣＰ１〜ＣＰ４および容量ＣＮ１〜ＣＮ４は、それぞれ、第１端子および第２端子を有し、その容量値が適切に設定されている。

スイッチＳＷＰ２の第１端子、スイッチＳＷＰ３の第１端子、およびスイッチＳＷＰ８の第１端子は、入力端子ＶＩＮに共通して接続されている。スイッチＳＷＰ４の第１端子およびスイッチＳＷＰ５の第１端子は、入力端子ＶＤＰに共通して接続されている。スイッチＳＷＰ６の第１端子およびスイッチＳＷＰ７の第１端子は、グランドに接続されている。スイッチＳＷＰ１の第２端子およびスイッチＳＷＰ２の第２端子は、容量ＣＰ１の第１端子に共通して接続されている。スイッチＳＷＰ３の第２端子およびスイッチＳＷＰ４の第２端子は、容量ＣＰ２の第１端子に共通して接続されている。スイッチＳＷＰ５の第２端子およびスイッチＳＷＰ６の第２端子は、容量ＣＰ３の第１端子に共通して接続されている。スイッチＳＷＰ７の第２端子およびスイッチＳＷＰ８の第２端子は、容量ＣＰ４の第１端子に共通して接続されている。容量ＣＰ１の第２端子、容量ＣＰ２の第２端子、容量ＣＰ３の第２端子、容量ＣＰ４の第２端子、およびスイッチＳＷＰ９の第１端子は、演算増幅器Ａ１の反転入力端子に共通して接続されている。スイッチＳＷＰ１の第１端子、スイッチＳＷＰ９の第２端子、および演算増幅器Ａ１の非反転出力端子は、出力端子ＶＯＰに共通して接続されている。

スイッチＳＷＮ２の第１端子、スイッチＳＷＮ３の第１端子、およびスイッチＳＷＮ８の第１端子は、入力端子ＶＩＰに共通して接続されている。スイッチＳＷＮ４の第１端子およびスイッチＳＷＮ５の第１端子は、入力端子ＶＤＮに共通して接続されている。スイッチＳＷＮ６の第１端子およびスイッチＳＷＮ７の第１端子は、グランドに接続されている。スイッチＳＷＮ１の第２端子およびスイッチＳＷＮ２の第２端子は、容量ＣＮ１の第１端子に共通して接続されている。スイッチＳＷＮ３の第２端子およびスイッチＳＷＮ４の第２端子は、容量ＣＮ２の第１端子に共通して接続されている。スイッチＳＷＮ５の第２端子およびスイッチＳＷＮ６の第２端子は、容量ＣＮ３の第１端子に共通して接続されている。スイッチＳＷＮ７の第２端子およびスイッチＳＷＮ８の第２端子は、容量ＣＮ４の第１端子に共通して接続されている。容量ＣＮ１の第２端子、容量ＣＮ２の第２端子、容量ＣＮ３の第２端子、容量ＣＮ４の第２端子、およびスイッチＳＷＮ９の第１端子は、演算増幅器Ａ１の非反転入力端子に共通して接続されている。スイッチＳＷＮ１の第１端子、スイッチＳＷＮ９の第２端子、および演算増幅器Ａ１の反転出力端子は、出力端子ＶＯＮに共通して接続されている。

入力端子ＶＩＮ・ＶＩＰには、アナログ入力信号（初段のステージはアナログ入力信号Ｖｉｎ、初段以外のステージでは前段のステージからの出力であるアナログ信号Ｖｏｕｔ（ｉ−１））が、差動入力として供給される。入力端子ＶＤＰ・ＶＤＮには、サブＤ／Ａ変換器５３から出力されるアナログ信号Ｖｒが、差動入力として供給される。出力端子ＶＯＰ・ＶＯＮからは、アナログ信号Ｖｏｕｔｉが、差動出力として出力される。

ここで、増幅回路１では、演算増幅器Ａ１の反転入力端子と非反転出力端子との間に、寄生容量ＣＣＰが存在するとともに、演算増幅器Ａ１の非反転入力端子と反転出力端子との間に、寄生容量ＣＣＮが存在している。

そして、スイッチＳＷＰ５〜ＳＷＰ６並びに容量ＣＰ３・ＣＰ４は、寄生容量ＣＣＰによる電荷減少分を補償する補償回路２を構成している。また、スイッチＳＷＮ５〜ＳＷＮ６並びに容量ＣＮ３・ＣＮ４は、寄生容量ＣＣＮによる電荷減少分を補償する補償回路３を構成している。補償回路２・３は、従来技術による構成である。

このように、増幅回路１は、全差動型の構成を有しており、演算増幅器Ａ１の反転入力端子−非反転出力端子側と、非反転入力端子−反転出力端子側とで、対称な構成を有している。なお、以下適宜、反転入力端子−非反転出力端子側の構成をＰ側の構成と称し、非反転入力端子−反転出力端子側の構成をＮ側の構成と称する。

次いで、比較例の増幅回路１の動作について説明する。

増幅回路１は、アナログ入力信号を容量に充電するサンプル動作（図３参照）と、所望の信号を出力するためのホールド動作（図４参照）とを行うことにより、演算処理を行う。増幅回路１のサンプル動作の期間とホールド動作の期間とは、上述したサンプルホールド回路５１のサンプル動作の期間とホールド動作の期間とにそれぞれ対応する。

以下では、Ｐ側の構成の動作のみを説明するが、差動構成のため、Ｎ側の構成も、Ｐ側の構成と同時に同様の動作を行っている。また、以下の説明では、適宜、入力端子ＶＩＮに供給される負極性のアナログ入力信号を入力電圧ＶＩＮ、入力端子ＶＤＰに供給されるアナログ信号Ｖｒを参照電圧ＶＤＰ、出力端子ＶＯＰから出力される正極性のアナログ信号Ｖｏｕｔｉを出力電圧ＶＯＰとも呼ぶ。

サンプル動作時には、図３に示すように、スイッチＳＷＰ２、ＳＷＰ３、ＳＷＰ６、ＳＷＰ８、ＳＷＰ９が閉じる（オンとなる）。これにより、容量ＣＰ１、ＣＰ２、ＣＰ４は、入力電圧ＶＩＮによって充電され、容量ＣＰ３は基準電位によって充電される。寄生容量ＣＣＰは、両端が短絡されているため充電されない。

よって、演算増幅器Ａ１の有限ゲインエラーが無視できるとすると、容量ＣＰ１〜ＣＰ４、および寄生容量ＣＣＰに充電される総電荷量ＱＳは、
ＱＳ＝（ＣＰ１＋ＣＰ２＋ＣＰ４）×ＶＩＮ ・・（１）
となる。

ホールド動作時には、図４に示すように、スイッチＳＷＰ１、ＳＷＰ４、ＳＷＰ５、ＳＷＰ７が閉じる（オンとなる）。これにより、容量ＣＰ１および寄生容量ＣＣＰは、出力電圧ＶＯＰによって充電され、容量ＣＰ２・ＣＰ３は、参照電圧ＶＤＰによって充電され、容量ＣＰ４は基準電位によって充電される。

よって、容量ＣＰ１〜ＣＰ４、および寄生容量ＣＣＰに充電される総電荷量ＱＨは、
ＱＨ＝（ＣＰ１＋ＣＣＰ）×ＶＯＰ＋（ＣＰ２＋ＣＰ３）×ＶＤＰ ・・（２）
となる。このとき、スイッチＳＷＰ９が開いている（オフである）ため、容量ＣＰ１〜ＣＰ４、および寄生容量ＣＣＰの、演算増幅器Ａ１の反転入力端子に接続されている側の電荷の総量は変わらない。それゆえ、ＱＳ＝ＱＨが成り立つ。

以上から、出力電圧ＶＯＰは、
ＶＯＰ＝（ＣＰ１＋ＣＰ２＋ＣＰ４）／（ＣＰ１＋ＣＣＰ）×ＶＩＮ
−（ＣＰ２＋ＣＰ３）／（ＣＰ１＋ＣＣＰ）×ＶＤＰ ・・（３）
と表される。

増幅回路１に２倍の演算処理を行わせたい場合には、「ＣＰ１＝ＣＰ２」、「ＣＰ３＝ＣＣＰ」、および「ＣＰ４＝２×ＣＣＰ」の関係を満たすように容量値を選び、参照電圧ＶＤＰを基準電圧とすると、出力電圧ＶＯＰは、
ＶＯＰ＝２×ＶＩＮ ・・（４）
となり、入力電圧の２倍の出力電圧を得ることができる。

ここで、上記式（３）によれば、増幅回路１に４倍の演算処理を行わせたい場合には、「３×ＣＰ１＝ＣＰ２」、「ＣＰ３＝ＣＣＰ」、および「ＣＰ４＝４×ＣＣＰ」の関係を満たすように容量値を選べばよい。よって、増幅率を変更することが可能となっているが、増幅率によって容量ＣＰ４の値が変わる。このため、増幅回路１では、増幅率を可変にする場合には補償操作が複雑となってしまう。

また、容量ＣＰ３・ＣＰ４は寄生容量ＣＣＰの値から算出されるため、寄生容量ＣＣＰの値を正確に見積もることができなければ、精度の高い増幅率を得ることができないという問題がある。増幅回路１においては、補償回路２、すなわち、複数の容量ＣＰ３・ＣＰ４および複数のスイッチＳＷＰ５〜ＳＷＰ８を追加したことで、回路の複雑性が増しており、寄生容量ＣＣＰの値を正確に見積もることが難しくなっている。

さらに、増幅回路１では、スイッチＳＷＰ５〜ＳＷＰ８と演算増幅器Ａ１の反転入力端子との間に寄生容量が発生したり、また、この寄生容量を介して、切替信号（クロック信号）が演算増幅器Ａ１の反転入力端子に漏れてくることがある。このため、上記式（３）が成り立たなくなり、演算誤差（増幅誤差）を増やしてしまうことになりかねない。

したがって、増幅回路１においては、補償回路２・３を備えることで、精度の高い増幅率を得ることができないという問題がある。

換言すると、高精度の増幅率を得るためには、寄生容量ＣＣＰ・ＣＣＮを補償するための回路の構成が、少なければ少ないほど良いということになる。本発明者等は、この点に着目し鋭意検討した結果、差動回路の特性を利用することによって、最小限の構成で寄生容量ＣＣＰ・ＣＣＮを補償することができることを見出した。次いで、本発明の一実施形態に係る増幅回路の実施例について説明する。

＜実施例１＞
図５，６は、実施例１の増幅回路１０の構成を示す回路図であり、図５はサンプル動作時の状態を示し、図６はホールド動作時の状態を示す。図５，６に示すように、増幅回路１０は、上述した比較例の増幅回路１と比較して、補償回路２・３を除いて、新たに、容量ＣＰ５（第１補償容量）および容量ＣＮ５（第２補償容量）を備えた構成を有している。

つまりは、増幅回路１０は、演算増幅器Ａ１、スイッチＳＷＰ１〜ＳＷＰ４、スイッチＳＷＰ９（第１スイッチ）、スイッチＳＷＮ１〜ＳＷＮ４、スイッチＳＷＮ９（第２スイッチ）、容量ＣＰ１・ＣＰ２・ＣＰ５、並びに、容量ＣＮ１・ＣＮ２・ＣＮ５を備えている。また、増幅回路１０は、入力端子ＶＩＮ・ＶＤＰ・ＶＤＮ・ＶＩＰ、並びに、出力端子ＶＯＰ・ＶＯＮを備えている。

スイッチＳＷＰ２の第１端子およびスイッチＳＷＰ３の第１端子は、入力端子ＶＩＮに共通して接続されている。スイッチＳＷＰ４の第１端子は、入力端子ＶＤＰに接続されている。スイッチＳＷＰ１の第２端子およびスイッチＳＷＰ２の第２端子は、容量ＣＰ１の第１端子に共通して接続されている。スイッチＳＷＰ３の第２端子およびスイッチＳＷＰ４の第２端子は、容量ＣＰ２の第１端子に共通して接続されている。容量ＣＰ１の第２端子、容量ＣＰ２の第２端子、容量ＣＰ５の第１端子、およびスイッチＳＷＰ９の第１端子は、演算増幅器Ａ１の反転入力端子（第１入力端子）に共通して接続されている。スイッチＳＷＰ１の第１端子、スイッチＳＷＰ９の第２端子、容量ＣＮ５の第２端子、および演算増幅器Ａ１の非反転出力端子（第１出力端子）は、出力端子ＶＯＰに共通して接続されている。

スイッチＳＷＮ２の第１端子およびスイッチＳＷＮ３の第１端子は、入力端子ＶＩＰに共通して接続されている。スイッチＳＷＮ４の第１端子は、入力端子ＶＤＮに接続されている。スイッチＳＷＮ１の第２端子およびスイッチＳＷＮ２の第２端子は、容量ＣＮ１の第１端子に共通して接続されている。スイッチＳＷＮ３の第２端子およびスイッチＳＷＮ４の第２端子は、容量ＣＮ２の第１端子に共通して接続されている。容量ＣＮ１の第２端子、容量ＣＮ２の第２端子、容量ＣＮ５の第１端子、およびスイッチＳＷＮ９の第１端子は、演算増幅器Ａ１の非反転入力端子（第２入力端子）に共通して接続されている。スイッチＳＷＮ１の第１端子、スイッチＳＷＮ９の第２端子、容量ＣＰ５の第２端子、および演算増幅器Ａ１の反転出力端子（第２出力端子）は、出力端子ＶＯＮに共通して接続されている。

また、増幅回路１０では、演算増幅器Ａ１の反転入力端子と非反転出力端子との間に、寄生容量ＣＣＰが存在するとともに、演算増幅器Ａ１の非反転入力端子と反転出力端子との間に、寄生容量ＣＣＮが存在している。

このように、増幅回路１０は、全差動型の構成を有しており、演算増幅器Ａ１の反転入力端子−非反転出力端子側と、非反転入力端子−反転出力端子側とで、対称な構成を有している。なお、以下適宜、反転入力端子−非反転出力端子側の構成をＰ側の構成と称し、非反転入力端子−反転出力端子側の構成をＮ側の構成と称する。

ここで、増幅回路１０において、特に注目すべき構成は、容量ＣＰ５および容量ＣＮ５である。容量ＣＰ５は、演算増幅器Ａ１の反転入力端子と反転出力端子との間に接続されている。すなわち、容量ＣＰ５は、第１端子（一方の端子）が演算増幅器Ａ１の反転入力端子に接続され、第２端子（他方の端子）が演算増幅器Ａ１の反転出力端子に接続されている。容量ＣＮ５は、演算増幅器Ａ１の非反転入力端子と非反転出力端子との間に接続されている。すなわち、容量ＣＮ５は、第１端子（一方の端子）が演算増幅器Ａ１の非反転入力端子に接続され、第２端子（他方の端子）が演算増幅器Ａ１の非反転出力端子に接続されている。容量ＣＰ５および容量ＣＮ５の各容量値は、適切に設定されている。

次いで、実施例１の増幅回路１０の動作について説明する。

増幅回路１０は、アナログ入力信号を容量に充電するサンプル動作（図５参照）と、所望の信号を出力するためのホールド動作（図６参照）とを行うことにより、演算処理を行う。増幅回路１０のサンプル動作の期間とホールド動作の期間とは、上述したサンプルホールド回路５１のサンプル動作の期間とホールド動作の期間とにそれぞれ対応する。

以下の説明では、適宜、入力端子ＶＩＮに供給される負極性のアナログ入力信号を入力電圧ＶＩＮ（第１入力信号）、入力端子ＶＤＰに供給されるアナログ信号Ｖｒを参照電圧ＶＤＰ（第１参照信号）、入力端子ＶＤＮに供給されるアナログ信号Ｖｒを参照電圧ＶＤＮ（第２参照信号）、入力端子ＶＩＰに供給される正極性のアナログ入力信号を入力電圧ＶＩＰ（第２入力信号）、出力端子ＶＯＰから出力される正極性のアナログ信号Ｖｏｕｔｉを出力電圧ＶＯＰ（第１出力信号）、出力端子ＶＯＮから出力される負極性のアナログ信号Ｖｏｕｔｉを出力電圧ＶＯＮ（第２出力信号）とも呼ぶ。

サンプル動作時には、図５に示すように、スイッチＳＷＰ２、ＳＷＰ３、ＳＷＰ９、ＳＷＮ２、ＳＷＮ３、ＳＷＮ９が閉じる（オンとなる）。これにより、容量ＣＰ１、ＣＰ２は、入力電圧ＶＩＮによって充電され、容量ＣＮ１、ＣＮ２は、入力電圧ＶＩＰによって充電される。演算増幅器Ａ１の有限ゲインエラーを無視できるとすると、容量ＣＰ５、ＣＮ５の両端は同じ電位となるため、電荷は充電されない。また、寄生容量ＣＣＰ、ＣＣＮは、両端が短絡されているため充電されない。

よって、演算増幅器Ａ１の有限ゲインエラーが無視できるとすると、容量ＣＰ１、ＣＰ２、ＣＰ５、および寄生容量ＣＣＰに充電される総電荷量ＱＳＰと、容量ＣＮ１、ＣＮ２、ＣＮ５、および寄生容量ＣＣＮに充電される総電荷量ＱＳＮとは、それぞれ、
ＱＳＰ＝（ＣＰ１＋ＣＰ２）×ＶＩＮ ・・（５）
ＱＳＮ＝（ＣＮ１＋ＣＮ２）×ＶＩＰ ・・（６）
となる。

ホールド動作時には、図６に示すように、スイッチＳＷＰ１、ＳＷＰ４、ＳＷＮ１、ＳＷＮ４が閉じる（オンとなる）。これにより、容量ＣＰ１および寄生容量ＣＣＰは、出力電圧ＶＯＰによって充電され、容量ＣＰ５は出力電圧ＶＯＮによって充電され、容量ＣＰ２は、参照電圧ＶＤＰによって充電される。また、容量ＣＮ１および寄生容量ＣＣＮは、出力電圧ＶＯＮによって充電され、容量ＣＮ５は出力電圧ＶＯＰによって充電され、容量ＣＮ２は、参照電圧ＶＤＮによって充電される。

よって、容量ＣＰ１、ＣＰ２、ＣＰ５、および寄生容量ＣＣＰに充電される総電荷量ＱＨＰと、容量ＣＮ１、ＣＮ２、ＣＮ５、および寄生容量ＣＣＮに充電される総電荷量ＱＨＮとは、それぞれ、
ＱＨＰ＝（ＣＰ１＋ＣＣＰ）×ＶＯＰ＋ＣＰ２×ＶＤＰ＋ＣＰ５×ＶＯＮ ・・（７）
ＱＨＮ＝（ＣＮ１＋ＣＣＮ）×ＶＯＮ＋ＣＮ２×ＶＤＮ＋ＣＮ５×ＶＯＰ ・・（８）
となる。このとき、スイッチＳＷＰ９が開いている（オフである）ため、容量ＣＰ１、ＣＰ２、ＣＰ５、および寄生容量ＣＣＰの、演算増幅器Ａ１の反転入力端子に接続されている側の電荷の総量は変わらない。それゆえ、ＱＳＰ＝ＱＨＰが成り立つ。同様に、ＱＳＮ＝ＱＨＮも成り立つ。

以上から、出力電圧ＶＯＰ、および、出力電圧ＶＯＮは、
ＶＯＰ＝（ＣＰ１＋ＣＰ２）／（ＣＰ１＋ＣＣＰ）×ＶＩＮ
−ＣＰ２／（ＣＰ１＋ＣＣＰ）×ＶＤＰ
−ＣＰ５／（ＣＰ１＋ＣＣＰ）×ＶＯＮ ・・（９）
ＶＯＮ＝（ＣＮ１＋ＣＮ２）／（ＣＮ１＋ＣＣＮ）×ＶＩＰ
−ＣＮ２／（ＣＮ１＋ＣＣＮ）×ＶＤＮ
−ＣＮ５／（ＣＮ１＋ＣＣＮ）×ＶＯＰ ・・（１０）
と表される。

差動回路ではＰ側とＮ側の容量値は等しく設計するため、「ＣＰ１＝ＣＮ１＝Ｃ１」、「ＣＰ２＝ＣＮ２＝Ｃ２」、「ＣＰ５＝ＣＮ５＝Ｃ５」、および「ＣＣＰ＝ＣＣＮ＝ＣＣ」である。また、入力電圧ＶＩＰ、ＶＩＮの差の成分ＶＩ（＝ＶＩＰ−ＶＩＮ）と、出力電圧ＶＯＰ、ＶＯＮの差の成分ＶＯ（＝ＶＯＰ−ＶＯＮ）とを扱うため、出力電圧ＶＯは、
ＶＯ＝（Ｃ１＋Ｃ２）／（Ｃ１＋ＣＣ−Ｃ５）×ＶＩ
−Ｃ２／（Ｃ１＋ＣＣ−Ｃ５）×ＶＤ ・・（１１）
と表される。ここで、ＶＤ＝ＶＤＰ−ＶＤＮである。

増幅回路１０に２倍の演算処理を行わせたい場合には、「Ｃ１＝Ｃ２」および「Ｃ５＝ＣＣ」の関係を満たすように容量値を選び、ＶＤを基準電圧とすると、出力電圧ＶＯは、
ＶＯ＝２×ＶＩ ・・（１２）
となり、入力電圧の２倍の出力電圧を得ることができる。

また、増幅回路１０に４倍の演算処理を行わせたい場合には、「３×Ｃ１＝Ｃ２」および「Ｃ５＝ＣＣ」の関係を満たすように容量値を選べばよい。容量Ｃ５の値は、増幅率によらず一定とすることができる。

以上のように、増幅回路１０は、演算増幅器Ａ１と、スイッチＳＷＰ１〜ＳＷＰ４・ＳＷＰ９・ＳＷＮ１〜ＳＷＮ４・ＳＷＮ９と、容量ＣＰ１・ＣＰ２・ＣＮ１・ＣＮ２とを備え、入力電圧を取り込むサンプル動作と、演算増幅器Ａ１により、上記取り込んだ入力電圧と予め定められた参照電圧との差分を増幅して出力するホールド動作とを行う。そして、増幅回路１０は、さらに、補償容量としての容量ＣＰ５・ＣＮ５を備えている。

これにより、出力電圧ＶＯＮにより充電された容量ＣＰ５の電荷で、寄生容量ＣＣＰによって減少した利得を補償することができる。また、出力電圧ＶＯＰにより充電された容量ＣＮ５の電荷で、寄生容量ＣＣＮによって減少した利得を補償することができる。よって、容量ＣＰ５および容量ＣＮ５という最小限の構成を用いて、寄生容量ＣＣＰ・ＣＣＮに起因する増幅回路１０の演算誤差を補償し、高精度の増幅率を得ることが可能となる。

また、増幅回路１０においては、容量ＣＰ５および容量ＣＮ５の値を一定のまま、増幅率を変更することができるので、増幅率を可変にする場合は、補償操作を簡易に構成することが可能となる。

さらに、増幅回路１０では、容量ＣＰ５および容量ＣＮ５のみを追加する構成のため、寄生容量ＣＣＰ・ＣＣＮの値を概ね正確に見積もることが可能となっている。また、上述した比較例の増幅回路１のように補償回路２，３の設置に起因する問題も生じない。

また、Ａ／Ｄ変換器１００の各ステージ１０１−１〜１０１−Ｎに、増幅回路１０を備えることによって、Ａ／Ｄ変換器１００の直線性誤差を補償することが可能となり、Ａ／Ｄ変換器１００の直線性（入出力関係の直線度合い）を向上させることが可能となる。

図７は、実施例１の増幅回路１０を備える場合と、増幅回路１０から補償容量（容量ＣＰ５および容量ＣＮ５）を除いた場合との、Ａ／Ｄ変換器１００の入出力関係（アナログ入力−デジタル出力）を示すグラフである。図７において、横軸はアナログ入力を示し、縦軸はデジタル出力を示す。グラフ中の実線は実施例１の結果を示し、点線は実施例１から補償容量を除いた構成（補償なし）の結果を示す。

補償容量がない場合には、上記式（１１）のＶＩの係数が小さくなる。つまりは、増幅回路１０の増幅率が小さくなってしまい、図７グラフ中の点線のように、参照電圧が切り替わる点でＡ／Ｄ変換器１００の直線性が損なわれる。

これに対し、補償容量を備える実施例１の増幅回路１０においては、補償容量を追加して増幅回路１０の演算誤差を補償しているので、図７グラフ中の実線のように、Ａ／Ｄ変換器１００の入出力関係を直線とすることが可能となる。よって、Ａ／Ｄ変換器１００の直線性を向上させることができる。

なお、Ａ／Ｄ変換器１００において、増幅回路１０は、各ステージ１０１−１〜１０１−（Ｎ−１）の全てに備えられていることが望ましいが、設計などに応じて、少なくとも１つのステージに備えられていてもよい。

＜実施例２＞
図８，９は、実施例２の増幅回路１１の構成を示す回路図であり、図８はサンプル動作時の状態を示し、図９はホールド動作時の状態を示す。図８，９に示すように、増幅回路１１は、上述した実施例１の増幅回路１０と比較して、演算増幅器Ａ１に代えて、演算増幅器Ａ２（第１演算増幅器）および演算増幅器Ａ３（第２演算増幅器）を備えた構成を有している。

演算増幅器Ａ２・Ａ３は、単一出力型の演算増幅器（反転増幅器）である。演算増幅器Ａ２の反転入力端子（第１入力端子）は、容量ＣＰ１の第２端子、容量ＣＰ２の第２端子、容量ＣＰ５の第１端子、およびスイッチＳＷＰ９の第１端子に接続されている。演算増幅器Ａ２の出力端子（第１出力端子）は、スイッチＳＷＰ１の第１端子、スイッチＳＷＰ９の第２端子、容量ＣＮ５の第２端子、および出力端子ＶＯＰに接続されている。演算増幅器Ａ３の反転入力端子（第２入力端子）は、容量ＣＮ１の第２端子、容量ＣＮ２の第２端子、容量ＣＮ５の第１端子、およびスイッチＳＷＮ９の第１端子に接続されている。演算増幅器Ａ３の出力端子（第２出力端子）は、スイッチＳＷＮ１の第１端子、スイッチＳＷＮ９の第２端子、容量ＣＰ５の第２端子、および出力端子ＶＯＮに接続されている。演算増幅器Ａ２・Ａ３は、疑似差動型の構成を形成している。

上記構成を有する増幅回路１１は、実施例１の増幅回路１０と比較して演算増幅器Ａ１が演算増幅器Ａ２・Ａ３に代わっているのみなので、実施例１の増幅回路１０の動作と基本的に同様に動作する。

増幅回路１１は、アナログ入力信号を容量に充電するサンプル動作（図８参照）と、所望の信号を出力するためのホールド動作（図９参照）とを行うことにより、演算処理を行う。これにより、上記式（５）〜（１２）に示したように、入力電圧の２倍の出力電圧を得ることができる。

＜実施例３＞
上述した実施例１・２の増幅回路１０・１１において、容量ＣＰ５および容量ＣＮ５としては、容量素子を用いるだけではなく、他のもので代用したり、構成することができる。

例えば、寄生容量ＣＣＰ、ＣＣＮの大部分は、スイッチＳＷＰ９、ＳＷＮ９によるものである。よって、容量ＣＰ５、ＣＮ５は、スイッチＳＷＰ９、ＳＷＮ９と同一のものにより構成し、常時開いて使用してもよい。容量ＣＰ５、ＣＮ５を、スイッチＳＷＰ９、ＳＷＮ９と同一のもの（常時開いて使用）で構成することで、容量ＣＰ５、ＣＮ５を容易に設定することが可能となる。

また、寄生容量ＣＣＰ、ＣＣＮは、比較的、非常に小さい値である。よって、容量ＣＰ５は、演算増幅器Ａ１の反転入力端子と反転出力端子との間に存在する配線間の寄生容量（配線間容量）により構成してもよいし、容量ＣＮ５は、演算増幅器Ａ１の非反転入力端子と非反転出力端子との間に存在する配線間の寄生容量（配線間容量）により構成してもよい。これにより、素子の追加や、素子追加によるスペースの増加などを回避することが可能となる。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、スイッチ、容量、および演算増幅器を用いて演算処理を行う増幅回路に関する分野に好適に用いることができるだけでなく、増幅回路の制御方法および製造方法に関する分野に好適に用いることができ、さらには、増幅回路を備える電子装置、特にパイプライン型Ａ／Ｄ変換器などの分野にも広く用いることができる。

１０，１１ 増幅回路
５１ サンプルホールド回路
５２ サブＡ／Ｄ変換器
５３ サブＤ／Ａ変換器
５４ 減算回路
５５ 増幅器
１００ パイプライン型Ａ／Ｄ変換器
１０１ ステージ
１０２ デジタル補正回路
Ａ１ 演算増幅器
Ａ２ 演算増幅器（第１演算増幅器）
Ａ３ 演算増幅器（第２演算増幅器）
ＣＰ１，ＣＰ２ 容量
ＣＰ５ 容量（第１補償容量）
ＣＮ１，ＣＮ２ 容量
ＣＮ５ 容量（第２補償容量）
ＣＣＰ，ＣＣＮ 寄生容量
ＳＷＰ１〜ＳＷＰ４ スイッチ
ＳＷＰ９ スイッチ（第１スイッチ）
ＳＷＮ１〜ＳＷＮ４ スイッチ
ＳＷＮ９ スイッチ（第２スイッチ）

Claims (6)

1. 少なくとも演算増幅器を備え、上記演算増幅器に、負極性の第１入力信号と予め定められた第１参照信号との差分を増幅させて正極性の第１出力信号を出力させるとともに、正極性の第２入力信号と予め定められた第２参照信号との差分を増幅させて負極性の第２出力信号を出力させる、増幅回路であって、
   第１補償容量と、第２補償容量とを備え、
   上記演算増幅器は、上記第１入力信号および上記第１参照信号が供給される第１入力端子、上記第２入力信号および上記第２参照信号が供給される第２入力端子、上記第１出力信号を出力する第１出力端子、および、上記第２出力信号を出力する第２出力端子を有し、
   上記第１補償容量は、一方の端子が上記第１入力端子に接続され、他方の端子が上記第２出力端子に接続され、
   上記第２補償容量は、一方の端子が上記第２入力端子に接続され、他方の端子が上記第１出力端子に接続されていることを特徴とする増幅回路。
2. 上記演算増幅器は、全差動型の演算増幅器であることを特徴とする請求項１に記載の増幅回路。
3. 上記演算増幅器は、
   上記第１入力端子および上記第１出力端子を有する単一出力型の第１演算増幅器と、
   上記第２入力端子および上記第２出力端子を有する単一出力型の第２演算増幅器とにより構成されていることを特徴とする請求項１に記載の増幅回路。
4. 上記第１入力端子と上記第１出力端子との間を短絡させることが可能な第１スイッチと、
   上記第２入力端子と上記第２出力端子との間を短絡させることが可能な第２スイッチとを備え、
   上記第１補償容量は、上記第１スイッチと同一のものにより構成され、
   上記第２補償容量は、上記第２スイッチと同一のものにより構成されていることを特徴とする請求項１〜３のいずれか１項に記載の増幅回路。
5. 上記第１補償容量は、上記第１入力端子と上記第２出力端子との間に存在する配線間の寄生容量により構成され、
   上記第２補償容量は、上記第２入力端子と上記第１出力端子との間に存在する配線間の寄生容量により構成されていることを特徴とする請求項１〜３のいずれか１項に記載の増幅回路。
6. 縦続接続された複数段のステージを備えるパイプライン型のＡ／Ｄ変換器であって、
   上記複数段のステージのうち少なくとも１つのステージは、請求項１〜５のいずれか１項に記載の増幅回路を備えていることを特徴とするＡ／Ｄ変換器。
   

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