DE3852832T2

DE3852832T2 - D/A-Wandler.

Info

Publication number: DE3852832T2
Application number: DE3852832T
Authority: DE
Inventors: Tetsuya C O Patent Divisi Iida
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-13
Filing date: 1988-03-09
Publication date: 1995-05-18
Anticipated expiration: 2008-03-10
Also published as: KR900008822B1; EP0282034A2; US4873525A; EP0282034B1; EP0282034A3; KR880012021A; JPS63224415A; DE3852832D1

Description

Diese Erfindung betrifft einen Digital-Analog-Wandler zur Wandlung eines digitalen Signals in ein analoges Signal, und insbesondere eines Digital-Analog-Wandler, welcher sich für digitale Audiogeräte und dergl. eignet.
Für einen in digitalen Audiogeräten und dergl. verwendeten Digital-Analog-(D/A)-Wandler ist es erforderlich, eine monotone Erhöhung des D/A-Wandlerausgangs (d. h. eine lineare Kennlinie der D/A-Wandlung) zu erzielen und dessen Größe zu verringern. Um diese Anforderung zu erfüllen, hat man einen Digital-Analog-(D/A)-Wandler verwendet, welcher Kondensatoranordnungen und Widerstandssegmente enthält, wie z. B. in der US-Patentschrift Nr. 4,200,863 beschrieben, welche die Grundlage für den Oberbegriff des Anspruchs 1 bildet.
Der in dieser US-Patentschrift beschriebene D/A-Wandler ist so aufgebaut, daß er Kondensatoranordnungen (C1 bis C256) und Widerstandssegmente (R1 bis R16) enthält, um einen A/D- Wandler zur Wandlung eines analogen Eingangssignals Vin in ein 12 Bit breites digitales Signal zu bilden, wie in der Fig. 4 dargestellt. Er hat außerdem eine Funktion als ein D/A-Wandler zur Wandlung eines 12 Bit breiten digitalen Signals in ein Analogsignal.
Das bedeutet, daß dann, wenn der in der Fig. 4 dargestellte A/D-Wandler als ein D/A-Wandler betrieben wird, dieser zur D/A-Wandlung der oberen 8 Bits eines digitalen Signals fungieren kann, indem er 8-Bit-Kondensatoranordnungen, welche binär gewichtet sind, und zur D/A-Wandlung der unteren 4 Bits die Widerstandssegmente R1 bis R16 verwendet.
In dem Fall, in dem der D/A-Wandler mit einem solchen Aufbau zur D/A-Wandlung eines digitalen Signals verwendet wird, tritt kein schwerwiegendes Problem auf, wenn die Bitzahl des digitalen Signals klein ist. In dem Fall jedoch, in dem ein IC für die D/A-Wandlung eines digitalen Signals mit einer großen Bitzahl gebildet wird, ergibt sich dadurch ein Problem, daß die Gesamtfläche der erforderlichen Kondensatoren erheblich zunimmt und die Anzahl der verwendeten Widerstände deutlich erhöht wird.
So kann beispielsweise in dem Fall, in dem der D/A-Wandler zur 16 Bit-D/A-Wandlung verwendet wird, welcher man sich herkömmlicherweise in digitalen Audiogeräten bedient, und in dem die oberen und unteren 8 Bits unter Verwendung der Kondensatoranordnungen bzw. Widerstandssegmente einer D/A- Wandlung unterzogen werden, die auf der oberen Bitseite erforderliche Gesamt-Kondensatorfläche wie folgt ausgedrückt werden:
wobei C die minimale Kondensatorfläche ist.
Analog kann die Anzahl Rs der auf der unteren Bitseite erforderlichen Widerstände wie folgt ausgedrückt werden:
Rs = 2&sup8; = 256R
Wird also ein digitales 16 Bit-Signal in ein analoges Signal gewandelt, so werden insgesamt 256 Kondensatoren c und 256 Widerstände R benötigt, wodurch der IC-Chip bemerkenswert groß wird. Außerdem führt die hohe Anzahl der Elemente zu hohen Kosten des D/A-Wandlers.
Die vorliegende Erfindung ist unter Berücksichtigung der obenbeschriebenen Tatsache entwickelt worden und hat die Aufgabe, einen Digital-Analog-Wandler bereitzustellen, welcher das Problem, daß die Anzahl der verwendeten Widerstände und Kondensatoren mit der Anzahl der Bits des im dem Stand der Technik entsprechenden D/A-Wandler zu wandelnden digitalen Signals zunimmt, so daß die zur Bildung des D/A- Wandlers erforderliche Chipfläche zunimmt, überwindet und welcher ein digitales Signal mit einer großen Anzahl von Bits unter Verwendung einer verringerten Anzahl von Elementen effektiv in ein analoges Signal wandeln kann.
Ein dieser Erfindung entsprechender Digital-Analog-Wandler umfaßt folgendes: eine Gruppe von Widerständen, welche zwischen den Anschlüssen eines Spannungsversorgungspotentials und eines Referenzpotentials in Reihe geschaltet sind; eine erste Gruppe von Schaltern, welche zwischen einem ersten Schaltungspunkt und einem vorgegebenen seriellen Anschlußknoten der Widerstandsgruppe und zwischen dem ersten Schaltungspunkt und dem Referenzpotentialanschluß eingeschaltet und so gesteuert sind, daß einer von ihnen selektiv entsprechend dem Ergebnis der Decodierung oberer Bits (n) eines digitalen Signals eingeschaltet wird; eine zweite Gruppe von Schaltern, welche zwischen einem zweiten Schaltungspunkt und einem vorgegebenen seriellen Anschlußknoten der Widerstandsgruppe und zwischen dem zweiten Schaltungspunkt und dem Referenzpotentialanschluß eingeschaltet und so gesteuert sind, daß einer von ihnen selektiv entsprechend dem Ergebnis der Decodierung unterer Bits (N) des digitalen Signals eingeschaltet wird; und erste und zweite Kondendatoren, welche jeweils zwischen einem Ausgangsanschluß und dem ersten Schaltungspunkt sowie zwischen dem Ausgangsanschluß und dem zweiten Schaltungspunkt eingeschaltet sind.
In dem Digital-Analog-Wandler mit dem obenbeschriebenen Aufbau erfolgt die D/A-Wandlung, indem man im wesentlichen zwei Digital-Analog-Wandlerabschnitte für die jeweiligen oberen Bits (M) und unteren Bits (N) verwendet, so daß die Anzahl der zur D/A-Wandlung erforderlichen Widerstände in einem hohen Maße reduziert werden kann.
Der D/A-Wandler kann außerdem eine dritte Gruppe von Schaltern enthalten, welche so gesteuert sind, daß sie entsprechend dem Decodierungsergebnis für das digitale Signal selektiv an einem Ende mit dem Spannungsversorgungspotential- oder Referenzpotentialanschluß verbunden werden, sowie eine Gruppe von Kondensatoren, welche jeweils zwischen dem anderen Ende der Schalter der dritten Gruppe und dem Ausgangsanschluß eingeschaltet sind.
Wird bei dem D/A-Wandler mit diesem Aufbau die dritte Schaltergruppe entsprechend dem Decodierungsergebnis für die oberen Bits des digitalen Signals, die erste Schaltergruppe entsprechend dem Decodierungsergebnis für die mittleren digitalen Bits und die zweite Schaltergruppe entsprechend dem Decodierungsergebnis für die unteren Bits gesteuert, so kann man einen D/A-Wandlerausgang mit einer monotonen Erhöhung (lineare Kennlinie der D/A-Wandlung) aufgrund des Merkmals der segmentartigen Kondensatoranordnung erzielen.
Diese Erfindung wird anhand der nachstehenden detaillierten Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen erläutert; es zeigen:
Fig. 1 ein Blockdiagramm des Aufbaus eines D/A-Wandlers entsprechend einem Ausführungsbeispiel dieser Erfindung;
Fig. 2 ein Blockdiagramm des Aufbaus eines D/A-Wandlers entsprechend einem anderen Ausführungsbeispiel dieser Erfindung;
Fig. 3 ein beispielhaftes Diagramm des Bitaufbaus eines digitalen Datums, das an den D/A-Wandler der Fig. 1 oder 2 geliefert wird; und
Fig. 4 ein Blockdiagramm des Aufbaus eines dem Stand der Technik entsprechenden D/A-Wandlers.
Nunmehr wird ein Ausführungsbeispiel der vorliegenden Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
Die Fig. 1 zeigt einen D/A-Wandler entsprechend einem Ausführungsbeispiel dieser Erfindung. In dem D/A-Wandler erfolgt die D/A-Wandlung der oberen Bits L eines digitalen Eingangs (DSL bis DS1) durch eine segmentartige Kondensatoranordnung (Co1 bis Cox), und die D/A-Wandlung der mittleren und unteren Bits (M+N) erfolgt im wesentlichen durch zwei D/A-Wandlerabschnitte des Widerstandssegmenttyps.
Wie in der Fig. 3 dargestellt, ist der digitale Eingang so aufgebaut, daß er drei Abschnitte enthält: obere Bits L (DSL bis DS1), mittlere Bits M (DTM bis DT1) und untere (DUN bis DU1) Bits. Die Daten der oberen, mittleren und unteren Bits werden jeweils von Decodierern 10, 20 und 30 decodiert. Die Decodierer 10, 20 und 30 führen jeweils solche Decodieroperationen durch, wie sie in den Wahrheitswertetafeln der Tabellen 1, 2 und 3 dargestellt sind. Wahrheitstabelle 1 für den Decodierer der oberen Bits L Digitales Eingangssignal Decodiererausgang Wahrheitstabelle 2 für den Decodierer der mittleren Bits M Digitales Eingangssignal Decodiererausgang Wahrheitstabelle 3 für den Decodierer der unteren Bits N Digitales Eingangssignal Decodiererausgang
Ein D/A-Wandlerabschnitt 100 zur D/A-Wandlung der oberen Bits L enthält (2L-1) Schalter S1 bis Sx (x=2L-1), die so gesteuert sind, daß sie von den Decodiererausgängen OS1 bis OS(2L) des Decodierers 10 für die oberen Bits L auf eine Referenzpotentialposition Vref oder eine Massepotentialposition Vss gesetzt sind, sowie (2L-1) Kondensatoren Co1 bis Cox, die jeweils an einem Ende mit den Schaltern S1 bis Sx und am anderen Ende gemeinsam mit einem Ausgangspotentialanschluß Vout verbunden sind. In diesem Ausführungsbeispiel haben die Kondensatoren Co1 bis Cox eine identische Kapazität (C).
In dem D/A-Wandler 100 sind in den Schaltern S1 bis Sx enthaltene Schalter, deren Anzahl den Inhalten der digitalen L-Bit-Signale DSL bis DS1 entspricht, mit dem Referenzpotentialanschluß Vref verbunden. Dadurch wird die Ausgangsspannung Vout jedesmal, wenn der Inhalt der digitalen oberen L-Bit-Signale DSL bis DS1 um "1" erhöht wird, um Vref/2L erhöht.
In dem D/A-Wandler 200 für die mittleren und unteren (M+N) Bits werden der Decodierer 20 für die mittleren Bits M und der Decodierer 30 für die unteren Bits N verwendet, und (2M-1) erste Widerstände R sowie 2N zweite Widerstände r sind zwischen dem Referenzpotentialanschluß Vref und dem Massepotentialanschluß Vss in Reihe geschaltet. In diesem Ausführungsbeispiel ist die Beziehung zwischen dem ersten Widerstand R und den zweiten Widerstand r wie folgt festgelegt
R = 2N·r (1)
2M Schalter T(2M-1) bis T1 sind an einem Ende mit seriellen Anschlußknoten N(2M-1) bis N3 der ersten Widerstände R, einem Anschlußknoten N2 zwischen dem ersten Widerstand R und dem zweiten Widerstand r und einem Anschlußknoten N1 zwischen dem zweiten Widerstand r und dem Referenzpotentialanschschluß Vref verbunden. Die Schalter T(2M-1) bis T1 sind gemeinsam am anderen Ende P mit einer Elektrode eines Kondensators C1 verbunden. Der Kondensator C1 hat die gleiche Kapazität (C) wie die Kondensatoren Co1 bis Cox und ist mit der anderen Elektrode mit dem Ausgangspotentialanschluß Vout gekoppelt.
Die Schaltzustände der 2M Schalter T werden entsprechend dem Ergebnis OT(2M-1) bis OT(1) der Decodierung der digitalen Signale DTM bis DT1 der mittleren Bits M gesteuert, und einer der Schalter T wird entsprechend dem Inhalt des digitalen Signals OT der Bits M selektiv eingeschaltet. Das Potential an dem betreffenden Knoten (z. B. N3), der mit einem Ende des eingeschalteten Schalters T (z. B. T3) gekoppelt ist, oder der D/A-Wandlerausgang der mittleren Bits M wird kapazitiv über den Kondensator C1 mit dem Ausgang des D/A-Wandlerabschnitts 100 für die oberen Bits L gekoppelt. Der Wandlerausgang der mittleren Bits M bewirkt jedesmal, wenn der Inhalt des digitalen Signals OT der Bits M um "1" erhöht wird, eine Erhöhung des Ausgangspotentials Vout um Vref/2(L+M)[ . . . (2)].
Analog sind 2N Schalter U(2N-1) bis U1 an einem Ende mit seriellen Anschlußknoten n(2N-1) bis n2 der zweiten Widerstände r und einem Anschlußknoten N1 zwischen dem zweiten Widerstand r und dem Massepotentialanschschluß Vss verbunden. Die Schalter U(2N-1) bis U1 sind gemeinsam am anderen Ende Q mit einer Elektrode eines Kondensators C2 verbunden, der die gleiche Kapazität wie der Kondensator C1 hat und mit der anderen Elektrode mit dem Ausgangspotentialanschluß Vout gekoppelt ist.
Die Schaltzustände der 2N Schalter U werden entsprechend dem Ergebnis OU(2N-1) bis OU(1) der Decodierung der digitalen Signale DUN bis DU1 der unteren Bits N gesteuert, und einer der Schalter U wird entsprechend dem Inhalt des digitalen Signals der Bits N selektiv eingeschaltet. Das Potential an dem betreffenden Knoten (z. B. n2), der mit einem Ende des eingeschalteten Schalters U (z. B. U2) gekoppelt ist, oder der D/A-Wandlerausgang der unteren Bits N wird kapazitiv über den Kondensator C2 mit dem Ausgang des D/A- Wandlerabschnitts 100 für die oberen Bits L gekoppelt, mit dem der D/A-Wandlerausgang für die mittleren Bits M kapazitiv gekoppelt ist. Der Wandlerausgang der unteren Bits N bewirkt jedesmal, wenn der Inhalt des digitalen Signals der Bits N um "1" erhöht wird, eine Erhöhung des Wertes des Ausgangspotentials Vout um
Vref/2(L+M+N) (2)
Die Schaltzustände der Schalter S, T und U sind daher z. B. wie folgt: Tabelle 4 Schalterzustände
wobei 1 ≤ i ≤ 2L; 1 ≤ j ≤ 2M-1; und 1 ≤ k ≤ 2N-1.
Somit bedient sich der D/A-Wandler der Fig. 1 praktisch zweier D/A-Wandlerabschnitte (20+R, 30+r), um die D/A-Wandlung der mittleren und unteren (M+N) Bits vorzunehmen und erzeugt über die Kondensatoren C1 und C2 einen Ausgang, der durch kapazitive Kopplung der entsprechenden D/A-Wandlerausgänge mit dem D/A-Wandlerausgang der oberen Bits L erhalten wird.
Wird der D/A-Wandler zur Wandlung eines 16-Bit-Digitalsignals in ein Analogsignal verwendet, und sind L, M und N jeweils auf 8, 4 und 4 gesetzt, dann ergibt sich die für den D/A-Wandler erforderliche Gesamt-Kondensatorfläche Cs wie folgt:
Die Anzahl Rs der für den D/A-Wandler erforderlichen Widerstände ergibt sich jedoch wie folgt:
Rs = 2&sup4;·R + 2&sup4;·r = 16R + 16r (5)
Das heißt, es sind insgesamt 32 Widerstände erforderlich, und die zur Bildung der Widerstände (16 Widerstände R und 16 Widerstände r) erforderliche Chipfläche kann im Vergleich zu dem dem Stand der Technik entsprechenden D/A- Wandler der Fig. 4, für den 256 Widerstände R benötigt werden, erheblich reduziert werden.
In dem Ausführungsbeispiel der Fig. 1 erfolgt die D/A-Wandlung der oberen Bits 'J durch eine Kondensatoranordnung des Segmenttyps mit identischen Kapazitäten (Co1 bis Cox=C) anstelle der binär gewichteten Kondensatoranordnung. Deshalb kann man einen D/A-Wandlerausgang mit einer guten Linearitätskennlinie erhalten, ohne daß die im Zuge des Fertigungsprozesses entstandenen Unterschiede der Kapazitäten der Kondensatoren irgendeinen Einfluß ausüben.
In dem Fall, in dem eine hochpräzise D/A-Wandlung nicht unbedingt erforderlich ist, kann der obengenannte D/A-Wandlerabschnitt für die oberen Bits L mit Kondensatoranordnungen aufgebaut werden, die in derselben Weise wie der dem Stand der Technik entsprechende D/A-Wandler der Fig. 3 binär gewichtet sind (Co1=C; Co2=2C; Co3=4C; . . . ). In diesem Fall können die Schalter S1 bis Sx durch die oberen Bits L DSL bis DS1 ohne Verwendung des Decodierers 10 unmittelbar ein- oder ausgeschaltet werden.
Es ist auch möglich, eine D/A-Wandlung sämtlicher Bits eines digitalen Signals mittels der Widerstände R und r, der Schalter S und U und der kapazitiven Kopplung der Kondensatoren C1 und C2 ohne Verwendung des D/A-Wandlers 100 mit Kondensatoranordnungen vorzunehmen. In diesem Fall ist jedoch vorzugsweise eine Elektrode eines Kondensators C0 mit dem Ausgangspotentialanschluß Vout zu verbinden. Der Kondensator C0 ist in der Fig. 1 durch gestrichelte Linien und mit der anderen Elektrode an einen vorgegebenen Versorgungspotentialanschluß Vs gekoppelt dargestellt. Durch diesen Anschluß kann der Pegel des Ausgangspotentials präzise durch ein Verhältnis zwischen den Kapazitäten der Kondensatoren C1 und Co eingestellt werden.
Die Fig. 2 zeigt ein zweites Ausführungsbeispiel dieser Erfindung. Der D/A-Wandler der Fig. 2 ist darin ähnlich demjenigen der Fig. 1, daß die oberen Bits L eines digitalen Eingangs (DSL bis DS1) mittels (2N-1) Kondensatoranordnungen (Co1 bis Cox) des Segmenttyps und die mittleren und unteren Bits (M+N) im wesentlichen mittels zweier D/A-Wandlerabschnitte einer D/A-Wandlung unterzogen werden. Bei dem D/A-Wandler der Fig. 2 ist jedoch der Wert der kapazitiven Kopplung des Kondensators C2 gewichtet anstelle einer Gewichtung durch die Widerstände r.
Das bedeutet, daß 2N Schalter U(2N-1) bis U1 an einem Ende mit seriellen Anschlußknoten N(2M-2) bis N2 der Widerstände R und einem Anschlußknoten N1 zwischen dem Widerstand R und dem Massepotentialanschluß Vss in der gleichen Weise verbunden sind wie die Schalter T(2M-2) bis T1 und gemeinsam am anderen Ende mit einer Elektrode des Kondensators C2 verbunden sind, dessen Kapazität auf C1/2N gewichtet ist.
Wird die Kapazität des Kondensators Cs gleich derjenigen der im D/A-Wandlerabschnitt für die oberen Bits L vorgesehenen Kondensatoren Co1 bis Cox eingestellt, so bewirkt der D/A-Wandlerausgang der mittleren Bits M eine Erhöhung des Wertes des Ausgangspotentials Vout um Vref/2(L+M) mit jedem Mal, in dem der Inhalt der digitalen M-Bit-Signale DTM bis DT1 um "1" erhöht wird. Der D/A-Wandlerausgang der unteren Bits N bewirkt aufgrund der kapazitiven Kopplung des Kondensators C2 eine Erhöhung des Ausgangspotentials Vout um Vref/2(L+M+N) mit jedem Mal, in dem der Inhalt der digitalen N-Bit-Signale DUN bis DU1 um "1" erhöht wird.
Da bei dem D/A-Wandler dieses Aufbaus die Widerstände R gemeinsam für die Schalter T und U verwendet werden können, ist es möglich, die zur D/A-Wandlung der mittleren und unteren Bits (M+N) erforderliche Anzahl von Widerständen gegenüber dem D/A-Wandler der Fig. 1 zu verringern.
In diesem Fall ist es möglich, die D/A-Wandlung sämtlicher Bits eines digitalen Signals durch Verwendung nur der Widerstände R, der Schalter S und U und der kapazitiven Kopplung der Kondensatoren C1 und C2 ohne Verwendung des D/A-Wandlerabschnitts mit der Kondensatoranordnung vorzunehmen. In diesem Fall ist es jedoch erforderlich, eine Elektrode des Kondensators Co, der mit der anderen Elektrode mit einem vorgegebenen Versorgungspotentialanschluß verbunden ist, mit dem Ausgangspotentialanschluß Vout zu verbinden.
In der Fig. 1 oder 2 können die Widerstände R und r durch Dioden oder LED's ersetzt werden, die mit einer Durchlaßvorspannung beaufschlagt sind. Das heißt, die Elemente R und r sind nicht auf Widerstände beschränkt, wenn zwischen den Elementen R und r gewünschte stabile Spannungen von den Verbindungsknoten (N1, N2, N3, . . . ) abgeleitet werden können.
Wie oben beschrieben, kann entsprechend dieser Erfindung ein digitales Signal mit einer großen Anzahl von Bits durch Verwendung einer kleinen Anzahl von Elementen wirksam zu einem analogen Signal gewandelt werden. Außerdem kann eine monotone oder lineare ansteigende Kennlinie eines D/A- Wandlerausgangs weiter verbessert werden, indem man für den Aufbau des D/A-Wandlerabschnitts für die oberen Bits Kondensatoranordnungen des Segmenttyps verwendet.
Zur weiteren Stützung des Inhalts dieser Erfindung werden die in den nachstehend aufgeführten US-Patentschriften enthaltenen Beschreibungen als Bestandteile dieser Erfindung einbezogen:
(1) US-Patent Nr. 4,200,863, erteilt am 29. April 1980 (Hodges et al.);
(2) US-Patent Nr. 4,618,847, erteilt am 21. Oktober 1986 (Iida et al.).

Claims

1. Digital-Analog-Wandler, welcher folgendes umfaßt: eine Gruppe von Widerständen (R+r;R), welche zwischen einem Versorgungsspannungspotentialanschluß (Vss) und einem Referenzpotentialanschluß (Vref) in Reihe geschaltet sind;

eine erste Gruppe von Schaltern (T), welche zwischen einem ersten Schaltungspunkt (P) und entsprechenden vorgegebenen seriellen Anschlußknoten (N) der Widerstandsgruppe (R) eingeschaltet und so gesteuert sind, daß einer von ihnen selektiv eingeschaltet wird;

eine zweite Gruppe von Schaltern (U), welche zwischen einem zweiten Schaltungspunkt (Q) und entsprechenden vorgegebenen seriellen Anschlußknoten (n) der Widerstandsgruppe (r) eingeschaltet und so gesteuert sind, daß einer von ihnen selektiv eingeschaltet wird; und

erste und zweite Kondendatoren (C1 und C2), welche zwischen einem Ausgangsanschluß (Vout) und dem ersten Schaltungspunkt (P) bzw. zwischen dem Ausgangsanschluß (Vout) und dem zweiten Schaltungspunkt (Q) eingeschaltet sind, dadurch gekennzeichnet, daß

die erste Schaltergruppe (T) so gesteuert ist, daß einer von ihnen selektiv entsprechend mittleren Bits (DTM bis DT1) eines digitalen Signals (DSL bis DU1) eingeschaltet wird; und

die zweite Schaltergruppe (U) so gesteuert ist, daß einer von ihnen selektiv entsprechend unteren Bits (DUN bis DU1) des digitalen Signals (DSL bis DU1) eingeschaltet wird.

2. Digital-Analog-Wandler gemäß Anspruch 1, dadurch gekennzeichnet, daß die Widerstandsgruppe (R+r) eine erste Gruppe in Reihe geschalteter Widerstände (R), von denen jeder einen ersten Widerstandswert hat, sowie eine zweite Gruppe in Reihe geschalteter Widerstände (r), von denen jeder einen zweiten Widerstandswert hat, enthält, wobei die erste und zweite Widerstandsgruppe miteinander in Reihe geschaltet sind und die Gesamtsumme der zweiten Widerstandsgruppe gleich dem ersten Widerstandswert eingestellt ist (R=Σr);

die Schalter der ersten Schaltergruppe (T) zwischen jeweils entsprechenden seriellen Verbindungsknoten (N(2M-1) bis N3) der Widerstände der ersten Widerstandsgruppe (R) bzw. dem ersten Schaltungspunkt (P) eingeschaltet sind;

die Schalter der zweiten Schaltergruppe (U) zwischen jeweils entsprechenden seriellen Verbindungsknoten (n(2N-1) bis n2) der Widerstände der zweiten Widerstandsgruppe (r) bzw. dem zweiten Schaltungspunkt (Q) eingeschaltet sind; und

die Kapazität des ersten Kondensators (C1) im wesentlichen gleich ist (C1=C2) derjenigen des zweiten Kondensators (C2).

3. Digital-Analog-Wandler gemäß Anspruch 1, dadurch gekennzeichnet, daß die Widerstandsgruppe (R) aus einer Reihe von Widerständen mit im wesentlichen demselben Widerstandswert gebildet ist;

die Schalter der ersten Schaltergruppe (T) zwischen jeweils entsprechenden seriellen Verbindungsknoten (N(2M-1) bis N2) der Widerstände der ersten Widerstandsgruppe (R) bzw. dem ersten Schaltungspunkt (P) eingeschaltet sind;

die Schalter der Schaltergruppe (U) zwischen jeweils entsprechenden seriellen Verbindungsknoten (n (2N-1) bis n2) der Widerstände der zweiten Widerstandsgruppe (r) bzw. dem zweiten Schaltungspunkt (Q) eingeschaltet sind; und

die Kapazität das zweiten Kondensators (C2) im wesentlichen gleich ist dem Wert (C2=C1/2N), welchen man durch Dividieren der Kapazität des ersten Kondensators (C1) durch die Anzahl (2N) der die zweite Schaltergruppe (U) bildenden Schalter erhält.

4. Digital-Analog-Wandler gemäß einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Schalter der ersten Schaltergruppe (T) so gesteuert sind, daß einer von ihnen selektiv entsprechend dem Ergebnis (OT(2M-1) bis OT(1)) der Decodierung der mittleren Bits (DTM bis DT1) eines digitalen Signals (DSL bis DU1) eingeschaltet wird;

die Schalter der zweiten Schaltergruppe (U) so gesteuert sind, daß einer von ihnen selektiv entsprechend dem Ergebnis (OU(2N-1) bis OU(2)) der Decodierung der unteren Bits (DUN bis DU1) des digitalen Signals (DSL bis DU1) eingeschaltet wird;

eine dritte Gruppe von Schaltern (S) vorgesehen ist, von denen ein Ende so gesteuert ist, daß es selektiv mit dem Versorgungsspannungspotentialanschluß (Vss) oder dem Referenzpotentialanschluß (Vref) entsprechend dem Ergebnis (OS(2l-1) bis OS(1)) der Decodierung der oberen Bits (DSL bis DS1) des digitalen Signals (DSL bis DU1) gekoppelt wird; und

eine Gruppe von Kondensatoren (Co1 bis Cox) jeweils zwischen den anderen Enden der Schalter der dritten Schaltergruppe (S) und dem Ausgangsanschluß (Vout) eingeschaltet ist.

5. Digital-Analog-Wandler gemäß Anspruch 4, dadurch gekennzeichnet, daß die Kapazitäten der ersten und zweiten Kondensatoren (C1 und C2) im wesentlichen gleich sind (C1=C2=Co1) der Kapazität des einen Kondensators der Kondensatorgruppe (Co1 bis Cox).

6. Digital-Analog-Wandler gemäß Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Kapazität des ersten Kondensators (C1) im wesentlichen gleich ist (C1=Co) der Kapazität des Kondensators der Kondensatorgruppe (Co1 bis Cox) und die Kapazität des zweiten Kondensators (C2) im wesentlichen gleich ist dem Wert (C2=C1/2N), welchen man durch Dividieren der Kapazität des ersten Kondensators (C1) durch die Anzahl (2N) der die zweite Schaltergruppe (U) bildenden Schalter erhält.

7. Digital-Analog-Wandler gemäß Anspruch 4, 5 oder 6, welcher des weiteren einen Ausgangskondensator (Co) umfaßt, der zwischen einer gegebenen festen Potentialschaltung (Vs) und dem Ausgangsanschluß (Vout) eingeschaltet ist.