JPH0761018B2 - アナログデジタル変換器 - Google Patents

アナログデジタル変換器

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JPH0761018B2
JPH0761018B2 JP61296471A JP29647186A JPH0761018B2 JP H0761018 B2 JPH0761018 B2 JP H0761018B2 JP 61296471 A JP61296471 A JP 61296471A JP 29647186 A JP29647186 A JP 29647186A JP H0761018 B2 JPH0761018 B2 JP H0761018B2
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ヨハン ヴァン ド プラッシュ ルディ
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ナ−ムロ−ゼ フエンノ−トチヤツプ フイリツプス グロエイラムペンフアブリ−ケン
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Description

【発明の詳細な説明】 〔技術分野〕 この発明は、アナログデジタル（A/D）変換器、特に、
入力電圧範囲にわたって変化するアナログ入力電圧をデ
ジタルコードに変換するアナログデジタル変換器であっ
て、入力電圧範囲にわたって離間した複数の基準電圧を
発生する手段を備え、入力電圧を受け取る第１の入力
と、基準電圧のそれぞれ１つを受け取る第２の入力と、
入力電圧と基準電圧のそれぞれ１つとの間の電圧差に応
じて複数の差動出力電圧を発生する差動出力とを有する
複数の差動増幅器を備え、数組の差動出力電圧を組み合
わせて複数の中間電圧を形成する第１の手段を備え、各
中間電圧は入力電圧の関数であって、その波形は入力電
圧が対応する基準電圧を通過するときに極値を生じる三
角形状を有し、中間電圧の中から選択したものを組み合
わせて相補的な主信号対を発生する第２の手段を備え、
各主信号は入力電圧の関数であって、その波形は選択し
た中間電圧の個々の三角波形で構成されるそれぞれの三
角形状を有し、主信号に応じてデジタル出力信号を発生
する１群の比較器を備えるアナログデジタル変換器に関
する。
〔従来技術とその問題点〕
A/D変換器を設計するにあたって考慮するべき重要事項
は、速度、素子の総数、及び分解能である。フラッシュ
変換器（Flash converters）は速度が最高である。アナ
ログ入力電圧をｎビット・デジタル出力コードに変換す
るために、通常、フラッシュ変換器は入力電圧を、抵抗
分圧器から供給される2n−１個の対応する基準電圧と比
較する2n−１個の入力比較器を有する。例えば、次のJ.
ピーターソンの文献を参照されたい。
『J.Peterson,“A Monolithic Video A/D Converter"IE
EE JSSC,Dec.1979,pp.932−937』 フラッシュ変換器の主な欠点は、入力変換器の数が多い
ので素子の総数が多いことである。このようなデバイス
を集積回路の形態で実施するには大きなチップ面積が必
要である。比較器の数を減らすために多くの考案がなさ
れた。例えば、米国特許第4,270,118号及び第4,386,339
号を参照せよ。これらの考案は、折衷案として通常は変
換速度の低下を伴うものである。
フォールディングシステム（folding system）は素子数
を減らすための有望な技術の１つである。本発明が対象
とするA/D変換器は、このようなフォールディング型の
ものである。フォールディングシステムでは、アナログ
前処理を利用して広範囲の入力電圧を小さな範囲のフォ
ールドされた電圧に変形する。全範囲の入力ランプ電圧
により、入力範囲全体にわたって三角波形が数回反復さ
れる出力波形が得られる。この各反復をフォールディン
グと称する。反復の数は別の粗量子器により計数されて
A/D変換器の粗ビットが得られる。反復される三角波形
は精量子器に加えられてA/D変換器の精ビットが得られ
る。１群の精比較器が、これらの波形を、出力コードの
下位ビットに符号化されるビット列に変換する。上位ビ
ットは、フォールディング・アレイからの別のチャンネ
ルに沿って入力電圧に作用する１群の粗比較器から結成
される。R.ヴァン・デ・プラッシュ外の次の文献を参照
せよ。
『R.van de Plassche et al,“A High−Speed 7 Bit A/
D Converter,"IEEE JSSC,Dec.1979,pp.938−943』 R.ヴァン・デ・グリフト外の次の文献も参照せよ。
『R.van de Grift et al,“A Monolithic 8−Bit Video
A/D Converter",IEEE JSSC,June 1984,pp.374−378』 フォールディング変換器に用いられる比較器の数は、そ
の他の点では該変換器と同等なフラッシュ変換器のそれ
より相当少ないので、フォールディング変換器のための
チップ面積は著しく小さくなっている。フォールディン
グ・システムは比較的に高速であるとともに電力消費が
少ないけれども、分解能の低下を防ぐために、反復性三
角波の頂点を『丸くする』特製を本来的に持っているこ
とを考慮せねばならない。これらの波形の線形部分の利
点を最大限に活用する単純な技術を開発することが極め
て望ましい。
〔発明の摘要〕
この要望を満たすために、本発明のA/D変換回路は、２
つの列の選択した同数のインピーダンス素子で構成され
る補間手段を備え、各列中の隣り合うインピーダンス素
子の間、一方の列の一端、及び他方の列の対応する端に
接続点が存在し、該一方の列の一端及び他方の列の対応
する端から同じ番号の位置にある接続点が入力接続点対
及び補間接続点対を形成し、各入力接続点対は相補的な
主信号対の１つをそれぞれ受け取るように接続され、各
補間接続点対は２つの隣り合う入力接続点の間に存在し
てそれぞれ相補的な補間信号対を発生し、前記比較器群
は個々の比較器で構成され、各比較器は、相補的な主信
号対及び相補的な補間信号対の各信号対の間の比較に応
じてデジタル出力信号のデジタルビットを発生する、こ
とを特徴とする。すなわち本発明によれば、相補的な信
号を利用して電圧補間回路が形成される。
補間手段は特にフォールディング型のA/D変換器に用い
るのに適している。主信号は、該変換器のフォールディ
ング・アレイから供給される反復性の丸められた三角波
形である。該補間回路からの出力信号は、補間信号対及
び主信号対から成っている。１群の比較器が、各出力信
号対の電圧を比較することによって、デジタル・ビット
列を発生させる。
電圧差の大きさは、これらの比較においては重要ではな
い。『ゼロ・クロッシング』（“zero crossing"）すな
わち電圧差の符号のみが重要である。入力電圧の関数と
しての波形の変化はゼロ・クロッシングの近傍では実質
的に線形であるので、補間によれば波形の頂点が丸くな
る現象に伴なう困難を回避することができる。２ないし
８のファクターによる補間は通常は良好な分解能を与え
る。速度を低下させず、しかも精度を低下させることも
なく、素子数を減らすことができるという結果となる。
〔実施例〕
第１図は、Ｍ＋１個の主信号VB0、VB1、・・・VBM及び
他のＭ＋１個の主審号VBN0、VBN1、・・・VBNMの電圧レ
ベルの間の補間する回路を示す。以下の記述においてこ
れらの2M＋２個の電圧を一括して『VB』信号と称する場
合もある。Ｍは少なくとも１である。同じ番号の付され
ているVB信号の各対の信号は実質的に互いに相補的であ
る。すなわち、各電圧VBNjは、対応する電圧VBjの逆極
性の電圧である（ｊはＯからＭまでの数である）。
入力回路10は、代表的にはアナログ入力電圧であるパラ
メータVIに応答して、相補的な信号対VB0、VBN0・・・V
BM-1、VBNM-1を供給する。何らかの方法で、回路10は電
圧VBM及びVBNMをも発生させる。これらは他のVB信号と
は異なってもよい。VB信号に反復性の変化がある場合に
は、補間を入力電圧V1の全範囲にわたって行うことがで
きるようにするために電圧対VBM及びVBNMは電圧対VB0及
びVBN0と同じ（か又はその逆）であってもよい。
VB信号は第２図に示されたような電圧特性を有する。簡
単のために、第２図はVB0〜VBMの波形のみを示す。VB0
波形は太い線で示されている。VBN0〜VBNMの波形をVIの
関数として示せば、それぞれVB0〜VBMの波形と逆にな
る。
VB信号はVIの関数として互いに分離されている。該信号
は全て、実質上同一の電圧範囲（その大きさはVSで示さ
れている）にわたって変化する。隣り合うVB信号の対は
電圧VBj-1及びVBj又はVBNj-1及びVBNjから成る。VB信号
の番号は、該各信号対のうちの大きな番号の付された電
圧VBj又はVBNjが小さな番号を付された電圧VBj-1又はV
BNj-1より高いVI値でその両端電圧レベル間を変化する
ように、付されている。
与えられたVIの値において、隣り合うVB信号のうちの一
方がVIと共に変化している場合には、常に、それらの信
号間の電圧差はVSより小さい。すなわち、隣り合う２つ
のVB信号の変化領域はVIの関係として部分的に『重なり
合う』のである。このように、VB信号は全て『線形』信
号である。ゼロ・クロッシング点はVBの最小レベル及び
最大レベル間のほぼ中央の電圧V0にある。
第２図はVB波形が互いに極めてよく似ていることを示
す。このことは、発明の必須要素ではないが、望ましい
ことである。VB波形が第２図の示すような形状を有する
場合には、与えられたVI値において隣り合う２つのVB信
号の双方がVIと共に変化している時、該信号間の電圧差
は理想的には約VS/2である。
第１図に戻る。補間回路12は補間信号を発生させるが、
その電圧は、隣り合うVB信号の各対の電圧の間にある。
回路12は、Ｎ個の補間抵抗器R0、R1、・・・RN-1の列
と、他のＮ個の補間抵抗器RN0、RN1・・・RNN-1の列と
から成っている。ｑを０からＮ−１までの整数であると
すると、対応する抵抗器Rq及びRNqの各対は実質上同一
の抵抗を有する。
隣り合う抵抗器Rq-1及びRqの各対の間に接続点Nqがあ
る。対応する接続点NNqが同様に隣り合う抵抗器RNq-1及
びRNqの各対の間にある。また、抵抗器R0及びRN0がそれ
ぞれ配設されている列の端には対応する接続点N0及びN
N0が存在する。対応する接続点の対の一部は入力接続点
である。残りは補間接続点である。補間接続点は各列の
入力接続点の間にある。
抵抗列中の入力接続点の対の中において、電圧対VBj及
びVBNjがVB信号の順序の中で有するのと同じ相対的位置
を占める入力接続点に、対応する入力信号VBj及びVBNj
がそれぞれ供給される。特に、入力接続点N0及びNN0は
それぞれ電圧VB0及びVBN0を受ける。Ｋ及びＬが２から
Ｎまでの範囲の整数であり、ＬがＫより大きいとする
と、第１図は、次の入力接続点NK、NNKが次の電圧対
VB1、VBN1を受け、入力接続点対NL、NNLが電圧対
VBM-1、VBNM-1を受けることを示す。電圧VBM、VBNMは、
抵抗器RN-1、RNN-1が位置する列の単位の端子にそれぞ
れ供給される。これらの端子は、電圧VBM及びVBNMが他
のVB信号と異なる場合には、さらに別の入力接続点とな
る。
対応する補間接続点の各対は、実質上互いに相補的な対
応する補間信号の対を供給する。例えば、第１図は、補
間接続点対N1及びNN1、N2及びNN2、・・・NK-1及びN
NK-1がＫ−１個の補間信号対VD1及びDN1、VD2及び
VDN2、・・・VDK-1及びVDNK-1をそれぞれ供給すること
を示す。第２図の破線はVD1の代表的波形を示す。
説明の便宜上、VB0〜VBM-1及びVBN0〜VBNM-1の各々の添
字『Ｂ』は、これらの信号が抵抗器列を通過した後は、
『Ｄ』に変更される。従って、回路12からの出力信号
は、Ｎ個の信号対VD0及びDDN0〜VDN-1及びVDNN-1から成
る。以下の記述において、これらを一括してVD信号と称
するときがあるが、そのうちのＮ−Ｍ対は補間信号対で
あり、残りのＭ対は主信号対である。各電圧VDMqは電圧
Dqの逆転電圧である。
通常、隣り合うVB信号の対は入力電圧V1の範囲内で等間
隔の電圧レベルで生じるゼロクロッシングを有する列中
の抵抗器は、通常、入力接続点（VBM及びVBNM端子を含
む）間に同数ずつ配置される。その結果、VDのゼロ・ク
ロッシングはVIの関数として等間隔をおいて離れてい
る。
出力回路14はVD信号を受信し、該信号に作用する。第１
図は、例えば、VD信号がデジタル・コードに変換される
ことを示す。
第３図は、マルチプル・フォールディング型の８ビット
A/D変換器に上記補間回路を応用した例を示す。この場
合、第１図の入力回路10は入力増幅器アレイ16とフォー
ルディング・アレイ18とから成っている。第１図の出力
回路14は精比較器の群20と、エンコーダ22とから成って
いる。この変換器は粗比較器の群24も有する。
第４図はアレイ16、18の詳細を示す。増幅器アレイ16
は、８行８列に排列された64個の入力増幅器A0〜A63を
包含する。ｉを０から63までの整数であるとすると、各
増幅器Aiは、アナログ入力電圧VIと、これに対応する基
準電圧VRiとの差を増幅して出力電圧VAiを発生させる。
電圧VR0〜VR63は、低基準電圧VR0及び高基準電圧VR63の
間に接続された63個の等価の抵抗器RDから成る抵抗分圧
器から供給される。
第５図はVIの関数としての代表的電圧VAiの概略形状を
示す。信号VAiは、理想的には、破線で示した三角形で
ある。現実の増幅器の特性に起因して、電圧VAiは実際
には、実線で示した丸味を帯びた形状となる。
代表的増幅器Aiの内部構成を第６図に示す。電圧VI及び
VRiは同一のNPNトランジスタQLi及びQRiのベースにそれ
ぞれ供給され、該トランジスタのエミッタは相互に接続
されるとともに電流源IEiに接続される。QLiのコレクタ
はNPNカスコードトランジスタQCAiのエミッタに接続さ
れ、該QCAiのベースは共通のカスコード・バイアス電圧
VCAを受ける。負荷抵抗器RAiが高電圧供給源VCCとトラ
ジスタQCAiのコレクタとの間に接続されている。そのコ
レクタは更に、電圧VAiを出力するバッファー増幅器AAi
の入力に接続されている。これは重要なことであるが、
トランジスタQLi及びQRiのコレクタはそれぞれ増幅器A
i-8及びAi+8のトラジスタQRi-8及びQLi+8のコレクタに
接続されている。
増幅器Aiは増幅器Ai-8と関連して差動的に働く。VIがV
Riと等しいとき、差動対QLi及びQRiは平衡し、VAiはゼ
ロ・クロッシングを持つ。増幅器Ai-8の差動対QLi-8及
びQRi-8は、VIがVRi-8と等しいときに平衡する。トラン
ジスタQRi-8へのコレクタ結合の故に、VAiはその点にも
ゼロ・クロッシングを持つ。その結果、VAiは、VIがV
Ri-4に等しいときに最大電圧となり、VIがVRi-12より小
さいか又はVRi+4より大きいときに最低電圧で一定とな
る。増幅器Ai+8との相互作用により、同様にして信号V
Ai+8が制御される。
下位の行の増幅器A0〜A7が代表的信号VAiとほぼ同様な
波形の信号VA0〜VA7を発生するためには、前の段落で増
幅器Aiについて説明したのと同様にさらに別の群の増幅
器（図示せず）のコレクタを接続する。入力電圧VIの範
囲の上端部（すなわちVR63の近傍）にVB信号を発生する
ためにはさらに別の第２の群の増幅器（図示せず）が必
要になる。この第２の別の群の増幅器のコレクタは同様
に上位の行の増幅器A56〜A63に接続される。これらの付
加的な増幅器は図示されていないが、Aiに類似するもの
である。
フォールディング・アレイ18は中間信号VAiを16番目毎
に電気的に結合させて16個の電圧VB0〜VB7及びVBN0〜V
BN7を発生させる。これらの信号はそれぞれ16個のバッ
ファー増幅器B0〜B7及びBN0〜BN7の出力から供給される
が、その入力は所望のAi増幅器の出力に選択的に接続さ
れている。第４図中の丸印は接続点を表わす。
各増幅器Aiのコレクタは相補的な信号を生ずる。各増幅
器Aiのコレクタは２つの他の増幅器Ai-8及びAi+8のコレ
クタに接続されている。従って、反転信号VBN0ないしV
BN7は抵抗ラダーVR0〜VR63の反対側にある増幅器Aiの出
力を組み合わせることによりVAi信号から作り出すこと
ができる。
第７図は、VIの関数としてのVB信号の一部を示す。この
図でも、VB0を太い線で示す。残りのVB信号は、図示さ
れたものと同様の形状及び間隔を有する。VAi信号の頂
点が丸くなっているため、第７図の各VB信号は、殆んど
正弦波と言い得るような反復性の丸められた三角形を有
する。VIがVR0からVR63までの入力範囲にわたって変化
するとき、VB信号はその両端レベル間で反復的に変化す
る。反復間隔は16ΔVRであるが、ΔVRは抵抗器RDの両端
間の電圧である。
第８図は補間回路12と精比較器20との詳細を示す。第１
図の回路12における信号VBM及びVBNMは第８図において
はそれぞれ信号BN0及びVB0である。２つの抵抗器列は本
質的に抵抗器のリングとなっている。このため、VIがV
R0からVR63まで変化するとき補間が全VBサイクルにわた
って行なわれ得ることとなる。
参照符RIが付されている抵抗器は全て同一の値を有す
る。隣り合う入力接続点の各対の間に４つの抵抗器RIが
存在する。従って、回路12は隣り合うVB信号の対の間を
４つのファクターで補間して64個の電圧VD0〜VD31及びV
DN0〜VDN31を発生させる。
比較器の群20は32個のマスタースレーブ・フリップフロ
ップC0〜C31から成っている。各比較器Cqは相補的信号V
Dq及びVDNqを比較してデジタル・ビットDqを発生させ
る。電圧VDq及びVDNqの大きさは重要ではなく、ゼロ・
クロッシングがあるが否か、すなわち、それらの差が正
か負か、が重要である。ビットDqは、VDqがVDNqより大
きいか又はその逆の場合に（例えば）論理『１』であ
る。
補間の例が第９図に示されている。この図は、補間電圧
VD5〜VD7が入力電圧VB1/VD4及びVB2/VD8の間に等間隔に
存在することを示している。相補的対VB1及びVBN1は、V
IがVR1に等しいときにゼロ・クロッシングを持つ。VB2
及びVBN2の対はVR2においてゼロ・クロッシングを持
つ。例えば第９図の線26で表わされているようにVIがV
R1とVR2との間の値を有するとき何が起るかを考案す
る。比較器20はビットD4、D5、D6、D7及びD8を『0011
1』として供給する。補間信号に由来するビット、すな
わちこの例では中間の３ビット『011』、は、VB信号の
みから実現可能なそれよりも一層微細なデジタル変換を
可能にする。
入力電圧VIの精密な表現を与える補間の能力は、ゼロ・
クロッシング電圧V0の近傍における補間信号の勾配によ
って決定される。VB信号はV0の付近では実質上線形に変
化する。すなわち、それらの勾配はV0の近傍でVIの関数
としてほぼ一定である。またVB信号はV0の近傍では実質
上同一の勾配を有する。隣り合うVB信号はVIの関数とし
て相互に部分的に重なり合うから、V0の近傍において補
間信号は実質上線形に変化するとともに、ほぼ同一の勾
配を有する。
VD信号（主信号及び補間信号の双方を含む）はその両極
の電圧レベルの近傍では非線形に変化する。しかし、比
較器20にとってはゼロ・クロッシングのみが重要であ
る。その中で補間信号が実質上同一の一定の勾配を有す
る充分に広い領域がV0の周りに存在するならば、比較器
20は精密な分解能を与える。非線形領域は精度に著しい
影響を与えない。VB信号が互いに重なり合う程度を適当
に選べば、回路12、20の組み合わせは、過度に多くのVB
信号を要することなく高精度を与える。
補間ファクターの最小値は２、すなわち、主信号の数
と、補間信号の数を主信号の数で割った数の和には２に
等しい。代表的な例では、通常、補間ファクター８で良
好な分解能が得られる。
第３図に戻る。エンコーダ22は、32ビットD0〜D31の列
をデジタル出力コードの下位５桁のビットMSB−３〜MSB
−７に符号化する。エンコーダ22は、通常の方法で該ビ
ット列に作用する適当にプログラムされた読出し専用メ
モリーである。
粗比較器24は、実質上相補的な他の信号28の３つの対に
応答してデジタル出口コードの上位３桁のビットMSB〜M
SB−２をそれぞえ与える３つのマスタースレーブ・フリ
ップフロップから成っている。当該A/D変換器はVB信号
とほぼ同様に信号28を発生させる。便宜上、第３図はフ
ォールディング・アレイ18が信号28を供給することを示
している。第４図を参照すると、選択されたAi出力に入
力が接続されている対応するバッファー増幅器30から電
圧28が供給される。しかし、信号28の波形はVB信号の反
復性のフォールディング形状ではない。
比較器24の１つは、（ａ）電圧VA0、VA4、VA8・・・V
A28及びVA32を組み合せることによって形成される信号
を（ｂ）電圧VA40、VA44、・・・VA60を組み合わせるこ
とによって形成される相補的信号と比較することによっ
て、最上位のビットMSBを供給する。他の１つは、
（ａ）電圧VA0、VA4、VA8、VA12、VA16、VA40、VA44及
びVA48を組合せることによって形成される信号を（ｂ）
この信号の補数と比較して上位第２桁のビットMSB−１
を発生させる。『コーナー周り』の連続性を得るため
に、図示されていない付加的な入力増幅器の幾つからの
電圧も、MSB及びMSB−１比較器への入力信号に組み合わ
される。比較器24の最後のものは同様にしてMSB−２を
発生させる。
本発明の様々の素子を製造する方法は半導体技術の分野
では周知されている。該A/D変換器は、半導体ウェーフ
ァーの活性領域を分離するために酸化物絶縁手段を用い
てモノリシック集積回路の形態に製作するのが好まし
い。
このA/D変換器は、他の点で同等な８ビットフラッシュ
変換器より著しく小さなチップ面積を占める。回路12、
18及び20はフラッシュ変換器の符号化回路と同じ面積を
占めるが、比較器のトランジスタの数は各増幅器Aiのそ
れの数倍である。従って、チップ面積は代表的には約1/
3に減少する。本変換器は、入力キャパシタンスが低く
且つ電力消費が少ない。
特定の実施例を参照して本発明を記述したが、この記述
は単に例示を目的とするものであって、特許請求の範囲
に記載された本発明の範囲を制限するものではない。例
えば、入力増幅器は４行16列又はこの逆に配列すること
もできる。このように、特許請求の範囲に記載された発
明の範囲内で当業者は様々な変更、修正、応用をなすこ
とができる。
【図面の簡単な説明】
第１図は本発明による補間システムの実施例の回路図で
ある。第２図は第１図のシステムによって補間され得る
信号のグラフである。 第３図は第１図の補間システムを用いるフォールディン
グA/D変換器の概略ブロック図である。 第４図は第３図の入力回路の回路図である。第５図は第
４図の代表的入力増幅器の出力電圧を示すグラフであ
る。第６図はこの増幅器の回路図である。 第７図は第８図のシステムによって補間された信号のグ
ラフである。第８図は第３図の補間／出力回路の回路図
である。第９図は補間信号のグラフである。 同一若しくは極めてよく似たものを表わすために図面及
び実施例の説明の中で同一の参照符を用いた。 図中符号 10……入力回路、12……補間回路 14……出力回路 16……入力増幅器アレイ 18……フォールディング・アレイ 20……精比較器の群、22……エンコーダ 24……粗比較器の群 VB……主信号 Ｒ……抵抗器（インピーダンス素子） Ｎ……接続点

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】入力範囲にわたって変化するアナログ入力
    電圧（VI）をデジタルコードに変換するアナログデジタ
    ル変換器であって、 入力電圧範囲（VR63〜VR0）にわたって離間した複数の
    基準電圧（VR0〜VR63）を発生する手段（RD）を備え、 入力電圧（VI）を受け取る第１の入力と、基準電圧（V
    R0〜VR63）のそれぞれ１つを受け取る第２の入力と、入
    力電圧（VI）と基準電圧（VR0〜VR63）のそれぞれ１つ
    との間の電圧差に応じて複数の差動出力電圧を発生する
    差動出力とを有する複数の差動増幅器（A0〜A63）を備
    え、 数組の差動出力電圧を組み合わせて複数の中間電圧（V
    A0〜VA63）を形成する第１の手段（18）を備え、 各中間電圧（VAi）は入力電圧（VI）の関数であって、
    その波形は入力電圧（VI）が対応する基準電圧（VRi）
    を通過するときに極値を生じる三角形状を有し、 中間電圧（VA0〜VA63）の中から選択したものを組み合
    わせて相互に反転した関係にある相補的な主信号対（V
    B0/VBN0〜VB7/VBN7）を発生する第２の手段（B0〜B7、B
    N0〜BN7）を備え、 各主信号は入力電圧の関数であって、その波形は選択し
    た中間電圧の個々の三角波形で構成されるそれぞれの三
    角形状を有し、 主信号（VB0/VBN0〜VB7/VBN7）に応じてデジタル出力信
    号（D0〜D31）を発生する１群の比較器（C0〜C31）を備
    える、 アナログデジタル変換器において、 ２つの列の同数（Ｎ）インピーダンス素子（R0〜RN-1、
    RN0〜RNN-1）で構成される補間手段（12）を有し、各列
    中の隣り合うインピーダンス素子の間、一方の列の一
    端、及び他方の列の対応する端に接続点（N1〜NN-1、N
    N1〜NNN-1）が存在し、該一方の列の一端（No）及び他
    方の列の対応する端（NNO）から同じ番号の位置にある
    接続点が入力接続点対（N0/NN0、NK/NNK、NL/NNL）及び
    補間接続点対（N1/NN1、N2/NN2、NK-1/NNK-1、……NN-1
    /NNN-1）を形成し、各入力接続点対は相補的な主信号対
    （VB0/VBN0〜VB7/VBN7）の１つをそれぞれ受け取るよう
    に接続され、各補間接続点対は２つの隣り合う入力接続
    点の間に存在してそれぞれ相補的な補間信号対（VD1/V
    DN1〜VD31VDN31）を発生し、 前記比較器群は個々の比較器（C0〜C31）で構成され、
    各比較器は、相補的な主信号対及び相補的な補間信号対
    の各信号対の間の比較に応じてデジタル出力信号のデジ
    ビット（D0〜D31）を発生する、 ことを特徴とするアナログデジタル変換器。
  2. 【請求項２】各列中の同じ番号の位置にあるインピーダ
    ンス素子はほぼ同じインピーダンスを有することを特徴
    とする特許請求の範囲第１項に記載のアナログデジタル
    変換器。
  3. 【請求項３】インピーダンス素子は抵抗器であることを
    特徴とする特許請求の範囲第２項に記載のアナログデジ
    タル変換器。
  4. 【請求項４】一方の列の一端は一方の列に他端に接続さ
    れ、他方の列の一端は他方の列の他端に接続されている
    ことを特徴とする特許請求の範囲第２項又は第３項に記
    載なアナログデジタル変換器。
  5. 【請求項５】隣り合う入力接続点は各列において同数の
    インピーダンス素子により分離されていることを特徴と
    する特許請求の範囲第２項、第３項又は第４項のいずれ
    か１項に記載のアナログデジタル変換器。
  6. 【請求項６】各列中のインピーダンス素子の数は主信号
    の数の２倍に等しいか又はそれよりも大きいことを特徴
    とする特許請求の範囲第２項、第３項、第４項又は第５
    項のいずれか１項に記載のアナログデジタル変換器。
  7. 【請求項７】各列において各入力接続点対を分離するイ
    ンピーダンス素子の数は２ないし８の範囲内にあること
    を特徴とする特許請求の範囲第５項又は第６項に記載の
    アナログデジタル変換器。
  8. 【請求項８】さらに、中間電圧（VA0〜VA63）の中から
    選択した別の１群の中間電圧を組み合わせて相補的な別
    の信号対（28）を発生する第３の手段（30）と第２の群
    の比較器（24）を備え、該比較器はそれぞれ対応する相
    補的な別の信号対に応じて第２のデジタル出力信号（MS
    B〜MSB−２）の一つを発生し、第２のデジタル出力信号
    は、入力電圧（VI）が入力電圧範囲にわたって変化する
    ときの相補的な主信号の反復波形の実際の反復数を表
    す、ことを特徴とする特許請求の範囲第１項ないし第７
    項のいずれか１項に記載のアナログデジタル変換器。
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