JPS62155620A - アナログデジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明はアナログ−デジタル（Ａ／Ｄ）変換器等の装
置に用いるのに適した電子回路に関する。

〔従来技術とその問題点〕

Ａ／Ｄ変換器を設計するにあたって考慮するべき重要事
項は、速度、素子の総数、及び分解能である。フラッシ
ュ変換器（Ｆｌａｓｈ　ｃｏｎｖｅｒｔｅｒｓ）は速度
が最高である。アナログ入力電圧をｎビットデジタル出
力コードに変換するために、通常、フラッシュ変換器は
入力電圧を、抵抗分圧器から供給される２″−１個の対
応する基準電圧と比較する２’−１個の入力比較器を有
する。例えば、次のＪ、ビーターソンの文献を参照され
たい。

’Ｊ、Ｐｅｔｅｒｓｏｎ、　　”Ａ　Ｍｏｎｏｌｉｔｈ
ｉｃ　Ｖｉｄｅｏ　Ａ／ＤＣｏｎｖｅｒｔｅｒ　ＩＥＥ
ＩＥ　　ＪＳＳＣ，Ｄｅｃ、　１９７９．　ｐｐ。

９３２−９３７　Ｊ フラッシュ変換器の主な欠点は、入力変換器の数が多い
ので素子の総数が多いことである。このようなデバイス
を集積回路の形態で実施するには大きなチップ面積が必
要である。比較器の数を減らすために多くの考案がなさ
れた。例えば、米国特許第４，２７０，１１８号及び第
４，３８６，３３９号を参照せよ。

これらの考案は、折衷案として通常は変換速度の低下を
伴うものである。

「フォールディング」システム（”　ｆｏｌｄｉｎｇ”
ｓｙｓ　ｔｅｍ）は素子数を減らすための有望な技術の
１つである。フォールディングＡ／Ｄ変換器においては
、入力電圧の関数として反復性の丸められた三角形状の
相補的な波形の１以上の対を発生させるように、１組の
入力増幅器が入力電圧と、対応する１組の基準電圧とに
応答する。１群の精比較器が、これらの波形を、出力コ
ードの下位ビットに符号化されるビット列に変換する。

上位ビットは、フォールディング・アレイからの別のチ
ャネルに沿って入力電圧に作用する１群の粗比較器から
結成される。Ｒ，ヴアン・デ・ブラソシェ外の次の文献
を参照せよ。

’Ｒ，ｖａｎ　ｄｅ　Ｐｌａｓｓｃｈｅ　ｅｔ　ａｌ、
　”　Ａ　ｌｌｉｇｈ−３ｐｅｅｄ７　Ｂｉｔ　Ａ／Ｄ
　Ｃｏｎｖｅｒｔｅｒ、　”　ＩＥＥＩＥ　　ＪＳＳＣ
，Ｄｅｃ、　１９７９゜ｐｐ・９３８−９４３　　Ｊ Ｒ，ヴアン・デ・ブリット外の次の文献も参照せよ。

’Ｒ，ｖａｎ　ｄｅ　Ｇｒｉｆｔ　ｅｔ　ａｌ。

”　Ａ　Ｍｏｎｏｌｉｔｈｉｃ　８−Ｂｉｔ　Ｖｉｄｅ
ｏ　Ａ／ＤＣｏｎｖｅｒｔｅｒ　、　ＩＥＥＥ　　ＪＳ
ＳＣ，Ｊｕｎｅ　１９８４．　ｐｐ。

３７４−３７８　Ｊ フォールディング変換器に用いられる比較器の数は、そ
の他の点では該変換器と同等なフラッシュ変換器のそれ
より相当少ないので、フォールディング変換器のための
チップ面積は著しく小さくなっている。フォールディン
グ・システムは比較的に高速であるとともに電力消費が
少ないけれども、分解能の低下を防ぐために、反復性三
角波の頂点を「丸（する」特性を本来的に持っているこ
とを考慮せねばならない。これらの波形の線形部分の利
点を最大限に活用する単純な技術を開発することが極め
て望ましい。

〔発明の摘要〕

本発明の中心的特徴は、パラメータと共に変化する多数
の相補的信号の対の間を補間して、該パラメータを表わ
す別の相補的信号の対を発生させるシステムにある。

更に詳しく述べると、入力回路が実質的に相補的な主信
号の複数の対を供給する。該信号は通常はアナログ入力
電圧に応答して発生され、該信号対のうちの少（とも１
つは、該入力電圧の多値について該入力電圧の関数とし
て、該入力電圧が入力電圧範囲にわたって変化するのに
従って、微弱でない態様で変化する。従って該主信号は
線形（すなわち非デジタル）である。

補間は、選択された数のインピーダンス素子（抵抗器が
望ましい）の２つの列によってなされる。各列中の隣り
合うインピーダンス素子の多対の間、一方の列の一端、
及び他方の列の対応する端に接続点が存在する。該２つ
の列中の同様の位置に存在する接続点はそれぞれ対をな
す。該接続点のうちの一部は入力接続点であり、他は補
間接続点であり、該補間接続点は、各列において２つの
最も離れた入力接続点の間に少くとも１つの補間接続点
が存在するように、入力接続点間に分布している。対応
する入力接続点の多対はそれぞれ主信号の異なる対を受
信する。対応する補間接続点の多対は１対の補間信号を
供給する。

各補間接続点の電圧は、該補間接続点の両側の、２つの
最も近い入力接続点における電圧の補間値である。一方
の列中の各インピーダンス素子は他方の列中の対応する
インピーダンス素子のそれとほぼ等しいインピーダンス
を有する。従って、対応する補間接続点の多対における
補間信号は互いに実質的に相補的である。

この補間システムは広く応用可能であるが、特にフォー
ルディング型のＡ／Ｄ変換器に用いるのに適している。

主信号は、該変換器のフォールディング・アレイから供
給される反復性の丸められた三角波形である。該補間回
路からの出力信号は、補間信号対及び主信号対から成っ
ている。１群の比較器が、各出力信号対の電圧を比較す
ることによって、デジタル・ピント列を発生させる。

電圧差の大きさは、これらの比較においては重要でない
。ｒゼロ・クロッシングＪ　　（”ｚｅｒ。

ｃｒｏｓｓ　ｉｎｇ”）すなわち電圧差の符号のみが重
要である。入力電圧の関数としての波形の変化はゼロ・
クロッシングの近傍では実質的に線形であるので、補間
によれば波形の頂点が丸くなる現象に伴なう困難を回避
することができる。２ないし８のファクターによる補間
は通常は良好な分解能を与える。

速度を低下させず、しかも精度を低下させることもなく
、素子数を減らすことができるという結果となる。

〔実施例〕

第１図は、Ｍ＋１個の主信号■、。、、Ｉ、・・・Ｖ８
Ｍ及び他のＭ＋１個の主信号ＶＢＮＯ１■ＢＮ８、・・
・Ｖ　ＢＮＭの電圧レベルの間を補間する回路を示す。

以下の記述においてこれらの２Ｍ＋２個の電圧を一括し
て「■Ｉｌｊ信号と称する場合もある。Ｍは少くとも１
である。同じ番号の付されている■８信号の多対の信号
は実質的に互いに相補的である。すなわち、各電圧Ｖ　
、Ｎ、は、対応する電圧ｖＢＪの逆極性の電圧である（
ｊはＯからＭまでの数である）。

入力回路１０は、代表的にはアナログ入力電圧であるパ
ラメータ■１に応答して、相補的な信号対ＶＩＯ％　Ｖ
ＢＮＯ’・・ＶＢＭ−１、ＶＩＩＮＭ−１を供給する。

何らかの方法で、回路１０は電圧■ＢＭ及びＶＢＮＭを
も発生させる。これらは他のＶ、信号とは異なってもよ
い。■、倍信号反復性の変化がある場合には、ｒコーナ
ー回りの補間」のため、電圧ＶＢ（４及びＶＢＮＭはそ
れぞれ電圧ＶＩＯ及びＶＩＩＮＯ又はその逆である。

■、倍信号第２図に示されたような電圧特性を有する。

簡単のために、第２図は■、。〜Ｖ８Ｍの波形のみを示
す。■、。波形は太い線で示されている。

Ｖ　Ｂ８０〜ＶＢ□の波形を■１の関数として示せば、
それぞれＶ　Ｂ　ｏ−Ｖ　Ｂ　Ｈの波形の逆となる。

■、倍信号■１の関数として互いに分離されている。該
信号は全て、実質上同一の電圧範囲（その大きさは■、
で示されている）にわたって変化する。隣り合う■８信
号の対は電圧Ｖ　Ｂ　ｊ　−１及びＶｓＪ又はＶｓＮ＝
−＋　及びＶ＋＋Ｈｊから成る。■、倍信号番号は、該
各信号対のうちの大きな番号を付された電圧■、Ｊ又は
Ｖ　Ｂ　Ｎ　ｊが小さな番号を付された電圧ＶＢ；−１
又はＶＩｌｓ４−＋より高い■１値でその両端電圧レベ
ル間を変化するように、付されている。

与えられた■１の値において、隣り合う■８信号のうち
の一方がＶ、と共に変化している場合には、常に、それ
らの信号間の電圧差はＶｓより小さい。すなわち、隣り
合う２つの■８信号の変化領域は■１の関数として部分
的に「重なり合うｊのである。このように、■、倍信号
全て「線形」信号である。ゼロ・クロッシング点は■８
の最小レベル及び最大レベル間のほぼ中央の電圧Ｖ。に
ある。

第２図は■８波形が互いに極めてよく似ていることを示
す。このことは、発明の必須要素ではないが、望ましい
ことである。■、波形が第２図の示すような形状を有す
る場合には、与えられた■１値において隣り合う２つの
■８信号の双方が■１と共に変化している時、該信号間
の電圧差は理想的には約Ｖ、／２である。

第１図に戻る。補間回路１２は補間信号を発生させるが
、その電圧は、隣り合うＶ８信号の多対の電圧の間にあ
る。回路１２は、Ｎ個の補間抵抗器Ｒ８％　Ｒ１、・・
・Ｒ，−、の列と、他のＮ個の補間抵抗器Ｒ８゜、ＲＮ
Ｉ・・・ＲＮＮ−１の列とから成っている。ｑをＯから
Ｎ−１までの整数であるとすると、対応する抵抗器ＲＱ
及びＲＮｑの多対は実質上同一の上杭を有する。

隣り合う抵抗器Ｒｑ−１及びＲＱの多対の間に接続点Ｎ
９がある。対応する接続点ＮＮｑが同様に隣り合う抵抗
器ＲＮｑ−、及びＲＮｑの多対の間にある。

また、抵抗器Ｒ８及びＲＮｏがそれぞれ配設されている
列の端には対応する接続点Ｎ。及びＮ、ｉｏが存在する
。対応する接続点の対の一部は人力接続点である。残り
は補間接続点である。各列において、２つの最も離れた
入力接続点の間に少くとも１つの補間接続点がある。

上杭列中の入力接続点の対の中において、電圧対■１及
びＶ　Ｂ　Ｎ　ｊが■８信号の順序の中で有するのと同
し相対的位置を占める入力接続点に、対応する入力信号
■８．及びｖＢＮＪがそれぞれ供給される。特に、入力
接続点Ｎ０及びＮＮ。はそれぞれ電圧ＶＩＩＯ及びｖｓ
ｓｏを受ける。Ｋ及びＬは２からＮまでの範囲の整数で
あり、ＬはＫより大きいとすると、第１図は、次の入力
接続点対ＮＸ　、ＮＨＫは次の対ＶＢＩ、ｖＥＮ＋を受
け、入力接続点対Ｎ４、ＮＮＬは対ＶＢＭ−１％　ＶＢ
Ｎ□１を受けることを示す。

電圧Ｖ、、、Ｖ、、、は、抵抗器ＲＮ−１％　ＲＮＮ−
１カ位置する列の端の端子にそれぞれ供給される。これ
らの端子は、電圧■ＢＭ％　ＶＩＮＭが他の■８信号と
は異なる場合には、付加的な入力接続点である。

対応する補間接続点の多対は、実質上圧いに相補的な対
応する補間信号の対を供給する。例えば、第１図は、補
間接続点対Ｎ、及びＮＮＩ、ＮＺ及びＮ、□、・・・Ｎ
Ｋ、、Ｉ及びＮＨＫ−１かに一１個の補間信号対Ｖ　ｐ
　１及びＶＤＮＩ　、ＶＤＺ及びＶＤＮ２、・・・■１
ｌｌＫ−Ｉ及びＶ。ＮＫ−１をそれぞれ供給することを
示す。第２図の破線はＶ　ＤＨの代表的波形を示す。

説明の便宜上、ＶＢＯ〜Ｖ　Ｂ、４−　、及びＶＢＮＯ
〜ＶＢＮＭ−１の各々の添字’ＢＪは、これらの信号が
抵抗器列を通過した後は、’ＤＪに変更される。

従って、回路１２からの出力信号は、Ｎ個の信号対ｖｎ
ｏ及びｖｏｓｏ〜ＶＤＮ−１及びＶＤＮＮ−１から成る
。

以下の記述において、これらを一括して■、倍信号称す
るときがあるが、そのうちのＮ−Ｍ対は補間信号対であ
り、残りのＭ対は主信号対である。

各電圧ＶＤＮｑは電圧ＶＤＱの逆転電圧である。

いずれの２つの隣り合う■８信号のゼロ・クロ・ノシン
グにおける入力電圧■１の差も、隣り合う■、倍信号全
ての対について通常は同一である。

列中の抵抗器は、通常、入力接続点（ＶＩＭ及びＶＢＮ
Ｍ端子を含む）間に同数ずつ配置される。その結果、■
、のゼロ・クロッシングは■１の関数として等間隔をお
いて離れている。

出力回路１４はＶ、信号を受信し、該信号に作用する。

第１図は、例えば、■。信号がデジタル・コードに変換
されることを示す。

第３図は、マルチプル・フォールディング型の８ピツ）
Ａ／Ｄ変換器に上記補間回路を応用した例を示す。この
場合、第１図の入力回路１０は入力増幅器アレイ１６と
フォールディング・アレイ１８とから成っている。第１
図の出力回路１４は精比較器の群２０と、エンコーダ２
２とから成っている。この変換器は粗比較器の群２４も
有する。

第４図はアレイ１６．１８の詳細を示す。増幅器アレイ
１６は、８行８列に排列された６４個の入力増幅器Ａ。

−Ｒ６２を包含する。ｉをＯから６３までの整数である
とすると、各増幅器Ａ、は、アナログ入力電圧ｖ１と、
これに対応する基準電圧Ｖ　Ｒｉとの差を増幅して出力
電圧ＶＡｉを発生させる。電圧ＶＲＯ〜Ｖ　Ｒ６３は、
低基準電圧ＶＲＯ及び高基準電圧Ｖ　Ｒ６３の間に接続
された６３個の等価の抵抗器Ｒｏから成る抵抗分圧器か
ら供給される。

第５図は■１の関数としての代表的電圧Ｖ　Ａ　ｉの概
略形状を示す。信号Ｖ　Ａ　ｉは、理想的には、破線で
示した三角形である。現実の増幅器の特性に起因して、
電圧ＶＡｉは実際には、実線で示した丸味を帯びた形状
となる。

代表的増幅器Ａ、の内部構成を第６図に示す。

電圧■１及びＶ　ＩＩ　ｉは同一のＮＰＮ）ランジツタ
ＱＬｔ及びＱｉｉのベースにそれぞれ供給され、該トラ
ンジスタのエミッタは相互に接続されるとともに電流源
■、に接続される。ＱＬｉのコレクタはＮＰＮカスコー
ドトランジスタツタＡｆｆｉ　のエミッタに接続され、
該ＱｃＡｉのベースは共通のカスコード・バイアス電圧
ｖ、Ａを受ける。負荷抵抗器ＲＡ。

が高電圧供給源ｖｃｃとトランジスタＱｃＡ、のコレク
タとの間に接続されている。そのコレクタは更に、電圧
Ｖ　Ａ　ｉを出力するへソファー増幅器ＡＡ６の入力に
接続されている。これは重要なことであるが、トランジ
スタＱＬ１及びＱ□のコレクタはそれぞれ増幅器Ａ、−
Ｉｌ及びＡ、。８のトランジスタＱＲｉ−８及びＱ　Ｌ
　ｉ　＋　８のコレクタに接続されている。

増幅器Ａ、は増幅器Ａ、−８と関連して差動的に働く。

■１が■Ｒｉと等しいとき、差動対ＱＬ、及びＱＲｉは
平衡し、■ヶ□はゼロ・クロッシングを持つ。

増幅器Ａｓ−５の差動対Ｑ、、−８及びＱＲｉ−８は、
Ｖ。

が■ＲＮ−８と等しいときに平衡する。トランジスタＱ
、−■へのコレクタ結合の故に、ＶＡｉはその点にもゼ
ロ・クロッシングを持つ。その結果、Ｖａｔは、■、が
Ｖ、、、に等しいときに最大電圧となり、■。

がＶＲ，、□より小さいか又はＶ　Ｒｉ　＋　４より大
きいときに最低電圧で一定となる。増幅器Ａ１゜、との
相互作用により、同様にして信号ＶＡ、、が制御される
。

入力増幅器の他の群は、下位の行の増幅器Ａ。

〜Ａ、の信号Ｖえ。〜ＶＡＴが代表的信号■。とほぼ同
様の波形を有することを可能にするため該増幅器Ａ。−
Ｒ７と所要の相互作用を行なう。また、■１人力範囲の
上端部（すなわちＡＶ１１６１の近傍）での■、倍信号
うちの幾つかに所要の波形を与えるために、他のＶヶ、
型の信号が必要である。当該他の信号は、上位の列の増
幅器Ａ５６〜Ａ　６３と相互作用する１群の入力増幅器
から供給される。これらの付加的な増幅器ば図示されて
いないが、Ａ、に類似するものである。

フォールディング・アレイ１８は中間信号ＶＡ。

を１６番目毎に電気的に結合させて１６個の電圧■、。

〜ＶＢ？及びＶＢＮＯ〜ｖＢＮ７を発生させる。これら
の信号はそれぞれ１６個のバッファー増幅器Ｂ　ｏ　＝
　Ｂ　７及びＢ　Ｎｏ　”　Ｂ　ｌ（７の出力から供給
されるが、その入力は所望のＡ８増幅器の出力に選択的
に接続されている。第４図中の丸印は接続点を表わす。

第７図は、■、の関数としての■８信号の一部を示す。

この図でも、ＶＢＯを太い線で示す。残りのＶ、信号は
、図示されたものと同様の形状及び間隔を有する。■Ａ
ｉ信号の頂点が丸くなっているため、第７図の各Ｖ、倍
信号、殆んど正弦波と言い得るような反復性の丸められ
た三角形を有する。

■１が■１゜からＶ　Ｒｂ３までの入力範囲にわたって
変化するとき、■８信号はその両端レベル間で反復的に
変化する。反復間隔は１６Δ■８であるが、ΔＶＲは抵
抗器Ｒ９の両端間の電圧である。

第８図は補間回路１２と精比較器２０との詳細を示す。

第１図の回路１２における信号ＶＢＭ及びＶＢＮＭは第
８図においてはそれぞれ信号Ｖ　ＢＮＯ及びＶＢ、）で
ある。２つの抵抗器列は本質的に抵抗器のリングとなっ
ている。このため、■、がＶＲＯからＶｌ６３まで変化
するとき補間が全■８サイクルにわたって行なわれ得る
こととなる。

参照符Ｒ１が付されている抵抗器は全て同一の値を有す
る。隣り合う入力接続点の多対の間に４つの抵抗器Ｒ１
が存在する。従って、回路１２は隣り合うＶ８信号の対
の間を４のファクターで補間して６４個の電圧ｖ０゜〜
Ｖ　（１３Ｉ及びＶ（ＩＨ０〜ＶＤＮ３＋を発生させる
。

比較器の群２０は３２個のマスタースレーブ・フリップ
フロップＣ８−Ｃ３１から成っている。各比較器Ｃｑは
相補的信号■。Ｑ及びＶＤＮｑを比較してデジタル・ビ
ットＤｑを発生させる。電圧Ｖ。９及び■、Ｎ、、ｌの
大きさは重要ではなく、ゼロ・クロッシングがあるが否
か、すなわち、それらの差が正か負か、が重要である。

ビットＤｑは、Ｖ＋１９がＶ　Ｄ　Ｎｑより大きいか又
はその逆の場合に（例えば）論理「１」である。

補間の例が第９図に示されている。この図は、補間電圧
Ｖ　Ｄ　Ｓ　〜Ｖ　Ｄ　７が入力電圧Ｖｌｌ／ＶＤ４及
びＶ　１１２／　Ｖ　ｏａＯ間に等間隔に存在すること
を示している。相補的対ＶＢ＋及びＶＩＩＮ＋は、■１
がＶＲＩに等しいときにゼロ・クロッシングを持つ。Ｖ
ｌ２及びＶ　ＢＮ２の対は■３□においてゼロ・クロッ
シングを持つ。例えば第９図の線２６で表わされている
ようにＶｌがＶＲＩと■１□との間の値を有するとき何
が起るかを考察する。比較器２０はピッ）Ｄ４、Ｄ５、
Ｄ６、Ｄ７及びＤ８を’０ＯＩＩＩＪとして供給する。

補間信号に由来するビット、すなわちこの例では中間の
３ビツトｒＯ１１」、は、ＶＢ信号のみから実現可能な
それよりも一層微細なデジタル変換を可能にする。

入力電圧■、の精密な表現を与える補間の能力は、ゼロ
・クロッシング電圧■。の近傍における補間信号の勾配
によって決定される。■８信号はＶｏＯ付近では実質上
線形に変化する。すなわち、それらの勾配はＶ。の近傍
ではＶ、の関数としてほぼ一定である。また■８信号は
Ｖｏの近傍では実質上同一の勾配を有する。隣り合うＶ
Ｂ信号はＶｌの関数として相互に部分的に重なり合うか
ら、Ｖｏの近傍において補間信号は実質上線形に変化す
るとともに、はぼ同一の勾配を存する。

■、倍信号主信号及び補間信号の双方を含む）はその両
極の電圧レベルの近傍では非線形に変化する。しかし、
比較器２０にとってはゼロ・クロッシングのみが重要で
ある。その中で補間信号が実質上同一の一定の勾配を有
する充分に広い領域がＶ。の周りに存在するならば、比
較器２０は精密な分解能を与える。非線形領域は精度に
著しい影響を与えない。■、倍信号互いに重なり合う程
度を適当に選べば、回路１２．２００組み合わせは、過
度に多くのＶＢ信号を要することなく高精度を与える。

最小補間ファクターは２である。代表的パラメータに関
しては、８のファクターでの補間は通常は良好な分解能
をもたらす。

第３図に戻る。エンコーダ２２は、３２ビツトＤ０〜Ｄ
３１の列をデジタル出力コードの下位５桁のビットＭＳ
Ｂ−３〜ＭＳＢ７に符号化する。

エンコーダ２２は、通常の方法で該ビット列に作用する
適当にプログラムされた読出し専用メモリーである。

粗比較器２４は、実質上相補的な他の信号２８の３つの
対に応答してデジタル出口コードの上位３桁のビンｌ−
ＭＳＢ−ＭＳＢ−２をそれぞれ与える３つのマスタース
レーブ・フリップフロップから成っている。当該Ａ／Ｄ
変換器は■、倍信号ほぼ同様に信号２８を発生させる。

便宜上、第３図はフォールディング・アレイ１８が信号
２８を供給することを示している。第４図を参照すると
、選択されたＡ、出力に入力が接続されている対応する
バッファー増幅器３０から電圧２８が供給される。しか
し、信号２８の波形は■８信号の反復性のフォールディ
ング形状ではない。

比較器２４の１つは、（ａ）電圧ＶＡＯ１ＶＡ４、ＶＡ
ｌｌ・・・■Ａｚ１１及び■、、２を組み合わせること
によって形成される信号を（ｂ）電圧ＶＡ４０　％　Ｖ
Ａ４４、・・・ＶＡ６゜を組み合わせることによって形
成される相補的信号と比較することによって、最上位の
ビットＭＳＢを供給する。他の１つは、（ａ）電圧ＶＡ
Ｏ１Ｖ　ｇ　４　％　Ｖ　４　Ｂ、ＶＡＩ２　、ＶＡｌ
＆　、ＶＡ４０、■Ａ４４及びｖＡ４８を組合わせるこ
とによって形成される信号を（ｂ）この信号の補数と比
較して上位第２桁のビットＭＳＢ−１を発生させる。ｒ
コーナー周り」の連続性を得るために、図示されていな
い付加的な入力増幅器の幾つかからの電圧も、ＭＳＢ及
びＭＳＢ−１比較器への入力信号に組み合わされる。比
較器２４の最後のものは同様にしてＭＳＢ−２を発生さ
せる。

本発明の様々の素子を製造する方法は半導体技術の分野
では周知されている。該Ａ／Ｄ変換器は、半導体ウェー
ファーの活性領域を分離するために酸化物絶縁手段を用
いてモノリシック集積回路の形態に製作するのが好まし
い。

このＡ／Ｄ変換器は、他の点で同等な８ビツトフラツシ
ユ変換器より著しく小さなチップ面積を占める。回路１
２．１８及び２０はフラッシュ変換器の符号化回路と同
じ面積を占めるが、比較器のトランジスタの数は各増幅
器Ａ、のそれの数倍である。従って、チップ面積は代表
的には約１／３に減少する。本変換器は、入力キャパシ
タンスが低く且つ電力消費が少ない。

特定の実施例を参照して本発明を記述したが、この記述
は単に例示を目的とするものであって、特許請求の範囲
に記載された本発明の範囲を制限するものではない。例
えば、入力増幅器は４行１６列又はこの逆に配列するこ
ともできる。このように、特許請求の範囲に記載された
発明の範囲内で当業者は様々な変更、修正、応用をなす
ことができる。

【図面の簡単な説明】

第１図は本発明による補間システムの実施例の回路図で
ある。第２図は第１図のシステムによって補間され得る
信号のグラフである。 第３図は第１図の補間システムを用いるフォールディン
グＡ／Ｄ変換器の概略ブロック図である。 第４図は第３図の入力回路の回路図である。第５図は第
４図の代表的入力増幅器の出力電圧を示すグラフである
。第６図はこの増幅器の回路図である。 第７図は第８図のシステムによって補間された信号のグ
ラフである。第８図は第３図の補間／出力回路の回路図
である。第９図は補間信号のグラフである。 同−若しくは極めてよく似たものを表わすために図面及
び実施例の説明の中で同一の参照符を用いた。 図中符号 １０・・・入力回路　１２・・・補間回路１４・・・出
力回路 １６・・・入力増幅器アレイ １８・・・フォールディング・アレイ ２０・・・精比較器の群　２２・・・エンコーダ２４・
・・粗比較器の群 ■８　・・・主信号 Ｒ・・・抵抗器（インピーダンス素子）Ｎ・・・接続点

Claims (20)

【特許請求の範囲】
1. （１）実質上相補的な主信号の多数の対を供給するため
   の入力手段を有する電子回路であって、選択された数の
   インピーダンス素子の２つの列から成る補間手段を備え
   ており、各列中の隣り合うインピーダンス素子の各対の
   間、一方の列の一端、及び他方の列の対応する端に接続
   点が存在し、該列に沿う同様の位置に存在する接続点の
   対は、対応する入力接続点の対と、対応する補間接続点
   の対とから成り、いずれの列においても、２つの最も離
   れた入力接続点の間に少くとも１つの補間接続点が存在
   しており、対応する入力接続点の各対はそれぞれ該主信
   号の異なる対を受信しており、補間接続点の各対は補間
   信号の対を供給することを特徴とする電子回路。
2. （２）一方の列の中の各インピーダンス素子は、他方の
   列において同様の位置を占めるインピーダンス素子のそ
   れとほぼ同一のインピーダンスを有し、補間信号の各対
   は互いに実質的に相補的であることを特徴とする特許請
   求の範囲第１項記載の回路。
3. （３）各インピーダンス素子は抵抗器であることを特徴
   とする特許請求の範囲第２項記載の回路。
4. （４）各列の前記の端は該２つの列のうちの１つの他端
   に接続されていることを特徴とする特許請求の範囲第２
   項記載の回路。
5. （５）各列において、隣り合う入力接続点の各対は同数
   のインピーダンス素子により隔てられていることを特徴
   とする特許請求の範囲第４項記載の回路。
6. （６）インピーダンス素子の数は主信号の数の２倍以上
   であり、各列において少くとも１つの補間接続点が隣り
   合う入力接続点の各対の間に存在することを特徴とする
   特許請求の範囲第２項記載の回路。
7. （７）各列において隣り合う入力接続点の各対は同数の
   インピーダンス素子によって隔てられていることを特徴
   とする特許請求の範囲第６項記載の回路。
8. （８）各列において隣り合う入力接続点の各対を隔てる
   インピーダンス素子の数は２ないし８の範囲内にあるこ
   とを特徴とする特許請求の範囲第７項記載の回路。
9. （９）各インピーダンス素子は抵抗器であることを特徴
   とする特許請求の範囲第８項記載の回路。
10. （１０）主信号はアナログ入力電圧に応答して発生され
    、主信号の少くとも１つの対は、該入力電圧の各値につ
    いて該入力電圧の関数として、該入力電圧が入力電圧範
    囲にわたって変化するのに従って、微弱でない態様で変
    化することを特徴とする特許請求の範囲第２項記載の回
    路。
11. （１１）主信号及び補間信号は全て実質的に同一の信号
    電圧範囲にわたって変化することを特徴とする特許請求
    の範囲第１０項記載の回路。
12. （１２）各列において、入力電圧の与えられた値におい
    て、隣り合う入力接続点におけるいずれの２つの主信号
    間の電圧差も、その２つの信号のうちの少くとも１つが
    前記の与えられた値における該入力電圧と共に変化して
    いる時、該信号電圧範囲の大きさＶｓより小さいことを
    特徴とする特許請求の範囲第１１項記載の回路。
13. （１３）前記の電圧差は、該２つの信号が共に、該与え
    られた値における入力電圧と共に変化する時、最適には
    Ｖｓ／２であることを特徴とする特許請求の範囲第１２
    項記載の回路。
14. （１４）各インピーダンス素子は抵抗器であることを特
    徴とする特許請求の範囲第１３項記載の回路。
15. （１５）主信号及び補間信号をデジタル・コードに変換
    するための出力手段を備えたことを特徴とする特許請求
    の範囲第２項記載の回路。
16. （１６）該出力手段は１群の比較器から成り、その各々
    は、対応する主信号及び補間信号の対のうちのそれぞれ
    異なる１つに応答してデジタル・ビットを供給すること
    を特徴とする特許請求の範囲第１５項記載の回路。
17. （１７）該入力手段は、：入力電圧範囲にわたって離散
    した複数の基準電圧を供給するための手段と；該入力電
    圧範囲にわたって変化する入力電圧に応答して、それぞ
    れ該基準電圧に対応するとともに該入力電圧を累積的に
    表わす複数の中間電圧を発生させるための手段とを備え
    、該入力電圧の関数としての各中間電圧の波形は、丸め
    られた三角形であり、その極値は該入力電圧が対応する
    基準電圧と僅かに異なる時に生じ；更に、該中間電圧の
    うちの選択されたものを組み合わせて該主信号を発生さ
    せるための手段を備えていることを特徴とする特許請求
    の範囲第１５項記載の回路。
18. （１８）入力電圧範囲にわたって変化するアナログ入力
    電圧を、１組の上位ビットと１組の下位ビットとから成
    るデジタル・コードに変換するための電子回路であって
    、該上位ビットを供給するための手段と；該入力電圧範
    囲にわたって離散した複数の基準電圧を供給するための
    手段と；該入力電圧及び該基準電圧に応答して、実質的
    に相補的な主信号の対を発生させるための手段とを備え
    ており、該入力電圧の関数としての各主信号の電圧波形
    は、反復する丸められた三角形であり；更に、該主信号
    に作用して該下位ビットを発生させるための手段を備え
    ており、前記の主信号の対を発生させるための手段は、
    それぞれ該基準電圧に対応するとともに該入力電圧を累
    積的に表わす複数の中間電圧を発生させるための手段を
    備えており、該入力電圧の関数としての各中間電圧の波
    形は丸められた三角形であり、その極値は該入力電圧が
    対応する基準電圧と僅かに異なる時に生じ；更に、該中
    間信号のうちの選択されたものを組み合わせて該主信号
    を発生させるための手段を備えており；前記の上位ビッ
    トを供給するための手段は、該中間電圧のうちの選択さ
    れたものを組み合わせて実質的に相補的な他の信号の対
    を発生させるための手段と；それぞれ該他の信号の対応
    する対の信号を比較することによって該上位ビットの１
    つを供給する１群の粗比較器とを備えたことを特徴とす
    る電子回路。
19. （１９）前記の主信号に作用する手段は、選択された数
    のインピーダンス素子の２つの列から成る補間手段を備
    えており、各列の隣り合うインピーダンス素子の各対の
    間、一方の列の一端、及び他方の列の対応する端に接続
    点が存在し、該列中の同様の位置に存在する接続点の対
    は、対応する入力接続点の対と、対応する補間接続点の
    対とから成っており、各列において該補間接続点のうち
    の少くとも１つは、２つの最も離れた入力接続点の間に
    存在しており、対応する入力接続点の各対はそれぞれ主
    信号の対のうちの異なる１つを受信しており、補間接続
    点の各対は実質的に相補的な補間信号の対を供給し、 前記の主信号に作用する手段は更に、該主信号及び該補
    間信号を該下位ビットに変換するための手段を備えてい
    ることを特徴とする特許請求の範囲第１８項記載の回路
    。
20. （２０）前記の変換手段は、 それぞれ該主信号及び補間信号の異なる対の信号を比較
    することによりデジタル出力信号を供給する１群の精比
    較器と、 該デジタル信号を符号化して該下位ビットを発生させる
    ための手段とを備えていることを特徴とする特許請求の
    範囲第１９項記載の回路。