JPS6161728B2 - - Google Patents
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- JPS6161728B2 JPS6161728B2 JP12129581A JP12129581A JPS6161728B2 JP S6161728 B2 JPS6161728 B2 JP S6161728B2 JP 12129581 A JP12129581 A JP 12129581A JP 12129581 A JP12129581 A JP 12129581A JP S6161728 B2 JPS6161728 B2 JP S6161728B2
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- Japan
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- analog
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- 238000006243 chemical reaction Methods 0.000 claims description 35
- 230000010354 integration Effects 0.000 claims description 10
- 238000005259 measurement Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 238000012935 Averaging Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005303 weighing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/18—Automatic control for modifying the range of signals the converter can handle, e.g. gain ranging
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はＡ−Ｄ変換器に関する。
従来、高分解能のＡ−Ｄ変換器は応答速度が遅
い欠点があり、測定対象にノイズを含むため多数
の測定値を平均する必要があるような場合、測定
に長時間を要する欠点があつた。例えば、電子天
びんにおいて、第１図に例示するように１回のＡ
−Ｄ変換信号を得るのに例えば2.6秒を要し、そ
の20個のデータの平均値を算出する場合、被秤量
物を天びん皿に載せてから表示が現れるまで52秒
間を要する。
い欠点があり、測定対象にノイズを含むため多数
の測定値を平均する必要があるような場合、測定
に長時間を要する欠点があつた。例えば、電子天
びんにおいて、第１図に例示するように１回のＡ
−Ｄ変換信号を得るのに例えば2.6秒を要し、そ
の20個のデータの平均値を算出する場合、被秤量
物を天びん皿に載せてから表示が現れるまで52秒
間を要する。
また従来、２n（ｎ＝０、１、２、３………
…）の比を有するｎ個の抵抗器を用いた重み抵抗
型Ｄ−Ａ変換器を利用したＡ−Ｄ変換器が知られ
ているが、高範囲の抵抗値を正確に調製すること
が困難であり、実現できたとしても非常に高価な
ものとなる欠点があつた。
…）の比を有するｎ個の抵抗器を用いた重み抵抗
型Ｄ−Ａ変換器を利用したＡ−Ｄ変換器が知られ
ているが、高範囲の抵抗値を正確に調製すること
が困難であり、実現できたとしても非常に高価な
ものとなる欠点があつた。
翻つて、本発明者は、応答速度が速く且つリツ
プル含有率が小さい改良されたＤ−Ａ変換器を発
明した。このＤ−Ａ変換器は、従来のパルス幅変
調型又は周波数変調型Ｄ−Ａ変換器が有していた
ローパスフイルタに替えて、第１の積分回路、サ
ンプル・ホールド回路及び第２の積分回路から成
るループ回路を設け、第２の積分回路の出力を第
１の積分回路の入力に負帰還させ、第２の積分回
路の出力から最終的アナログ出力を導出するもの
である。
プル含有率が小さい改良されたＤ−Ａ変換器を発
明した。このＤ−Ａ変換器は、従来のパルス幅変
調型又は周波数変調型Ｄ−Ａ変換器が有していた
ローパスフイルタに替えて、第１の積分回路、サ
ンプル・ホールド回路及び第２の積分回路から成
るループ回路を設け、第２の積分回路の出力を第
１の積分回路の入力に負帰還させ、第２の積分回
路の出力から最終的アナログ出力を導出するもの
である。
本発明の目的は、上述した改良型のＤ−Ａ変換
器を応用することにより、最小ビツト精度が高
く、短時間に多数の平均化を行うことができ、製
作が容易で構成が簡単なＡ−Ｄ変換器を提供する
ことにある。
器を応用することにより、最小ビツト精度が高
く、短時間に多数の平均化を行うことができ、製
作が容易で構成が簡単なＡ−Ｄ変換器を提供する
ことにある。
本発明のＡ−Ｄ変換器は、要約すれば、アナロ
グ入力信号レベルが、この変換範囲の上限を越え
ているときにその変換サイクルごとにオーバー信
号を発するとともに、上記の変換範囲の下限に満
たないときにはその変換サイクルごとにアンダー
信号を発し、且つＡ−Ｄ変換器よりも変換容量が
小さい、すなわちビツト数が少なく応答速度の速
いＡ−Ｄ変換部と、上記オーバー信号とアンダー
信号とをカウント入力とし、オーバー信号の入力
によりその内容がカウントアツプされ、且つ、ア
ンダー信号の入力によりその内容がカウントダウ
ンされるデジタルメモリーと、そのデジタルメモ
リーの内容をアナログ出力に変換する上記改良さ
れたＤ−Ａ変換部と、当該Ａ−Ｄ変換器の入力端
子に印加されたアナログ信号から上記Ｄ−Ａ変換
部のアナログ出力を減算して上記Ａ−Ｄ変換部の
入力に導入するアナログ減算器と、上記Ａ−Ｄ変
換部のデジタル出力と上記デジタルメモリーの内
容を加算するデジタル加算器とを有してなり、上
記入力端子に印加されたアナログ入力に対応する
デジタル出力が上記デジタル加算器から取り出さ
れるよう構成したことを特徴としている。
グ入力信号レベルが、この変換範囲の上限を越え
ているときにその変換サイクルごとにオーバー信
号を発するとともに、上記の変換範囲の下限に満
たないときにはその変換サイクルごとにアンダー
信号を発し、且つＡ−Ｄ変換器よりも変換容量が
小さい、すなわちビツト数が少なく応答速度の速
いＡ−Ｄ変換部と、上記オーバー信号とアンダー
信号とをカウント入力とし、オーバー信号の入力
によりその内容がカウントアツプされ、且つ、ア
ンダー信号の入力によりその内容がカウントダウ
ンされるデジタルメモリーと、そのデジタルメモ
リーの内容をアナログ出力に変換する上記改良さ
れたＤ−Ａ変換部と、当該Ａ−Ｄ変換器の入力端
子に印加されたアナログ信号から上記Ｄ−Ａ変換
部のアナログ出力を減算して上記Ａ−Ｄ変換部の
入力に導入するアナログ減算器と、上記Ａ−Ｄ変
換部のデジタル出力と上記デジタルメモリーの内
容を加算するデジタル加算器とを有してなり、上
記入力端子に印加されたアナログ入力に対応する
デジタル出力が上記デジタル加算器から取り出さ
れるよう構成したことを特徴としている。
本発明のＡ−Ｄ変換部は、積分方式のＶ−Ｔ
（電圧−時間幅）変換型Ａ−Ｄ変換回路、積分方
式のＶ−Ｆ（電圧−周波数）変換型Ａ−Ｄ変換回
路、逐次比較型Ａ−Ｄ変換回路等により実施する
ことができる。
（電圧−時間幅）変換型Ａ−Ｄ変換回路、積分方
式のＶ−Ｆ（電圧−周波数）変換型Ａ−Ｄ変換回
路、逐次比較型Ａ−Ｄ変換回路等により実施する
ことができる。
本発明のデジタルメモリーは、例えばアツプ
ダウンカウンタのように１ビツトづつ増加又は減
少させる型式のもの複数ビツト例えば４ビツト
（１桁）づつ増加又は減少させ、オーバ信号が出
ると反対に１ビツトづつ減少させ、アンダー信号
が出ると１ビツトづつ増加させる型式のもの、或
いはまず逐次比較用レジスタのMSB（最小ビ
ツト）をオンにし、Ｄ−Ａ変換器の出力を1/2FS
（フルスケース）にして、入力電圧と比較し、も
し入力電圧が1/2FSより大きければMSBをオンに
したまま、また、もし1/2FSより小さければMSB
をオフにして、次の1/4FSビツトをオンにして比
較する。このようにして順次上位ビツトがLSB
（最小ビツト）にいたるまでの各ビツトのオン、
オフを比較決定してゆく、いわゆる逐次比較型に
よつて実施することができる。
ダウンカウンタのように１ビツトづつ増加又は減
少させる型式のもの複数ビツト例えば４ビツト
（１桁）づつ増加又は減少させ、オーバ信号が出
ると反対に１ビツトづつ減少させ、アンダー信号
が出ると１ビツトづつ増加させる型式のもの、或
いはまず逐次比較用レジスタのMSB（最小ビ
ツト）をオンにし、Ｄ−Ａ変換器の出力を1/2FS
（フルスケース）にして、入力電圧と比較し、も
し入力電圧が1/2FSより大きければMSBをオンに
したまま、また、もし1/2FSより小さければMSB
をオフにして、次の1/4FSビツトをオンにして比
較する。このようにして順次上位ビツトがLSB
（最小ビツト）にいたるまでの各ビツトのオン、
オフを比較決定してゆく、いわゆる逐次比較型に
よつて実施することができる。
第２図に本発明実施例のブロツク図を示す。
この実施例のＡ−Ｄ変換器は、デジタル化すべ
きアナログ信号が印加される入力端子２、アナロ
グ減算器６、そのアナログ減算器６の出力をデジ
タル化する、ビツト数の小さいＡ−Ｄ変換部１、
そのＡ−Ｄ変換部１からの後述するオーバーまた
はアンダー信号をカウントアツプまたはカウント
ダウンするデジタルメモリー３、そのデジタルメ
モリー３の内容とＡ−Ｄ変換部１の出力を加算す
るデジタル加算器４、デジダルメモリー３の内容
をアナログ化してアナログ減算器６に供給するＤ
−Ａ変換部５とによつて構成されており、デジタ
ル加算器４の出力がこのＡ−Ｄ変換器のデジタル
出力となる。
きアナログ信号が印加される入力端子２、アナロ
グ減算器６、そのアナログ減算器６の出力をデジ
タル化する、ビツト数の小さいＡ−Ｄ変換部１、
そのＡ−Ｄ変換部１からの後述するオーバーまた
はアンダー信号をカウントアツプまたはカウント
ダウンするデジタルメモリー３、そのデジタルメ
モリー３の内容とＡ−Ｄ変換部１の出力を加算す
るデジタル加算器４、デジダルメモリー３の内容
をアナログ化してアナログ減算器６に供給するＤ
−Ａ変換部５とによつて構成されており、デジタ
ル加算器４の出力がこのＡ−Ｄ変換器のデジタル
出力となる。
Ａ−Ｄ変換部１は、当該Ａ−Ｄ変換器全体の変
換容量に比べて格段に変換容量が小さく、それだ
けに安価に且つ変換応答速度が早い。アナログ入
力信号レベルが所定の変換範囲の上限を超えたと
きにオーバ信号を発し、入力アナログ信号が負に
なつたときにアンダー信号を発する。
換容量に比べて格段に変換容量が小さく、それだ
けに安価に且つ変換応答速度が早い。アナログ入
力信号レベルが所定の変換範囲の上限を超えたと
きにオーバ信号を発し、入力アナログ信号が負に
なつたときにアンダー信号を発する。
デジタルメモリー３は例えばカウンタであつ
て、上述したＡ−Ｄ変換部１のオーバーおよびア
ンダー信号をカウント入力として、オーバー信号
の入力によりその内容がカウントアツプされ、ア
ンダー信号の入力によりその内容がカウントダウ
ンされる。また、オーバー信号アンダー信号とも
に入力のないときその内容を記憶する。デジタル
加算器４は、Ａ−Ｄ変換部１のデジタル出力とデ
ジタルメモリー３の内容を加算してその結果を当
該Ａ−Ｄ変換器のデジタル変換出力として出力す
る。Ｄ−Ａ変換部５は、デジタルメモリー３の内
容をアナログ信号に変換するもので、これについ
ては後述する。アナログ減算器６は入力端子２の
アナログ入力からＤ−Ａ変換部５のアナログ出力
を減算してＡ−Ｄ変換部１の入力端子に導入して
いる。
て、上述したＡ−Ｄ変換部１のオーバーおよびア
ンダー信号をカウント入力として、オーバー信号
の入力によりその内容がカウントアツプされ、ア
ンダー信号の入力によりその内容がカウントダウ
ンされる。また、オーバー信号アンダー信号とも
に入力のないときその内容を記憶する。デジタル
加算器４は、Ａ−Ｄ変換部１のデジタル出力とデ
ジタルメモリー３の内容を加算してその結果を当
該Ａ−Ｄ変換器のデジタル変換出力として出力す
る。Ｄ−Ａ変換部５は、デジタルメモリー３の内
容をアナログ信号に変換するもので、これについ
ては後述する。アナログ減算器６は入力端子２の
アナログ入力からＤ−Ａ変換部５のアナログ出力
を減算してＡ−Ｄ変換部１の入力端子に導入して
いる。
Ｄ−Ａ変換部５は、複数ビツトのデジタル入力
が所定波高値をもつ方形パルスの直列信号に変換
されるデジタル−デユーテイ変換回路５１、その
デジタル−デユーテイ変換回路５１の出力から当
該Ｄ−Ａ変換部５のアナログ出力を減ずるアナロ
グ減算器５２、そのアナログ減算器５２の出力を
積分する第１の積分回路５３、その第１の積分回
路の出力を所定の周期でサンプリングしてその値
をホールドするサンプル・ホールド回路５４、そ
のサンプル・ホールド回路５４の出力を積分する
第２の積分回路５５、及び上記した第１の積分回
路５３、サンプル・ホールド回路５４、第２の積
分回路５５を縦続接続した上で第２の積分回路５
５の出力を上述した減算器５２のマイナス入力に
導入して負帰還回路を形成し、第２の積分回路５
５の出力を当該Ｄ−Ａ変換部５の出力端子５６に
導出する回路手段により構成されている。
が所定波高値をもつ方形パルスの直列信号に変換
されるデジタル−デユーテイ変換回路５１、その
デジタル−デユーテイ変換回路５１の出力から当
該Ｄ−Ａ変換部５のアナログ出力を減ずるアナロ
グ減算器５２、そのアナログ減算器５２の出力を
積分する第１の積分回路５３、その第１の積分回
路の出力を所定の周期でサンプリングしてその値
をホールドするサンプル・ホールド回路５４、そ
のサンプル・ホールド回路５４の出力を積分する
第２の積分回路５５、及び上記した第１の積分回
路５３、サンプル・ホールド回路５４、第２の積
分回路５５を縦続接続した上で第２の積分回路５
５の出力を上述した減算器５２のマイナス入力に
導入して負帰還回路を形成し、第２の積分回路５
５の出力を当該Ｄ−Ａ変換部５の出力端子５６に
導出する回路手段により構成されている。
このＤ−Ａ変換部５の変換回路５１は、デジタ
ル入力値に比例してパルス幅が変化するプログラ
マブル・パルス幅可変回路と、デジタル入力値に
比例して周波数が変化するプログラマブル・パル
ス周波数可変回路により実施することができる。
いずれにおいても、基準電圧Vrefを与える基準
電源５７と、クロツク発生器５８を備えている。
また、上述した第２の積分回路５５はPI制御、又
はPID制御回路により実施される。
ル入力値に比例してパルス幅が変化するプログラ
マブル・パルス幅可変回路と、デジタル入力値に
比例して周波数が変化するプログラマブル・パル
ス周波数可変回路により実施することができる。
いずれにおいても、基準電圧Vrefを与える基準
電源５７と、クロツク発生器５８を備えている。
また、上述した第２の積分回路５５はPI制御、又
はPID制御回路により実施される。
第３図に、このＤ−Ａ変換部５の平衡状態にお
ける各部の波形図を示す。
ける各部の波形図を示す。
デジタル−デユーテイ比変換回路５がプログラ
マブル・パルス幅可変回路である場合、第１の積
分回路５３の１サイクルの積分値が０になる条件
は、基準電圧をVref、パルス幅をT1、周期を
Ｔ、アナログ出力をVoutとすれば、図から明ら
かなように、 Vref×T1＝Vout×Ｔ …………(1) となり、これから Vout＝Ｔ１／Ｔ×Vref …………(2) となる。周期Ｔ及び基準電圧Vrefはともに一定
値であるから、アナログ出力Voutはパルス幅
T1、すなわちデジタル入力値に比例したものと
なる。
マブル・パルス幅可変回路である場合、第１の積
分回路５３の１サイクルの積分値が０になる条件
は、基準電圧をVref、パルス幅をT1、周期を
Ｔ、アナログ出力をVoutとすれば、図から明ら
かなように、 Vref×T1＝Vout×Ｔ …………(1) となり、これから Vout＝Ｔ１／Ｔ×Vref …………(2) となる。周期Ｔ及び基準電圧Vrefはともに一定
値であるから、アナログ出力Voutはパルス幅
T1、すなわちデジタル入力値に比例したものと
なる。
変換回路５がプログラマブル・パルス周波数可
変回路である場合は、周期Ｔが変化してTvにな
り、パルス幅T1は一定であるから、 Vout＝Ｔ１／Ｔｖ×Vref …………(3) ＝T1・fv×Vref …………(4) となる。
変回路である場合は、周期Ｔが変化してTvにな
り、パルス幅T1は一定であるから、 Vout＝Ｔ１／Ｔｖ×Vref …………(3) ＝T1・fv×Vref …………(4) となる。
次に、第２図に示す実施例の全体の作用を説明
する。入力端子２にアナログ信号が入力される
と、小容量のＡ−Ｄ変換部１がデジタル信号に変
換するが、入力が大きい場合オーバースケールに
なり、オーバー信号を出力する。このオーバー信
号によりデジタルメモリー３の内容がカウントア
ツプされ、このデジタルメモリー３の内容がＤ−
Ａ変換されて減算器６のマイナス側入力にフイー
ドバツクされるから、Ａ−Ｄ変換部１の入力電圧
が減少する。減少した結果がまだＡ−Ｄ変換部１
の測定範囲を超えておれば、デジタルメモリー３
の内容は順次増加し、測定範囲内になつたところ
でカウントアツプが停止する。このときのメモリ
ー３のデジタル値とＡ−Ｄ変換部１の出力が加算
器４により加算されて当該Ａ−Ｄ変換器のデジタ
ル出力が得られる。
する。入力端子２にアナログ信号が入力される
と、小容量のＡ−Ｄ変換部１がデジタル信号に変
換するが、入力が大きい場合オーバースケールに
なり、オーバー信号を出力する。このオーバー信
号によりデジタルメモリー３の内容がカウントア
ツプされ、このデジタルメモリー３の内容がＤ−
Ａ変換されて減算器６のマイナス側入力にフイー
ドバツクされるから、Ａ−Ｄ変換部１の入力電圧
が減少する。減少した結果がまだＡ−Ｄ変換部１
の測定範囲を超えておれば、デジタルメモリー３
の内容は順次増加し、測定範囲内になつたところ
でカウントアツプが停止する。このときのメモリ
ー３のデジタル値とＡ−Ｄ変換部１の出力が加算
器４により加算されて当該Ａ−Ｄ変換器のデジタ
ル出力が得られる。
ここで注目すべきことは、デジタルメモリー３
の内容が定まるまでには多少の時間を必要とする
が、定まつたのちは、アナログ入力の変動幅が小
幅の場合、Ａ−Ｄ変換部１の測定周期で比較的短
時間に、例えば１秒間数10回という多数のデータ
を得ることができることである。これを第４図に
示す。従つて、電子天びん、電子はかりのよう
に、はかり皿に被秤量物が載つてから機構が安定
状態に達するまで多少の時間を要するが、安定点
に達したのちは外乱による誤差を補正するため、
いくつかの測定データを平均演算して測定値とす
る場合に都合がよい。特に、精密測定を行うため
数10個ものデータの平均値を求める場合に効果が
大きい。
の内容が定まるまでには多少の時間を必要とする
が、定まつたのちは、アナログ入力の変動幅が小
幅の場合、Ａ−Ｄ変換部１の測定周期で比較的短
時間に、例えば１秒間数10回という多数のデータ
を得ることができることである。これを第４図に
示す。従つて、電子天びん、電子はかりのよう
に、はかり皿に被秤量物が載つてから機構が安定
状態に達するまで多少の時間を要するが、安定点
に達したのちは外乱による誤差を補正するため、
いくつかの測定データを平均演算して測定値とす
る場合に都合がよい。特に、精密測定を行うため
数10個ものデータの平均値を求める場合に効果が
大きい。
また、本発明によれば、Ｄ−Ａ変換部５にルー
プされた二重積分回路と減算器を設けて、平衡状
態においてリツプルのない完全平滑化されたアナ
ログ信号が出力されるので、ローパスフイルタが
不要となつて応答が速く、しかも、Ａ−Ｄ変換部
１がいかなるタイミングで変換を行つてもリツプ
ル誤差が生じない。従つて、本発明を電子天びん
等のＡ−Ｄ変換器に適用した場合、例えば30ｇ±
２ｇの物体を繰り返し連続測定するような場合、
デジタルメモリー３の内容を例えば28ｇに対応す
る値に設定しておけばＤ−Ａ変換部５の入力値は
変動しないのできわめて高精度のものになり、秤
量値のばらつきはすべてＡ−Ｄ変換部１で処理で
きるので、短時間に高精度の測定を行うことがで
きる。
プされた二重積分回路と減算器を設けて、平衡状
態においてリツプルのない完全平滑化されたアナ
ログ信号が出力されるので、ローパスフイルタが
不要となつて応答が速く、しかも、Ａ−Ｄ変換部
１がいかなるタイミングで変換を行つてもリツプ
ル誤差が生じない。従つて、本発明を電子天びん
等のＡ−Ｄ変換器に適用した場合、例えば30ｇ±
２ｇの物体を繰り返し連続測定するような場合、
デジタルメモリー３の内容を例えば28ｇに対応す
る値に設定しておけばＤ−Ａ変換部５の入力値は
変動しないのできわめて高精度のものになり、秤
量値のばらつきはすべてＡ−Ｄ変換部１で処理で
きるので、短時間に高精度の測定を行うことがで
きる。
第１図は従来例の作用を説明する特性図であ
る。第２図は本発明の実施例を示すブロツク図、
第３図は第２図のＤ−Ａ変換部５の作用を説明す
る波形図である。第４図は本発明の作用を説明す
る特性図である。 １……Ａ−Ｄ変換部、２……入力端子、３……
デジタルメモリー、４……デジタル加算器、５…
…Ｄ−Ａ変換部、６……アナログ減算器、５１…
…デジタル−デユーテイ比変換回路、５２……ア
ナログ減算器、５３……第１の積分回路、５４…
…サンプル・ホールド回路、５５……第２の積分
回路、５６……アナログ出力端子。
る。第２図は本発明の実施例を示すブロツク図、
第３図は第２図のＤ−Ａ変換部５の作用を説明す
る波形図である。第４図は本発明の作用を説明す
る特性図である。 １……Ａ−Ｄ変換部、２……入力端子、３……
デジタルメモリー、４……デジタル加算器、５…
…Ｄ−Ａ変換部、６……アナログ減算器、５１…
…デジタル−デユーテイ比変換回路、５２……ア
ナログ減算器、５３……第１の積分回路、５４…
…サンプル・ホールド回路、５５……第２の積分
回路、５６……アナログ出力端子。
Claims (1)
- １ 当該Ａ−Ｄ変換器よりも変換容量が小さく、
且つ、アナログ入力信号レベルが、その変換範囲
の上限を越えているときにその変換サイクルごと
にオーバー信号を発するとともに、上記変換範囲
の下限に満たないときにはその変換サイクルごと
にアンダー信号を発するＡ−Ｄ変換部と；上記オ
ーバー信号およびアンダー信号をカウント入力と
し、上記オーバー信号の入力によりその内容がカ
ウントアツプされ、且つ、上記アンダー信号の入
力によりその内容がカウントダウンされるデジタ
ルメモリーと；そのデジタルメモリーの内容をア
ナログ出力に変換する装置であつて、複数ビツト
のデジタル入力を、所定の波高値をもち、且つ上
記デジタル入力の値に対応してデユーテイが変化
する方形パルス信号に変換するデジタル−デユー
テイ比変換回路、そのデジタル−デユーテイ比変
換回路の出力から当該装置のアナログ出力を減ず
るアナログ減算器、そのアナログ減算器の出力を
積分する第１の積分回路、その第１の積分回路の
出力を所定の周期でサンプリングしてその値をホ
ールドするサンプル・ホールド回路、そのサンプ
ル・ホールド回路の出力を積分する第２の積分回
路、その第２の積分回路の出力を上記減算器の入
力及び当該装置のアナログ出力端子に導く回路手
段とを備えたＤ−Ａ変換部と；当該Ａ−Ｄ変換器
の入力端子に印加されたアナログ信号から上記Ｄ
−Ａ変換部のアナログ出力を減算して上記Ａ−Ｄ
変換部の入力に導入するアナログ減算器と、上記
Ａ−Ｄ変換部のデジタル出力と上記デジタルメモ
リーの内容を加算するデジタル加算器と；を有し
てなり、上記入力端子に印加されたアナログ入力
に対応するデジタル出力が上記デジタル加算器か
ら取り出されるように構成されたＡ−Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12129581A JPS5821922A (ja) | 1981-07-31 | 1981-07-31 | Ａ−ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12129581A JPS5821922A (ja) | 1981-07-31 | 1981-07-31 | Ａ−ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5821922A JPS5821922A (ja) | 1983-02-09 |
| JPS6161728B2 true JPS6161728B2 (ja) | 1986-12-26 |
Family
ID=14807716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12129581A Granted JPS5821922A (ja) | 1981-07-31 | 1981-07-31 | Ａ−ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821922A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62231524A (ja) * | 1986-03-31 | 1987-10-12 | Shimadzu Corp | Ａ／ｄ変換器 |
| JPH02216916A (ja) * | 1988-11-24 | 1990-08-29 | Anarogu Debaisezu Kk | Ａ／ｄ変換回路 |
-
1981
- 1981-07-31 JP JP12129581A patent/JPS5821922A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5821922A (ja) | 1983-02-09 |
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