JPH02216916A - Ａ／ｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速、高分解能のＡ／Ｄ変換回路に関する。

〔発明の概要〕

上位桁用のアップダウンカウンタのオフセットバイナリ
出力をＤ／Ａ変換して入力信号から差引き、残差骨を下
位桁用にＡ／Ｄ変換して高分解能変換データを得ると共
に、残差骨がカウンタのＬＳＢ以下になったときにカウ
ントを停止させるようなフィードバックループを形成し
、また残差骨がカウンタのＬＳＢより上に設定された所
定範囲の外側／内側にあることを弁別してカウントレー
トの高速／低速の切換えを行うことにより、高速性能を
得たＡ／Ｄ変換回路である。

〔従来の技術〕

中高速のＡ／Ｄコンバータには逐次比較方式が多く用い
られている。この方式は１回の変換が終了するまで入力
電圧が変化しないことを前提とするので、入力において
サンプルホールド回路が不可欠で゛ある。サンプルホー
ルド回路は、追従遅れ（アクイジション・タイム）や信
号漏れ（フィードスルー）等があるために、動作可能な
入力周波数についての高域限界がある上、アナログ回路
に特有のダイナミックレンジの限界がある。このためサ
ンプルホールド回路が不要な第３図のようなトラッキン
グ方式Ａ／Ｄコンバータを使用することがある。

第３図のＡ／Ｄコンバータは、入力の被変換電圧をコン
パレータ２５で基準（零）と比較し、その出力（高レベ
ル／低レベル）でアップダウンカウンタ２６のカウント
方向の制御を行いながらクロックパルスＣＬＫをカウン
トさせ、カウント出力をＤ／Ａコンバータ２７でアナロ
グ信号に変えて入力から減算する構成である。コンパレ
ータ２５の入力電圧が略零になったときのカウンタ２６
の出力がディジタル変換データである。

この方式は、小振巾入力に対してはかなり高い入力周波
数に応答するが、大振巾入力には応答が遅い欠点があり
、またカウントアツプダウンにより出力ディジタル値が
常に入力電圧に追従するので、出力がＩＬＳＢのばたつ
きを有している欠点がある。またコンパレータ２５　（
オペアンプ）のオフセット、リニアリティ等の問題で分
解能（ダイナミックレンジ）に限界があり、１２ビット
程度が上限である。

一方、特に高分解能の用途に第４図に示すようなサブレ
ンジング方式のＡ／Ｄコンバータが使用されている。第
４図において、入力電圧はサンプルホールド回路３１で
サンプルホールドされ、減算器３２を介して例えばフラ
ッシュ形のＡ／Ｄコンバータ３３に供給される。Ａ／Ｄ
コンバータ３３の出力は上位桁出力としてラッチ回路３
７に入力されると共に、Ｄ／Ａコンバータ３４でアナロ
グ電圧に変換され、減算器３２に入力される。減算器３
２からは、入力電圧と変換電圧との誤差分（残差骨）が
得られ、これがアンプ３５で所定ゲインの増幅を受けて
から第２のＡ／Ｄコンバータ３６に供給される。Ａ／Ｄ
コンバータ３６の出力は下位桁（サブレンジ）出力とし
てラッチ回路３７を通して上位桁と共に導出される。

このサブレンジング方式では、Ａ／Ｄコンバータ３３．
３６の組合せにより、相当量の分解能が得られ、第３図
の入力側のコンパレータ２５に起因する誤差も生じない
のが特徴である。

〔発明が解決しようとする課題〕

第４図に示すサブレンジング方式のＡ／Ｄコンバータは
、Ａ／Ｄコンバータ３３．３６が順次シーケンシャル動
作を行うので、高速動作に限界が生じる上、逐次比較方
式と同様にサンプルホールド回路３１が不可欠で、その
ダイナミックレンジの限界により、分解能が実質的に制
限されてしまう問題がある。

本発明は上述の問題にかんがみ、高速かつ高分解能のＡ
／Ｄコンバータを提供することを目的とする。

〔課題を解決するための手段〕

本発明のＡ／Ｄ変換回路は、クロックパルスを計数して
変換データの上位ビット群を生成するアップダウンカウ
ンタ２０と、上記アップダウンカウンタの出力をアナロ
グ値に変換するバイポーラ出力のＤ／Ａコンバータ１２
と、変換すべきアナログ入力信号と上記Ｄ／Ａコンバー
タの出力との差分を得る減算器３と、上記減算器の出力
をディジタル値に変換して上記上位ビット群と連結する
下位ビット群を生成するバイポーラ入力のＡ／Ｄコンバ
ータ２１と、上記上位ビット群と下位ビット群との境界
に対応した基準値と、上記Ａ／Ｄコンバータ１２の出力
とを比較して、上記減算器から得られる残差骨が上記境
界の内側に入ったことを検出するコンパレータ１６ａと
、上記Ａ／Ｄコンバータ１２の符号ビット出力ＭＳＢに
基づいて上記カウンタのカウント方向を制御すると共に
、上記コンパレータ１６ａの出力に基づき上記カウンタ
２０を上記境界の内側（サブレンジＳＲ）で停止させる
制御回路とを具備する。

更に、本発明の別の特徴によれば、残差骨の大きさによ
り、カウンタ２０のカウントレートを高速／低速に切換
えている。低速カウントレートはＡ／Ｄコンバータ１２
の変換レートと等しくてよい、またＡ／Ｄコンバータ１
２で下位ビット群を生成するときに、更にその上位ビッ
ト群の債により残差骨がサブレンジＳＲに収束したこと
を検知し、このときカウント停止とする構成になってい
る。カウンタ２０のＬＳＢ相当分の残差分度化がＡ／Ｄ
コンバータ１２で生成する下位ビット群のフルスケール
に対応するように、減算器３とＡ／Ｄコンバータ１２と
の間にアンプ１０が介在されている。

この構成によると、残差骨の大きさを弁別して下位ビッ
ト群のレンジ（サブレンジ）内に収束したことを検出し
、カウンタ２０を停止させるようなループ制御になって
いる。収束検出の対象となっているダイナミックレンジ
は大巾に縮小されている。アップダウンカウンタ２０と
、サブレンジ用Ａ／Ｄコンバータ１２とは残差骨の大き
さに応じて自動切換えされる。入力端にサンプルホール
ド回路が不要である。

残差骨が大きいときには、サブレンジに収束する速度が
極めて大きく、サブレンジに近づくと減速され、サブレ
ンジにおけるＡ／Ｄ変換レートと整合した速度でスムー
ズに収束する。アンプ１０のゲイン設定により、上位ビ
ット群と下位ビット群とは線形連続する。

Ａ／Ｄコンバータ１２はオフセットバイナリ出力又は２
の補数出力である下位ビット群を発生し、またＤ／Ａコ
ンバータ２°１の負の最大レベルをカウンタ２０のオー
ル“Ｏ”出力に対応させ、カウンタ２０からオフセット
バイナリ出力又は２の補数出力を得ている。

サブレンジのＡ／Ｄコンバータは正又は負の残差骨に対
応した入力信号を受けて、符号ビット付きのディジタル
出力を発生する。この符号ビットはアップダウンカウン
タのアップダウン方向の制御に利用される。従ってサブ
レンジ用のＡ／Ｄコンバータが残差骨の極性判別器を兼
ねるので、回路構成が簡単になる。

残差骨がサブレンジ内に収束したことはＡ／Ｄコンバー
タの一方の極性側のディジタル出力に基いて検出される
。具体的には、Ａ／Ｄコンバータの正の符号ビットに対
応してカウンタがカウントアツプ動作するように制御し
ている場合、サブレンジへの収束はＡ／Ｄコンバータの
正のディジタル出力が成る値以下になったことに基いて
検出される。

カウンタの出力を上位ビット群、Ａ／Ｄコンバータの出
力を下位ビット群として、ビット値の操作を行わずに両
者を一連に結合することができる。

カウンタ２０がサブレンジに相当する下位ビット群を持
っていると仮定すると、上位ビット群と、上位ビット群
との連結は、カウンタ２０の実際の出力が有している。

誤差、つまり残差骨を零にする修正を行ったことと等価
である。つまり上位、下位の各ビット群を単純に一連に
結合すればよく、結合する際にデータ修正をしなくてよ
い。

〔実施例〕

第１図に本発明を実施した２４ビツトＡ／Ｄコンバータ
のブロック回路図を示す、入力端子ｌに与えられた入力
信号電流ｒｉｍは、分流点２と抵抗Ｒ１〜Ｒ３とから成
る減算器３においてＤ／Ａコンバータ２１の出力が差引
かれ、残差電流ｉがオペアンプ１０の一方の入力に供給
される０分流点２から抵抗Ｒ２に流入する分流電流ｉ′
はＤ／Ａコンバータ２１が介在する後述のサーボループ
により入力電流１１ｍに略等しくされていて、従って残
差電流１は極く僅かである６例えばＤ／Ａコンバータ２
１の入力が１６ビツトの場合、残差骨はフルスケール入
力の１／２′＆以下である。なお抵抗Ｒ４の一端に与え
られるＤ／Ａコンバータ２１の出力をＶ、抵抗Ｒ２の一
端の電位を零、オペアンプ１０の一人力を零電位とする
と、分流電流ｉは、 Ｒ２・　Ｖ であり、ｉ’＝１五〇となるようなフィードバック路が
形成されている。

オペアンプ１０は帰還抵抗Ｒ４を持つ所定ゲインの反転
アンプとして機能する。十人力は接地である。このオペ
アンプ１０の出力はサンプルホールド回路１１を介して
下位Ａ／Ｄコンバータ１２のアナログ人力ｖ１に与えら
れる。

なお入力信号１　ｉｎのダイナミックレンジが非常に大
きくても、オペアンプ１０の人力の残差電流ｉのダイナ
ミックレンジは常に１／２′６以下に減縮されている。

従ってオペアンプｌＯが有している大振幅非直線特性の
影響は殆ど生じない。またサンプルホールド回路１１に
ついても、同様に扱う信号のダイナミックレンジが小さ
いので、入出力の非直線誤差は無視し得る。サンプルホ
ールド回路１１は次段のＡ／Ｄコンバータ１２が逐次比
較式の場合に必要であり、フラッシュ形の場合は不要で
ある。

下位Ａ／Ｄコンバータ１２は例えば１２ビットの逐次比
較式であってよく、出力の下位８ビットＤ７−ＤＯが残
差部分の変換データとして出力段の２４ビットラッチ回
路２２に導出される。１２ビツト中のＭＳＢを除く上位
４ビツトは、全２４ビツトの変換出力中の上位１６ビツ
ト分の下位４ビット分とオーバーラツプして変換出力さ
れる。

Ａ／Ｄコンバータ１２のＭＳＢを除いた１１ビツト出力
はディジタルコンパレータ１６ａ−１６ｄにも与えられ
、その出力が上位Ａ／Ｄコンバータの変換制御信号とし
て利用される。

上位Ａ／Ｄコンバータは１６ビツトのアップダウンカウ
ンタ２０で構成されていて、その出力が上位１６ビツト
の変換データとして２４ビットラッチ回路２２に導出さ
れると共に、既述のＤ／Ａコンバータ２１のディジタル
入力に供給される。

Ｄ／Ａコンバータ２１は入力電流１１１１とほぼ等しい
分流電流ｉ′を形成するために電圧出力Ｖを発生する。

なおり／Ａコンバータ２１はバイポーラ出力を発生する
タイプであり、アップダウンカウンタ２０のオール“０
″出力がＤ／Ａコンバータ２１の負のフルスケールに相
当する。従ってカウンタ２０の出力はオフセットバイナ
リ形式である。また下位Ａ／Ｄコンバータ１２は残差骨
の正負入力に対応したオフセットバイナリ出力を発生す
る。従ってランチ回路２２の２４ビツト出力はオフセッ
トバイナリである。変換すべき入力信号ｆｉｎとして、
両極性（バイポーラ）信号を扱うことが可能である。

次に第２図のグラフを参照しながら、ディジタルコンパ
レータ１６ａ−１６ｄによるアップダウンカウンタ２０
の制御について説明する。第２図のグラフ（Ａ）はオペ
アンプｌＯの電圧出力Ｘを表し、符号表（Ｂ）はグラフ
（Ａ）に対応する電圧を入力とするＡ／Ｄコンバータ１
２の１２ビット出力（ＭＳＢ及びＤＩＯ〜ＤＯ）を表す
。

オペアンプｌＯは反転アンプであるから、その出力Ｘ（
残差骨）が正のときは入力電流ｉ　（残差電流）が負方
向（流出方向）であり、この場合には分流電流ｉ′を減
らす方向にＤ／Ａコンバータ２１の出力Ｖを増加させる
。即ち、カウンタ２０をカウントアツプにする。

これとは逆に、オペアンプ１０の出力Ｘが負のときには
、その入力電流ｉが正（流入方向）であるから、分流電
流ｉ′を増加させる方向にＤ／Ａコンバータ２１の出力
Ｖを減少させる。即ち、カウンタ２０をカウンタダウン
にする。

従ってＡ／Ｄコンバータ１２のＭＳＢ出力をインバータ
１７を介してカウンタ２０のアップ／ダウン制御端子Ｕ
／Ｄに与える。これによりＭＳＢが１”のときにはカウ
ントアツプでＭＳＢが“０″のときにはカウントダウン
となる。

コンパレータ１６ａ　Ｎ１６ｄは、Ａ／Ｄ：２７バータ
１２の１１ビツト出力０１０〜ＤＯに基づいて第２図（
Ａ）に示すアクセスレンジ士ＡＲの境界電圧±５ｖ及び
サブレンジＳＲの境界電圧±０゜３１２５Ｖを夫々検出
する。アクセスレンジ±ＡＲでは、２００ＫＨｚの低速
クロックでカウンタ２０をカウントアツプ又はカウント
ダウンさせてサブレンジＳＲに残差骨Ｘを収束させる。

サブレンジＳＲ（カウント停止領域）では、カウンタ２
０のカウント動作が停止され、残差骨Ｘに対応したＡ／
Ｄコンバータ１２の下位８ビツトがサブレンジ変換出力
としてラッチ回路２２にてラッチされる。

このとき同時にカウンタ２０の出力がメインレンジ変換
出力（上位１６ビツト）としてラッチ回路２２でラッチ
される。

アクセスレンジ±ＡＲの両外側領域は、高速レンジ±Ｈ
３であり、オペアンプ１０の出力Ｘ（残差骨）が５ｖ以
上又は−５ｖ以下のときは、カウンタ２０を２．５　Ｍ
Ｈｚの高速クロックでカウントアンプ又はカウントダウ
ンさせる。従って残差骨が大のときはメインレンジに対
応するカウント値は極めて高速に増減され、アクセスレ
ンジ±ＡＲに飛び込む。アクセスレンジ±ＡＲは緩衝帯
として機能し、高速レンジでのカウントレートを減速し
、カウント停止のサブレンジへの収束を飛び越し無くス
ムースに行わせる。

アクセスレンジ±ＡＲの境界（±５Ｖ）は、第２図（Ｂ
）に示すように、Ａ／Ｄコンバータ１２のＭＳＢを除＜
１１ビツトのオール“ｌ”及びオール“０″に相当する
。この境界はＡ／Ｄコンバータ１２のオーバフロー及び
アンダーフローが生じる限界入力レベルに対応する。こ
の境界はコンパレータ１６ｃＳ１６ｄによって検出され
る。コンパレータ１６ｃには１１ビツトオール″１”の
基準値が与えられ、コンパレータ１６ｄには１１ビツト
オール“０″の基準値が与えられている。

従ってオペアンプ１０の出力Ｘが５ｖ以上のときには、
コンパレータ１６ｃの出力子ｈｓが低レベルとなり、ま
た出力Ｘが一５ｖ以下のときには、コンパレータ１６ｄ
の出力−ｈｓが低レベルとなる。

これらの出力子ｈｓ及び−ｈａはデータセレクタ１８ｂ
のデータ入力端子Ｃ，、Ｃ，に与えられ、またＡ／Ｄコ
ンバータ１２のＭＳＢ出力がセレクト入力端子Ｓに与え
られる。従ってＳ＝１　（正領域）のときには十ｈａが
選択され、Ｓ−〇（負領域）のときには−ｈａが選択さ
れてセレクタ１８ｂの出力端子Ｃｏｕｔから出力される
。なおサブレンジＳＲ（カウント停止領域）で生じる１
１ビットオール“０”の検出出力は、ＭＳＢ＝１である
から選択ささない。

セレクタ１８ｂの出力ｓｅｌはデータセレクタ１８Ｃの
セレクト入力端子Ｓに与えられ、そのデータ入力端子Ｃ
，、Ｃ，には高速クロック及び低速クロックが夫々与え
られる。従って高速レンジではコンパレータ１６ｃ又は
１６ｄの出力子ｈｓ。

−ｈｓが低レベルとなるので、セレクタ１８ｃにおいて
２．５　ＭＨｚの高速クロックが選択される。これとは
逆にアクセスレンジ＋ＡＲ，−ＡＲでは、コンパレータ
１６ｃ、１６ｄの出力が高レベルとなってセレクタ１８
ｃにおいて２００ＫＨｚの低速クロックが選択される。

このセレクタ１８ｃの出力Ｃｏ　ｕ　ｔから得られる選
択されたクロックは、カウンタ２０のクロック入力ＣＫ
に供給され、高／低のカウントレートが与えられる。

サブレンジＳＲの境界（±０．３１２５Ｖ）は第２図（
Ｂ）に示すように、Ａ／Ｄコンバータ１２の上位４ピツ
）ＤＩＯ〜Ｄ７のオール“０″　（正領域）及びオール
′ｌ”　（負領域）に相当する。この境界はコンパレー
タ１６ａ、１６ｂによって検出される。コンパレータ１
６ａには４ビツトオール“θ″の基準値が与えられ、コ
ンパレータ１６ｂには４ビツトオール“１”の基準値が
与えられる。

従ってオペアンプ１０の出力Ｘが０．３１２５ｖ以下の
ときには、コンパレータ１６ａの出力＋ａｒが低レベル
となり、また出力Ｘが−０，３１２５Ｖ以上のときには
、コンパレータ１６ｂの出力−ａｒが低レベルとなる。

これらの出力＋ａｒ、−ａｒはデータセレクタ１８ａの
データ入力端子Ｃ，、Ｃ，に与えられ、またＡ／Ｄコン
バータ１２のＭＳＢ出力がセレクト入力端子Ｓに与えら
れる。従ってＳ＝１　（正領域）のときには＋ａｒが選
択され、Ｓ＝０　（負領域）のときには−ａｒが選択さ
れて、セレクタ１８ａの出力端子Ｃｇ　ｇ　ｔから出力
される。

セレクタ１８ａの出力ｅは、セレクタ１８ｃのイネーブ
ル入力端子Ｅに与えられるので、コンパレータ１６ａＳ
１６ｂの出力＋ａｒ、−ａｒの何れかが低レベルとなる
と、セレクタ１８ｃがディスエイプルとなり、カウンタ
２０へのクロックの供給が停止される。従ってサブレン
ジＳＲではカウント停止状態となる。

以上の構成によると、第２図に示すように、高速レンジ
±Ｈ８ではアップダウンカウンタ２０の計数値は０．４
μｓｅｃ　／ステップの極めて速い速度で減少又は増大
し、残差骨ＸがアクセスレンジＡＲに近づく方向に減少
する。カウンタ２０の計数値の変化により、Ｄ／Ａコン
バータ２１の出力電圧Ｖが変化し、残差電流ｉが減少す
るように分流点２から流出する差引き電流ｉ′が変化さ
れる。

このフィードバック動作により、残差骨が第２図のアク
セスレンジＡＲに入る。このときサンプルホールド回路
１１の出力Ｘは±５ｖ以内となる。

なおオペアンプｌＯは、Ａ／Ｄコンバータ１２がフルス
ケールのとき、残差骨Ｘが＋５ｖとなるようにゲインが
設定されている。

一５Ｖ＜ｘ＜＋５Ｖｔ”は、Ａ／Ｄ：ｌ：／ベータ１２
のコンバージョンコマンドＣ１Ｃ入力には、約２００ｋ
Ｈｚの低速クロックが供給され、５μｓｅｃごとに変換
動作が行われる。変換が開始されるたびにＡ／Ｄコンバ
ータ１２は低レベルのビジー信号■を導出し、この信号
丁により、サンプルホールド回路１１がホールド状態に
される。一方、カウンタ２０は低速クロックをカウント
し、第２図に示すように５μｓｅｃ　／ステップの速度
でカウントアツプ又はダウンされる。

アップダウンカウンタ２０のカウント変化により、残差
骨がＡ／Ｄコンバータ１２の下位８ビツトのサブレンジ
ＳＲに入ると、アップダウンカウンタ２０の計数が停止
し、その計数出力がラッチ回路２２にラッチされ、２４
ビツト中の上位１６ビツトが確定する。

このとき入力電流１ｔａと差引き電流ｉ′とはカウンタ
２０の出力のＩ　ＬＳＢ以下の精度で一致し、残差電流
ｉがオペアンプ１０に供給されている。

オペアンプｌＯの出力電圧は約±０．３１２５Ｖ　（５
／１６）以内であり、これがＡ／Ｄコンバータ１２の下
位８ビツトのサブレンジＳＲの領域において５μｓｅｃ
のサイクルで変換され、全２４ビット中の下位８ビット
としてラッチ回路２２に導出される。

入力１ｉａの変動が下位８ビツトのサブレンジＳＲ内で
あれば、この変動に追従してＡ／Ｄコンバータ１２のみ
が動作する。また入力変動がサブレンジＳＲを越えると
アップダウンカウンタ２０も同時に動作し、上位１２ビ
ツトが変化する。

以上のようにして得られる２４ビツトのディジタル変換
出力のＬＳＢに対応する入力電流１１を上２゜５ｐＡと
すると、第１図のＡ／Ｄ変換回路はフルスケールの±８
３．５μＡ以下の入力を扱うことができる。ダイナミッ
クレンジは約１５０ｄＢである。下位８ビツトのフルス
ケールは上１゜２８μＡの入力に相当し、アップダウン
カウンタ２０のＬＳＢの“１”はその１桁上の上２゜２
５μＡに相当する。従って残差骨を増幅するオペアンプ
１０はカウンタ２０のｌ　ＬＳＢ相当分の入力電流変化
が生じたとき、上０゜３１２５Ｖ　Ｃ上５／１６）　（
Ｄ出力ＩＥ圧変化が生じるようなゲインを有している。

この場合、帰還抵抗Ｒ４は約１２０にΩである。入力電
流がカウンタ２０の４ＬＳＢ　（約４１μＡ）だけ変化
したときには、±５ｖの出力がオペアンプｌＯから生じ
る。カウンタ２０のフルスケールをオペアンプ１０の出
力電圧に換算すると±２０４８０　ｖとなるが、上述の
とおり、入力に追従するフィードバックサーボによりオ
ペアンプｌＯの出力は過渡状態でも直ちに±５ｖ以下に
抑えられ、安定状態で±０．３１２５Ｖ以下のサブレン
ジに収束される。

なお残差骨がサブレンジＳＲの負側に入ってカウンタ２
０が停止した場合には、カウンタ２０の出力のＬＳＢに
対し−１（減算）の補正を行う必要がある。この補正に
より残差骨がサブレンジＳＲの正側に入るので、このと
きにカウンタ２０の出力とサブレンジＡ／Ｄコンバータ
１２の出力とを結合して２４ビツト出力とする。このよ
うな補正処理はカウンタ２０に簡単なディジタル補正回
路を付加することにより実現できる。また、上位ビット
群と下位ビット群とを結合する際にＣ２０等で演算して
補正してもよい。

第５図はカウンタ２０のＬＳＢの補正を不要にした別の
実施例を示す。この例では、減算器３、オペアンプ１０
．サンプルホールド回路１１、Ａ／Ｄコンバータ１２、
アップダウンカウンタ２０及び。／メ斉−２２、か、成
、第１図と同じ７い一プを備える。

減算器３は、入力端子ｌ及びオペアンプ１１の入力端に
連なる分流点２を、抵抗Ｒ１を介してＤ／Ａコンバータ
２０の出力端に結合した構成である。分流電流ｉ゛は、
Ｄ／Ａコンバータ２０の出力をＶとすると、ｉ′−ｖ／
Ｒ１である。

カウンタ２０は例えば１７ビツトであり、一方、サブレ
ンジＡ／Ｄコンバータ１２は、例えば１２ビツトの逐次
比較式で、その下位７ビツトがサブレンジ変換出力とし
て使用される。

Ａ／Ｄコンバータ１２の上位４ビツト出力Ｄ１０〜Ｄ７
は、サブレンジの境界を検出するコンパレータ１６ａに
供給される。この例では、第６図Ａに示すように、サブ
レンジＳＲは残差骨の正側のみに設定され、オペアンプ
ｌＯの出力ではＯｖ〜＋〇、３１２５Ｖのレンジに対応
する。アクセスレンジ±ＡＲ及び高速レンジ±Ｈ３は第
１図の例と同じである。アクセスレンジと高速レンジの
境界を検出するコンパレータは夫々１６ｂ、１６ｃであ
り、これらは第１図の１６ｃ、１６ｄに対応し、残差骨
がサブレンジに収束するまでは、同じように動作するの
で説明を省略する。

サブレンジ５Ｒ（７）境界（ＯＶ及び０．３１２５Ｖ）
は第６図Ｂに示すように、Ａ／Ｄコンバータ１２の上位
４ピツ）ＤＩＯ〜Ｄ７のオール“０”の領域に相当する
。この境界はコンパレータ１６ａによって検出される。

コンパレータ１６ａには４ビツトオール“０”の基準値
が与えられる。従ってオペアンプ１０の出力Ｘが＋０．
３１２５Ｖ〜０■の間のときには、コンパレータ１６ａ
の出力ａｒが低レベルとなる。

コンパレータ１６ａの低レベル出力ａｒは、オアゲート
１９ａを経てセレクタ１８ｂのイネーブル入力已に与え
られる。なお負側の高速レンジ−Ｈ３で生じるＤＩＯ−
０７のオール“０”がコンパレータ１６ａで検出される
可能性がある。しかしこのときには、ＭＳＢ＝０で、イ
ンバータ１７ａの出力が“１”となり、オアゲート１９
ａの出力が１”となって、コンパレータ１６ａの低レベ
ル出力ａｒはセレクタ１８ｂに伝わらない。

コンパレータ１６ａの低レベル出力ａｒが、セレクタ１
８ｂのイネーブル入力端子Ｅに与えられると、セレクタ
１８ｂがディスエイプルとなり、カウンタ２０へのクロ
ックの供給が停止される。

従ってサブレンジＳＲではカウント停止状態となる。

ラッチ回路２２においては、アップダウンカウンタ２０
の１７ビツトとＡ／Ｄコンバータ１２の下位７ビツトと
が一連の２４ビット並列出力となるように結合される。

カウンタ２０が停止したときのオペアンプ１０の出力電
圧は、残差骨ＸのＯＶに対する現在のカウント値のずれ
を示している。

Ａ／Ｄコンバータ１２の出力をカウンタ２０のＬＳＢの
下位に接続すると、カウンタ２０がＬＳＢ以下の桁を持
っていると仮定するならば、その桁の値が更にカウント
アツプされたことに相当する。従ってラッチ回路２２の
出力から得られる２４ビツトの変換出力は残差零の状態
を正しく表示している。即ち、上位１７ビツトと下位７
ビツトとは修正せずに線形につながる。つなげる際のデ
ィジタルデータコレクションの演算は不要である。

以上の実施例では、入力アナログ信号を電流としている
が、電圧入力も可能であり、この場合には差動アンプの
２つの入力に被変換入力電圧とＤ／Ａコンバータ２１の
出力電圧とを供給して減算器３を構成する。

また第２図（Ａ）、第６図（Ａ）の折れ線特性の折れ点
を増やし、よりスムースなカウントレートのコントロー
ルを行ってもよい。

またＡ／Ｄコンバータ１２及びカウンタ２０の出力は実
施例においてオフセットバイナリ形式であるが、２の補
数形式でもよい。

〔発明の効果〕

請求項１のＡ／Ｄコンバータ回路の利点は以下のとおり
である。

（１）、上位ビット群と下位ビット群とを独立に生成す
るサブレンジング方式であって、上位ビット群を生成す
るアップダウンカウンタは残差骨の大きさに応じてサブ
レンジ用Ａ／Ｄコンバータとは並行的に動作するので、
第４図の従来回路でメイン／サブがシーケンシャル動作
するため必要であった入力端のサンプルホールド回路３
１が不要であり、従ってアナログの能動回路に特有のダ
イナミックレンジの制限を受けない。

（２）、残差骨のレベルでもって、メインレンジからサ
ブレンジへの収束を弁別しているので、第３図の従来回
路でダイナミックレンジを劣化させる原因であった入力
端のコンパレータ２５（入力信号を直接扱っている）が
不要であり、従ってループ制御に必要なレベル弁別用コ
ンパレータにより分解能が制限されることがない。

（３）、サブレンジに収束したときアップダウンカウン
タが停止されるので、アップダウンカウンタを用いた従
来のトラッキング方式（第３図）に特有のＬＳＢのばた
つきがなく、スムーズな変換出力が得られる。

請求項２の発明によると、カウンタ２０の出力とＡ／Ｄ
コンバータ１２の出力が夫々オフセットバイナリ形式で
あるので、オペアンプ１０の出力の残差骨の極性にかか
わりなく、カウンタ２０及′びＡ／Ｄコンバータ１２の
出力の単純な連結で線形変換特性が得られる。

請求項３の発明では、Ａ／Ｄコンバータ１２がフィード
バック制御に必要なレンジ情報を下位ビット群と共に生
成し、ディジタル情報でレンジの弁別が行われるので、
レンジ弁別が正確になる。

請求項４の発明によれば、カウントレートがサブレンジ
への収束の近傍までは高速で、サブレンジに近づいたら
サブレンジのＡ／Ｄ変換に合った低速に切換ねるので、
比較的低速のＡ／Ｄコンバータ１２を用いても、メイン
レンジの変換に要する時間を短（することができ、高分
解能の変換を高速で実行させることができる。また高速
カウントレートで直接サブレンジに飛び込むことがない
ので、ＭＨｚオーダの高速カウントレートを設定しても
、フィードバックループの遅延時間等により系がハンチ
ングを起こすことがなく、収束力を与えるダンピング効
果が得られる。

請求項５の発明によれば、低速カウント時にはアップダ
ウンカウンタとＡ／Ｄコンバータとが同期動作するので
、サブレンジの境界の内外にわたって変換値が変化する
ときにスムーズな動作が得られる。

請求項６の発明によると、低速カウントレンジがＡ／Ｄ
コンバータ１２のダイナミックレンジと一致しているか
ら、Ａ／Ｄコンバータのダイナミックレンジを十分に利
用して、全体として良好な変換精度が得られる。

請求項７の発明によれば、カウンタによる上位ビット群
と、Ａ／Ｄコンバータによる下位ビット群とが線形連続
する変換特性になるので、上位と下位とを単に並べて出
力するだけの簡単な出力回路を付加すればよく、複雑な
ディジタルコレクション回路が不要となる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＡ／Ｄコンバータのブロ
ック回路図、第２図Ａ、Ｂは変換動作を説明する信号レ
ンジのグラフ及び対応するディジタル信号コードのマツ
プ図、第３図は従来のトラッキング方式Ａ／Ｄコンバー
タのブロック回路図、第４図は従来のサブレンジング方
式のＡ／Ｄコンバータのブロック回路図、第５図は別の
実施例を示すＡ／Ｄコンバータのブロック図、第６図Ａ
、Ｂは第５図の変換動作を説明する信号レンジのグラフ
Ａに対応するディジタル信号コードのマツプ図である。 なお図面に用いた符号において、 ３　　　　　−＄ｉ算器 １０　　　　　オペアンプ １１　　　　　サンプルホールド回路 １２・・−・・−・−・−・・−・Ａ／Ｄコンバータ１
５　ａ　Ｎｄ−・・−ディジタルコンパレータ２０　　
　　　アップダウンカウンタ ２１　　　　　　Ｄ／Ａコンバータ ２２−・−・−・−一−−−−−−−−−−ラッチ回路
である。

Claims (1)

1. 【特許請求の範囲】 １、クロックパルスを計数して変換データの上位ビット
   群を生成するアップダウンカウンタと、上記アップダウ
   ンカウンタの出力をアナログ値に変換するバイポーラ出
   力のＤ／Ａコンバータと、変換すべきアナログ入力信号
   と上記Ｄ／Ａコンバータの出力との差分を得る減算器と
   、 上記減算器の出力をディジタル値に変換して上記上位ビ
   ット群と連結する下位ビット群を生成するバイポーラ入
   力のＡ／Ｄコンバータと、 上記上位ビット群と下位ビット群との境界に対応した基
   準値と、上記Ａ／Ｄコンバータの出力とを比較して、上
   記演算器から得られる残 差分が上記境界の内側に入ったこととを検出するコンパ
   レータと、 上記Ａ／Ｄコンバータの符号ビット出力に基づいて上記
   カウンタのカウント方向を制御すると共に、上記コンパ
   レータの出力に基づき上記カウンタを上記境界の内側で
   停止させる制御回路とを具備するＡ／Ｄ変換回路。 ２、上記Ａ／Ｄコンバータがオフセットバイナリ出力又
   は２の補数出力を発生するタイプであり、上記Ｄ／Ａコ
   ンバータの負の極性の最大出力が上記カウンタのカウン
   ト零に相当するようにオフセットが与えられていること
   を特徴とする請求項１に記載のＡ／Ｄ変換回路。 ３、上記Ａ／Ｄコンバータは、上記アップダウンカウン
   タが生成する上位ビット群に連結される下位ビット群と
   、この下位ビット群の上位のビット群であるレンジ弁別
   用ビット群とを生成し、レンジ弁別用ビット群が上記コ
   ンパレータに与えられることを特徴とする請求項２に記
   載のＡ／Ｄ変換回路。 ４、上記Ａ／Ｄコンバータの出力に基づいて、上記境界
   の両外側に設定された所定範囲を検出する第２のコンパ
   レータと、 この第２のコンパレータの出力に基づき、上記両外側の
   所定範囲の内側及び外側で上記カウンタのカウントレー
   トを低速及び高速に切換えるカウントレート選択回路と
   を具備する請求項１に記載のＡ／Ｄ変換回路。 ５、上記低速カウントレートが、上記Ａ／Ｄコンバータ
   の変換レートと等しいことを特徴とする請求項５に記載
   のＡ／Ｄ変換回路。 ６、上記第２のコンパレータが、上記Ａ／Ｄコンバータ
   の出力の全ビット“１”及び全ビット“０”を夫々検出
   する一対のコンパレータを備える請求項４に記載のＡ／
   Ｄ変換回路。 ７、上記アップダウンカウンタのＬＳＢ変化に対応する
   上記Ｄ／Ａコンバータの出力変化が上記Ａ／Ｄコンバー
   タの下位ビット群のフルスケールに対応する入力変化と
   等しくなるように、上記減算器とＡ／Ｄコンバータの間
   に所定ゲインのアンプが介在されているさとを特徴とす
   る請求項１に記載のＡ／Ｄ変換回路。