JPS6158057B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、デイジタル信号をアナログ信号に
変換するデイジタル・アナログ変換回路（以下Ｄ
―Ａ変換回路と称す）に関し、さらに詳しくはＤ
―Ａ変換すべくデイジタル信号のビツト数よりも
少ないビツト数のＤ―Ａコンバータを用いて、デ
イジタル信号を対応するアナログ信号に高速かつ
高精度で変換するＤ―Ａ変換回路に関する。

音響信号のように、データが連続的に少しずつ
変化するデイジタル信号をアナログ信号に変換す
る場合、このデイジタル信号の各サンプル点ごと
に、現サンプル点のデイジタル値と１サンプル点
前のデイジタル値との差分を算出し、この差分を
Ｄ―Ａコンバータに供給してアナログ値に変換
し、この各サンプル点ごとのアナログ値を順次累
算することにより、前述のデイジタル信号をアナ
ログ信号に変換するようにすれば、上記Ｄ―Ａコ
ンバータはデイジタル信号の変化分（差分）のみ
をＤ―Ａ変換すればよいので、比較的小ビツトの
ものでよく、これによりＤ―Ａコンバータ自体の
構成を簡単にすることができる。

第１図はこのようなＤ―Ａ変換回路の原理構成
を示したもので、図において、１はシフトレジス
タ、２は減算器、３はＤ―Ａコンバータ、４はア
ナログアキユームレータである。

Ｄ―Ａ変換すべきデイジタル信号は、シフトレ
ジスタ１および減算器２の第１入力端に入力され
る。シフトレジスタ１は、入力デイジタル信号を
１サンプル点時間遅延して出力するもので、この
遅延デイジタル信号は減算器２の第２入力端に入
力される。

したがつて、減算器２の第１入力端に入力され
る信号は、入力デイジタル信号の現サンプル点に
おけるデイジタル値（現在値）Ａとなり、一方第
２入力端に入力される信号は１サンプル点前のデ
イジタル（前回値）Ｂとなる。

減算器２はＡ―Ｂの減算、すなわち（現在値）
−（前回値）の減算動作を行ない、現サンプル点
のデイジタル値Ａと、１サンプル点前のデイジタ
ル値Ｂとの差分値（Ｃ＝Ａ−Ｂ）を算出して、出
力端から送出し、Ｄ―Ａコンバータ３に供給す
る。

Ｄ―Ａコンバータ３は、入力される差分値Ｃを
対応するアナログ値に変換する。アナログアキユ
ームレータ４は、入力デイジタル信号の各サンプ
ル点ごとにＤ―Ａコンバータ３から出力される上
述のアナログ値を順次累算していくもので、新た
に入力されたアナログ値は、これまでの各サンプ
ル点ごとに累算してきたアナログ値に加算され
る。

ここで、アナログアキユームレータ４の具体例
を説明すると、このアナログアキユームレータ４
は、第２図に示すように、アナログ加算器５と２
段のサンプルホールド回路６，７とによつて構成
される。

各サンプルホールド回路６，７は、上述の入力
デイジタル信号のサンプルレート（デイジタル信
号の値が変化するレート）に対応する周期の２相
クロツクφＡ，φＢによつてそれぞれサンプルホ
ールド動作を行なう。

なお、このような構成のアナログアキユームレ
ータは、一般によく知られているので、その詳細
な説明を省略する。

このようにして、アナログアキユームレータ４
の累算値（アナログ値）は、入力デイジタル信号
の各サンプル点におけるデイジタル値を追いかけ
る状態となり、アキユームレータ４は、常に現サ
ンプル点のデイジタル値に対応したアナログ値を
出力し、これにより入力デイジタル信号を、アナ
ログ信号に変換することができる。

ところで、このようなＤ―Ａ変換回路において
は、前述した現サンプル点のデイジタル値Ａと１
サンプル点前のデイジタル値Ｂとの差分値Ｃ（減
算器２の出力）が、常にＤ―Ａコンバータ３の許
容最大入力値（最大変換値）以下である場合に
は、正確なＤ―Ａ変換を行ない得るものである
が、差分値Ｃが許容最大入力値を超過すると、も
はや正確なＤ―Ａ変換ができなくなつてしまう。

このような不都合を改善するためには、Ｄ―Ａ
コンバータ３の最大変換値を大きく設定すればよ
いものであるが、これではＤ―Ａコンバータ３の
構成が複雑となり得策ではない。そこで、差分値
ＣがＤ―Ａコンバータ３の最大変換値を超過した
場合には、その超過分（オーバ値）を次のサンプ
ル点のデイジタル値に加算して、このサンプル点
において補正するようにすればよい。

第３図はその例を示す。リミツタ８は、減算器
２から出力される差分値ＣがＤ―Ａコンバータ３
の最大変換値を超えた場合には該差分値Ｃを上記
の最大変換値に制限してＤ―Ａコンバータ３に入
力させる機能を実行する。

たとえば、Ｄ―Ａコンバータ３の最大変換値を
正方向に3Vと設定すると（負の方向にも設定さ
れるが説明上省略する）、減算器２は差分値Ｃが
3Vを超えるときオーバ信号を出力すべく構成
し、このオーバ信号でリミツタ８を動作させて、
このリミツタ８からの出力信号を3Vに制限して
出力する。

第２の減算器９は差分値Ｃからリミツタ８によ
る最大変換値3Vを減算することによつてオーバ
値Ｄを算出する。たとえば差分値Ｃが5Vであれ
ばオーバ値Ｄは2Vとなる。

上述のオーバ値Ｄは、ゲート回路１０が前述の
オーバ信号によつて開かれることにより、第３の
減算器１１に入力され、次のサンプル点における
Ｄ―Ａ変換においてデイジタル値Ｂからオーバ値
D2Vを減算して、すなわち次のサンプル点のデイ
ジタル値Ａにオーバ値Ｄを加算して、上述のオー
バ値Ｄを次のサンプル点で補正する。

そしてこのような補正は、オーバ値Ｄが零にな
るまで繰返し行なう。

上述した第３図のＤ―Ａ変換回路によれば、差
分値ＣがＤ―Ａコンバータ３の最大変換値以上と
なつてもＤ―Ａ変換を行なうことがきるが、オー
バ値Ｄが大きいときは補正回数が多くなり、Ｄ―
Ａ変換の速度が遅くなる。

このようすを、更に詳しく説明する。たとえば
入力デイジタル信号のビツト数を16ビツトとし、
このデイジタル信号が表現しうる最大値（16ビツ
トの総てが“１”の状態）を10Vとする。またこ
の入力デイジタル信号の各サンプル点における変
化量（前述の差分値Ｃに相当）の最大値を、
0.15V（16ビツトの内下位10ビツトが変化する）
と仮定してＤ―Ａコンバータ３を10ビツトで構成
したとする。

しかして最大振幅の10Vを示すデイジタル信号
が入力された場合、Ｄ―Ａコンバータ３は１回の
サンプル点時間で0.15Vしか変換しないので、上
述の10Vの変化量をＤ―Ａ変換するには（10V−
0.15V）÷0.15V≒65回のサンプル点時間を必要と
し、たとえばデイジタル信号のサンプルレートを
70KHzとすると、１÷（70×10³）×65≒0.9msも
要することになる。これは大信号に対する変換割
合が0.01V／μｓという小さな値であり、変換速
度が遅く、音響信号を扱う電子楽器への実用には
供しない。

そこでこの発明は、Ｄ―Ａコンバータを少ビツ
ト数で構成し得るものでありながら、高速でＤ―
Ａ変換ができるデイジタル・アナログ変換回路の
提供を目的とする。

そしてこの発明によれば、デイジタル信号の変
化分、すなわち差分値がＤ―Ａコンバータの最大
変換値よりオーバ（超過）したとき、そのオーバ
値を１回のサンプル点時間中に高速の補正サイク
ルでＤ―Ａコンバータに供給するので、１回のサ
ンプル点時間内で大信号のＤ―Ａ変換を行ない得
る。

また、仮りに１回のサンプル点時間内で補正で
きなかつたオーバ値が生じても、該オーバ値の残
りは次のサンプル点のデイジタル信号値に加算し
て補正するので、相当の大信号であつても変換処
理でき、その結果大信号であつてもＤ―Ａ変換処
理が高速かつ高精度となる。

さらに前述のように、Ｄ―Ａコンバータの最大
変換値よりも数倍の大きな変換量が得られるた
め、このことは逆にＤ―Ａコンバータの最大変換
値を下げることができ、これによりＤ―Ａコンバ
ータの回路構成が簡単となる。

このような特徴を有するこの発明の一実施例を
以下図面に基づいて詳述する。

第４図はこの発明によるデイジタル・アナログ
変換回路の基本構成を示す。前述の第３図に示し
たデイジタル・アナログ変換回路と比較した場
合、新たな構成として、第１制御パルス発生回路
１２、第２制御パルス発生回路１３、第２シフト
レジスタ１４、セレクタ１５、第２リミツタ１
６、第２ゲート回路１７を備えている点で異な
り、その他の構成、すなわち第１、第２、第３の
減算器２，９，１１、第１リミツタ８、第１ゲー
ト回路１０、第１シフトレジスタ１、Ｄ―Ａコン
バータ３、アナログアキユームレータ４は同じ機
能を持つている。

なお、第２減算器９は第１リミツタ８に入力さ
れるデイジタル値のオーバ値Ｄを検出する検出回
路の機能を持つ。

第１制御パルス発生回路１２は、前述の補正サ
イクルを実行するためのクロツクおよびデイジタ
ル信号のサンプルレートに同期した同期信号の入
力に基づいて、例えば第６図に示すような制御パ
ルスＴ１，Ｔ２，Ｔ３を発生し、制御パルスＴ
１，Ｔ３は、デイジタル信号のサンプルレートと
同一サイクルに設定され、制御パルスＴ２は補正
サイクルを実行するためのパルスであつて、上述
の制御パルスＴ１，Ｔ３より数倍速いサイクルに
設定され、これら制御パルスＴ１〜Ｔ３は必要な
回路装置を駆動制御する。

第２制御パルス発生回路１３は、上述の第１制
御パルス発生回路１２によつて回路装置が制御さ
れることに同期して、アナログアキユームレータ
４のアキユームレートタイミングを取るための二
相のクロツクSH１，SH２（第２図におけるφ
Ａ，φＢに対応）を出力する。

第２シフトレジスタ１４は、第２減算器９で算
出されたオーバ値Ｄをストアし、前述の制御パル
スＴ２による１補正サイクル時間遅延して出力す
る。

セレクタ１５は、第１シフトレジスタ１にスト
アされた１サンプル点前のデイジタル値Ｂ（前回
値）、または第２シフトレジスタ１４にストアさ
れたオーバ値Ｄのいずれかを選択して出力するも
のであつて、制御パルスＴ３が出力されたとき
は、第１シフトレジスタ１の前回値Ｂが選択さ
れ、制御パルスＴ３が出力されていないときは、
第２シフトレジスタ１４のオーバ値Ｄが選択され
る。

第２リミツタ１６は、第３減算器１１の出力値
が、第１シフトレジスタ１のビツト数をオーバす
ることを防止するためのものである。

第２ゲート回路１７は、第１減算器２が現在値
Ａと前回値Ｂとの減算処理を行なうとき、その処
理タイミングを取るために現在値Ａの出力を制御
パルスＴ３でゲート制御する。

つぎに動作を説明する。第３減算器１１に前回
のサンプル点におけるオーバ値Ｄが入力されてい
ないとすると、入力されたデイジタル信号の現サ
ンプル点のデイジタル値すなわち現在値Ａは、第
２ゲート回路１７と第１シフトレジスタ１とに入
力され、第１シフトレジスタ１は制御パルスＴ１
で現在値Ａをストアすると共に、前回サンプル点
のデイジタル値すなわち前回値Ｂを出力する。

そのために制御パルスＴ３が出力されると、セ
レクタ１５は第１シフトレジスタ１の前回値Ｂを
選択して出力し、第１減算器２には前回値Ｂと第
２ゲート回路１７を介した現在Ａとが入力され、
これらの値によつてＡ―Ｂの減算処理を行なう。

上述の第１減算器２により算出された差分値Ｃ
（Ｃ＝Ａ−Ｂ）が第１リミツタ８で制限を受けな
い値であるときは、その差分値ＣがＤ―Ａコンバ
ータ３に入力されてＤ―Ａ変換され、変換された
アナログ値は、アナログアキユームレータ４で制
御パルスSH１，SH２に制御されて累算され、現
サンプル点のデイジタル値に対応したアナログ値
を出力する。

前述の第１減算器２から出力される差分値Ｃが
第１リミツタ８で設定された最大変換値をオーバ
するときは、第１減算器２からオーバ信号が出力
されて、このオーバ信号に基づき第１リミツタ８
はその差分値Ｃを最大変換値に制限してＤ―Ａコ
ンバータ３に入力し、このＤ―Ａコンバータ３は
これをＤ―Ａ変換する。

一方、第２減算器９は、前段の第１減算器２か
ら出力される差分値Ｃから第１リミツタ８から出
力される最大変換値を減算して、オーバ値Ｄを算
出し、このオーバ値Ｄは、第１減算器２から出力
されるオーバ信号によりゲート開制御される第１
ゲート回路１０を介して、第２シフトレジスタ１
４にストアされる。

第２シフトレジスタ１４は、高速の補正サイク
ル用の制御パルスＴ２によつてオーバ値Ｄを送出
す。

このとき、サイクル１５は制御パルスＴ３が入
力されていないため、第２シフトレジスタ１４の
出力を選択し、また第１減算器２には第２ゲート
回路１７のゲート閉により現在値Ａが入力されな
いので、前述のオーバ値Ｄはその値のままで第１
リミツタ８に入力される。

入力されたオーバ値Ｄがこの第１リミツタ８に
よる最大変換値の制限をオーバするときは、第１
リミツタ８は再び最大変換値に制限してＤ―Ａコ
ンバータ３に入力し、第２減算器９は再びオーバ
値Ｄを算出する。

そしてこのような第１リミツタ８、第２減算器
９、第２シフトレジスタ１４による補正処理は現
サンプル点時間中に制御パルスＴ２の高速補正サ
イクルで繰返し行なわれ、この現サンプル点時間
中で第１リミツタ８で制限を受けなくなつたとき
補正処理は停止し、次のサンプル点におけるＤ―
Ａ変換が行なわれる。

しかし、現サンプル点時間中に上述の補正処理
が完了しなかつたとき、すなわちオーバ値Ｄが残
つたとき、その残りのオーバ値Ｄは第３減算器１
１に入力され、この第３減算器１１に次回サンプ
ル点のデイジタル値が入力されたとき、そのデイ
ジタル値から前述の残りのオーバ値Ｄが減算さ
れ、このサンプル点で補正処理される。

第５図は第４図で示したこの発明の基本構成を
実施するに具体化した構成を示し、また第４図に
おけるＤ―Ａコンバータ３およびアナログアキユ
ームレータ４を省略したデイジタルセクシヨンを
示す。

第５図に示す構成を第４図の基本構成と比較す
ると、この構成では入力されるデイジタル信号を
２の補数表示による７ビツトの２進データとし、
この７ビツトのデータのうち最上位ビツトは正か
負かを表わすサインビツトとしている。

また第４図に示した第１、第２、第３の減算器
２，９，１１は第１、第２、第３の減算器１８，
１９，２０で構成され、またデイジタル値（デー
タ）を反転させるために新たに第１、第２のイン
バータ回路２１，２２が設けられている点で異な
る。

その他の構成、すなわち第１、第２の制御パル
ス発生回路１２，１３、第１、第２のシフトレジ
スタ１，１４、セレクタ１５、第１、第２のリミ
ツタ８，１６、第１、第２のゲート回路１０，１
７は同じ機能を持つている。

上述の第１リミツタ８は、後段のＤ―Ａコンバ
ータ３に入力するデイジタル値の最大変換値を、
たとえば正側に3V負側に4V、OVの基準点を含め
て８ポイントに設定している。

そのために前段の第１加算器１８では、加算結
果の差分値Ｃが上述の最大変換値をオーバすると
き、オーバ信号を出力し、第１リミツタ８はこの
信号に基づいて差分値Ｃを最大変換値に制限して
出力する。

前述の第２リミツタ１６は、現サンプル点中で
オーバ値Ｄが補正処理されなかつた残オーバ値が
次回サンプル点のデイジタル値に加算されたとき
この加算に伴い加算結果の６ビツト目に桁上げが
生じ、最上位ビツト（７ビツト目）の内容を変え
て正、負の表示が反転される不都合を防止するた
めに設けられたものであつて、正の方向では“０
111 111”のデータで制限し、負の方向では
“１ 000 000”のデータで制限している。すなわ
ち、上述の制限データは正および負のピーク値に
対応している。

つぎに動作を第６図のタイムチヤートを参照し
て説明すると、デイジタル信号の１サンプル点の
デイジタルデータが入力されると、残オーバ値が
ない場合、第１インバータ回路２１により反転さ
れたデイジタルデータは、第３加算器２０、第２
リミツタ１６を介して制御パルスＴ１で第１シフ
トレジスタ１にストアされると共に、該シフトレ
ジスタ１からは既にストアしていた前回サンプル
点の反転デイジタルデータが送出される。

そのために制御パルスＴ３が出力された時点で
は、セレクタ１５は第１シフトレジスタ１の出力
を選択するために、第１加算器１８には上述の第
１シフトレジスタ１の反転デイジタルデータ、す
なわち前回値の反転値―Ｂと第２ゲート回路１７
からの現サンプル点のデイジタルデータ、すなわ
ち現在値Ａとが入力されて加算される。

第１加算器１８の加算結果、すなわち前回値Ｂ
と現在値Ａとの差分値Ｃ（Ｃ＝Ａ−Ｂ）が次段の
第１リミツタ８で制限される最大変換値以内（８
ポイント範囲内）であれば、その差分値Ｃは第１
リミツタ８を介してＤ―Ａコンバータ３に出力さ
れる。

しかし、上述の差分値Ｃが最大変換値をオーバ
すると、第１加算器１８からオーバ信号が出力さ
れ、第１リミツタ８はそのオーバ信号に基づいて
最大変換値に制限してデータを出力する。

一方、第２加算器１９は、第１加算器１８から
の差分値Ｃと第１リミツタ８で制限された最大変
換値を第２インバータ回路２２で反転した値とを
加算してオーバ値Ｄを算出し、第１ゲート回路１
０を介して第２シフトレジスタ１４および第３加
算器２０に出力する。

上述の第２シフトレジスタ１４は、制御パルス
Ｔ２に制御されてストアしたオーバ値Ｄを出力す
る。このときセレクタ１５および第１加算器１８
は、制御パルスＴ３が入力されないので、オーバ
値Ｄをそのまま送出するため、第１リミツタ８に
はオーバ値Ｄが入力され、再び最大変換値による
制限を行なつて出力する。

そしてこのような補正処理は現サンプル点時間
中に制御パルスＴ２の高速補正サイクルで繰返え
し行なわれ、この現サンプル点時間中で加算器１
８からオーバ信号が出力されなくなつたとき補正
処理は停止する。

一方、上述のオーバ値Ｄの補正が現サンプル点
時間中に零にならなかつた場合、その残オーバ値
は、次回のサンプル点で入力されたデイジタルデ
ータ（値）に第３加算器２０で減算処理されて次
のサンプル点時間で補正することになる。

たとえば、第６図におけるＰ点について説明す
れば、このサンプル点では第１シフトレジスタ１
には前回サンプル点の7Vを示すデータ（前回値
Ｂ）の反転データ（−7V）がストアされている
ため、第１加算器１８では現サンプル点（第６図
Ｐ点）の15Vを示すデータ（現在値Ａ）とによつ
て加算処理することにより、差分値Ｃは8V（15V
−7V）のデータとして出力される。

第１リミツタ８は正側では3Vを最大変換値に
設定しているため、第１リミツタ８は3Vのデー
タを出力し、第２加算器１９は8Vと−3Vとを加
算して5Vのオーバ値Ｄを示すデータを出力す
る。

そして上述の5Vのデータ（オーバ値Ｄ）は第
２シフトレジスタ１４にストアされ、制御パルス
Ｔ２で再び第１加算器１８から出力される。

この出力は再び第１リミツタ８で制限されて、
これより3Vを示すデータが出力され、第２加算
器１９は5Vと−3Vの加算を行なつて新たに2Vの
オーバ値Ｄを示すデータを出力する。

上述の2Vのオーバ値Ｄを示すデータは、三度
び第１加算器１８から出力されるが、今度は第１
リミツタ８の制限を受けることなく、これより出
力される。

その結果、Ｐ点におけるデイジタル値はそのサ
ンプル点時間中に、制御パルスＴ３でＤ―Ａ変換
する他に制御パルスＴ２の高速補正サイクルで２
回補正処理されてＤ―Ａ変換を行なうことにな
る。

なお第２制御パルス発生回路１３は、アナログ
アキユームレータ用サンプルホールドクロツク
SH１，SH２を出力するが、この出力は第１サン
プル点に１回、およびオーバフローが生じている
とき以外は阻止することにより、無意味なサンプ
ルホールドの繰返えしを防止している。そのため
サンプルホールド回路の誤差が減少し、直線性も
改善される。

第７図は前述の第５図に示した構成のさらに具
体化した回路を示し、デイジタル信号は７ビツト
により構成するも、最上位のビツトは、データ
（値）の正負を判別するためのサインビツトとし
て使用される。

第１インバータ回路２１は、デイジタル信号の
各ビツトに対してインバータが接続されるように
設けられて、データの補数を出すためにデータを
反転している。

第３加算器２０は第２加算器１９からのオーバ
値Ｄのデータと、上述のインバータ回路２１から
のデータの加算および２の補数加算を行なう。

この場合、第３加算器２０において、加算結果
が６ビツトで表示される最高値2⁵以上の値になる
場合、すなわちオーバフローまたはアンダフロー
になつた場合、サインビツトに対し桁上げが生
じ、このサインビツトの内容が変化して正、負が
反転した誤つたデータとなることがある。

上述のオーバフローは正側、アンダフローは負
側であり、これらを検出するためにサインビツト
を並列に入力加算している。

すなわち、第２加算器２０の出力側における７
ビツト目、８ビツト目は前述のオーバフローおよ
びアンダフローの検出信号を出力し、データの加
算結果がサインビツトを反転させない範囲では、
両ビツトは正または負のサインビツトに対応した
同じ符号を出力している。

しかし、正側のオーバフローが生じたときは、
７ビツト目が“１”、８ビツト目が“０”の検出
信号を出力し、また負側のアンダフローが生じた
ときは、７ビツト目が“０”、８ビツト目が
“１”の検出信号を出力する。

そのためインバータ２６が８ビツト目の信号を
反転することによつて、正側のオーバフローでは
アンドゲート２７から“１”のオーバフロー信号
OFを出力し、負側のアンダフローではオアーゲ
ート２８から“０”のアンダフロー信号を出
力する。

第２リミツタ１６は、正側制限回路２９および
負側制限回路３０とにより構成されている。

上述の正側制限回路２９は加算器２０のデータ
ビツトの値の正側を制限するものであつて、オア
ーゲートを各ビツトに接続し、前述のアンドゲー
ト２７の信号OFを共通信号として構成されてい
る。そしてこのアンドゲート２７から正側のオー
バフロ信号OF（“１”）が入力されることによ
り、データビツトをオール“１”の正側制限値に
変換して出力、これを正側制限としている。

前述の負側制限回路３０はデータビツトの値の
負側を制限するものであつて、アンドゲートを各
ビツトに接続し、前述のオアーゲート２８からの
信号を共通信号として構成されている。そし
てこのオアーゲート２８から負側のアンダフロー
信号（“０”）が入力されることにより、デー
タビツトをオール０の負側制限値に変換して出力
し、これを負側制限としている。

このように第３加算器２０でデータビツトのオ
ーバフロー、およびアンダフローを検知し、第２
リミツタ１６で制限することによりデータの誤り
を防止することができる。

なお第１シフトレジスタ１には、前述の第３加
算器２０の８ビツト目の出力をサインビツトとし
て入力している。

第２ゲート回路１７は、入力デイジタルデータ
の各ビツトに対しアンドゲートが接続され、制御
パルスＴ３を共通信号として構成されている。

第１加算器１８は、第２ゲート回路１７からの
デイジタルデータと、セレクタ１５によつて選択
された第１シフトレジスタ１、または第２シフト
レジスタ１４からのデータとの加算、および２の
補数加算を行なう。

上述の第１加算器１８の出力側では、第１リミ
ツタ８で制限する最大変換値のオーバ検出回路を
構成し、この構成のために、第１加算器１８はサ
インビツトを並列に入力加算し、出力側はサイン
ビツトを含めて８ビツトを備えている。

前述の第１リミツタ８で制限する最大変換値は
OVを基準点として正側に3V、負側に4Vに設定さ
れているため、データで表示すると、７ビツトの
データのうち下位２ビツトで表示される範囲であ
り、正側では“11”、負側では“00”が最大変換
値のデータとなる。

そのため、最大変換値の正側のオーバフローは
７ビツトのデータの内、上位５ビツトに“１”の
ビツトが存在すれば、そのデータがオーバフロー
していると判定され、また負側のアンダフロー
は、７ビツトのデータの内、上位５ビツトに
“０”のビツトが存在すれば、そのデータやアン
ダフローしていると判定される。

オアーゲート３１は、第１加算器１８の出力側
で３ビツト〜７ビツトの出力中に“１”の信号が
存在するかを検出して正側のオーバフローを判定
し、またナンドゲート３２は、上述の３ビツト〜
７ビツトの出力中に“０”の信号が存在するかを
検出して、負側のアンダフローを判定している。

前述のオアーゲート３１から信号“１”が出力
されると、正側のオーバフローであり、このとき
サインビツトは正側のサイン“０”を出力してい
るためインバータ３３で反転することによつて、
アンドゲート３４から出力が生じ、この信号はオ
ーバフロー信号OFとなる。

またオアーゲート３５から生じる出力は、オー
バ信号OVERとなる。

前述のナンドゲート３２から信号“１”が出力
されると、負側のアンダフローであり、このとき
サインビツトは負側のサイン“１”を出力してい
るためアンドゲート３６から出力が生じ、この信
号はアンダフロー信号OFとなる。

またオアーゲート３５から生じる出力はオーバ
信号OVERとなる。

第１リミツタ８は正側制限回路３７と負側制限
回路３８とにより構成されている。

上述の正側制限回路３７はデータの正側を制限
するものであつて、オアーゲートをデータビツト
の各ビツトに接続し、前述のアンドゲート３４の
信号OFを共通信号として構成されている。そし
てこのアンドゲート３４から、データビツトをオ
ール“１”の正側制限値に変換して出力し、これ
を正側制限としている。

前述の負側制限回路３８は、データの負側を制
限するものであつて、アンドゲートをデータビツ
トの各ビツトに接続し、前述のアンドゲート３６
の信号UFをインバータ３９で反転して共通信号
として構成されている。そして前述のアンドゲー
ト３６からアンダフロー信号UFがインバータ３
９を介して入力されることにより、データビツト
をオール“０”の負側制限値に変換して出力し、
これを負側制限としている。

そしてＤ―Ａコンバータ３に対してはデータを
持つたるビツトと、サインビツトからなる３ビツ
トで出力される。

第２インバータ回路２２は、データビツトの各
ビツトに対してインバータが設けられ、データの
補数を出すためにデータを反転している。

第２加算器１９は、第１リミツタ８から出力さ
れる下位２ビツトのデータと、第１加算器１８か
ら出力されるサインビツトを含む７ビツトのデー
タとの加算および２の補数加算を行なう。

第１ゲート回路１０は上述の第２加算器１９の
各出力ビツトに対してアンドゲートを接続し、前
述のオアーゲート３５からのオーバ信号OVERを
共通信号として構成している。

前述の第２加算器１９は、データが出力された
とき常時加算処理を行なつているが、上述の第１
ゲート回路１０がゲートを開かない限り出力され
ない。そのため第２加算器１９は、第１ゲート回
路１０がゲートを開くオーバ値Ｄの加算時のみ出
力されることになる。

このように構成されることによつて、上述の回
路は、第５図、第６図で詳述した動作を行なう。

【図面の簡単な説明】

第１図はこの発明が対象とするデイジタル・ア
ナログ変換回路の原理を示す回路ブロツク図、第
２図は第１図に示したアナログアキユームレータ
の一例を示す回路ブロツク図、第３図は第１図に
示したデイジタル・アナログ変換回路に補正機能
を付加したデイジタル・アナログ変換回路の回路
ブロツク図、第４図はこの発明によるデイジタ
ル・アナログ変換回路の基本構成を示す回路ブロ
ツク図、第５図は第４図の基本構成を具体化した
デイジタルセクシヨンの回路ブロツク図、第６図
はそのタイムチヤート、第７図はさらに具体化し
たデイジタル・アナログ変換回路のデイジタルセ
クシヨンを示す回路ブロツク図である。 １…第１シフトレジスタ、２…第１減算器、３
…Ｄ―Ａコンバータ、４…アナログアキユームレ
ータ、８…第１リミツタ、９…第２減算器、１１
…第３減算器、１２…第１制御パルス発生回路、
１４…第２シフトレジスタ、１５…セレクタ、１
８…第１加算器、１９…第２加算器、２０…第３
加算器。

Claims (1)

1. 【特許請求の範囲】 １ デイジタル信号の各サンプル点において現サ
   ンプル点のデイジタル値と１サンプル点前のデイ
   ジタル値との差分を取出し、この差分をＤ―Ａコ
   ンバータに供給してアナログ値に変換し、このア
   ナログ値をアナログアキユームレータで順次累算
   して入力デイジタル信号をアナログ信号に変換す
   る変換回路において、 入力されたデイジタル値が前記Ｄ―Ａコンバー
   タの最大変換値よりオーバしたとき、該入力デイ
   ジタル値を該最大変換値に制限して前記Ｄ―Ａコ
   ンバータに供給するリミツタと、 前記リミツタの入力デイジタル値の前記最大変
   換値に対するオーバ値を検出する検出回路と、 前記デイジタル信号のサンプルレートの１サイ
   クルの初めにおいて前記差分を前記リミツタに供
   給し、該１サイクルの残りの期間において前記オ
   ーバ値を高速の補正サイクルで前記リミツタに繰
   返し供給するセレクタとを設けたことを特徴とす
   る デイジタル・アナログ変換回路。 ２ デイジタル信号の各サンプル点において現サ
   ンプル点のデイジタル値と１サンプル点前のデイ
   ジタル値との差分を取出し、この差分をＤ―Ａコ
   ンバータに供給してアナログ値に変換し、このア
   ナログ値をアナログアキユームレータで順次累算
   して入力デイジタル信号をアナログ信号に変換す
   る変換回路において、 入力されたデイジタル値が前記Ｄ―Ａコンバー
   タの最大変換値よりオーバしたとき、該入力デイ
   ジタル値を該最大変換値に制限して前記Ｄ―Ａコ
   ンバータに供給するリミツタと、 前記リミツタの入力デイジタル値の前期最大変
   換値に対するオーバ値を検出する検出回路と、 前記デイジタル信号のサンプルレートの１サイ
   クルの初めにおいて前記差分を前記リミツタに供
   給し、該１サイクルの残りの期間において前記オ
   ーバ値を高速の補正サイクルで前記リミツタに繰
   返し供給するセレクタと、 前記サンプルレートの１サイクルの終了時にお
   ける前記オーバ値分だけ次のサンプル点に関する
   前記差分を補正する回路とを設けたことを特徴と
   する デイジタル・アナログ変換回路。