JP2816467B2

JP2816467B2 - Ａ／ｄ変換回路

Info

Publication number: JP2816467B2
Application number: JP63114136A
Authority: JP
Inventors: 郁朗森脇
Original assignee: アナログ・デバイセズ株式会社
Priority date: 1988-05-11
Filing date: 1988-05-11
Publication date: 1998-10-27
Anticipated expiration: 2013-10-27
Also published as: JPH01284118A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は高速、高分解能のA/D変換回路に関する。

〔発明の概要〕

上記桁用のアップダウンカウンタの出力をD/A変換し
て入力信号から差引き、残差分を下位桁用にA/D変換し
て高分解能変換データを得ると共に、残差分がカウンタ
のLSB相当になったときにカウントを停止させるような
フイードバックループを形成し、また残差分がカウンタ
のLSBより上に設定された所定レベル以上／以下である
ことを弁別してカウントレートの高速／低速の切換えを
行うことにより、高速性能を得たA/D変換回路である。

〔従来の技術〕

中高速のA/Dコンバータには逐次比較方式が多く用い
られている。この方式は１階の変換が終了するまで入力
電圧が変化しないことを前提とするので、入力において
サンプルホールド回路が不可欠である。サンプルホール
ド回路は、追従遅れ（アクイジション・タイム）や信号
漏れ（フイードスルー）等があるために、動作可能な入
力周波数についての高域限界がある上、アナログ回路に
特有のダイナミックレンジの限界がある。このためサン
プルホールド回路が不要な第４図のようなトラッキング
方式A/Dコンバータを使用することがある。

第４図のA/Dコンバータは、入力の被変換電圧をコン
パレータ25で基準（零）と比較し、その出力（高レベル
／低レベル）でアップダウンカウンタ26のカウント方向
の制御を行いながらクロックパルスをカウントさせ、カ
ウント出力をD/Aコンバータ27でアナログ信号に変えて
入力から減算する構成である。コンパレータ25の入力電
圧が略零になったときのカウンタ26の出力がディジタル
変換データである。

この方式は、小振巾入力に対してはかなり高い入力周
波数に応答するが、大振巾入力には応答が遅い欠点があ
り、またカウントアップダウンにより出力ディジタル値
が常に入力電圧に追従するので、出力が1LSBのばたつき
を有している欠点がある。またコンパレータ25（オペア
ンプ）のオフセット、リニアリティ等の問題で分解能
（ダイナミックレンジ）に限界があり、12ビット程度が
上限である。

一方、特に高分解能の用途に第５図に示すようなサブ
レンジング方式のA/Dコンバータが使用されている。第
５図において、入力電圧はサンプルホールド回路31でサ
ンプルホールドされ、減算器32を介して例えばフラッシ
ュ形のA/Dコンバータ33に供給される。A/Dコンバータ33
の出力は上位桁出力としてラッチ回路37に入力されると
共に、D/Aコンバータ34でアナログ電圧に変換され、減
算器32に入力される。減算器32からは、入力電圧と変換
電圧との誤差分（残差分）が得られ、これがアンプ35で
所定ゲインの増幅を受けてから第２のA/Dコンバータ36
に供給される。A/Dコンバータ36の出力は下位桁（サブ
レンジ）出力としてラッチ回路37を通して上位桁と共に
導出される。

このサブレンジング方式では、A/Dコンバータ33、36
の組合せにより、相当量の分解能が得られ、第４図の入
力側のコンパレータ25に起因する誤差も生じないのが特
徴である。

〔発明が解決しようとする課題〕

第５図に示すサブレンジング方式のA/Dコンバータ
は、A/Dコンバータ33、36が順次シーケンシャル動作を
行うので、高速動作に限界が生じる上、逐次比較方式と
同様にサンプルホールド回路31が不可欠で、そのダイナ
ミックレンジの限界により、分解能が実質的に制限され
てしまう問題がある。

本発明は上述の問題にかんがみ、高速かつ高分解能の
A/Dコンバータを提供することを目的とする。

〔課題を解決するための手段〕

本発明のA/D変換回路は、クロックパルスを計数して
変換データの上位ビット群を生成するアップダウンカウ
ンタ20と、上記アップダウンカウンタ20の出力をアナロ
グ値に変換するD/Aコンバータ21と、変換すべきアナロ
グ入力信号と上記D/Aコンバータ21の出力との差分を得
る減算器３と、上記減算器３の出力をディジタル値に変
換して上記上位ビット群と連結する下位ビット群を生成
するA/Dコンバータ12と、上記減算器３から得られる残
差分（ｉ）の極性及び大きさを弁別して、カウント方向
の制御及び残差分が下位ビット群のレンジFRに入ったと
きのカウント停止を夫々行うカウント制御部（コンパレ
ータ13、14、16、ゲート17〜18等）とを具備する。

更に、本発明の別の特徴によれば、残差分の大きさに
より、カウンタ20のカウントレートを高速／低速に切換
えている。高速カウントレートはA/Dコンバータ12の変
換レートと等しくてよい。またA/Dコンバータ12で下位
ビット群を生成するときに、更にその上位ビット群を導
出させて、それが零か否かで残差分がサブレンジFRに収
束したことを検知し、このときカウント停止とする構成
になっている。カウンタ20のLSB相当分の残差分変化がA
/Dコンバータ12で生成する下位ビット群のフルスケール
に対応するように、減算器３とA/Dコンバータ12との間
にアンプ10が介在されている。

〔作用〕

残差分の大きさを弁別して下位ビット群のレンジ（サ
ブレンジ）内に収束したことを検出し、カウンタ20を停
止させるようなループ制御になっている。残差分の弁別
に要するコンパレータの入力ダイナミックレンジは極め
て小さい。アップダウンカウンタ20は残差分の大きさに
応じてサブレンジ用A/Dコンバータ12とは並行的に動作
し、入力変化に追従するので、入力端にサンプルホール
ド回路が不要である。

残差分が大きいときには、サブレンジに収束する速度
が極めて大きく、サブレンジに近づくと減速され、サブ
レンジにおけるA/D変換レートと整合した速度でスムー
ズに収束する。アンプ10のゲイン設定により、上位ビッ
ト群と下位ビット群とは線形連続する。

〔実施例〕

第１図に本発明を実施した24ビットA/Dコンバータの
ブロック回路図を示す。入力端子１に与えられた入力信
号電流I_inは、分流点２と抵抗R2〜R4とから成る減算器
３においてD/Aコンバータ21の出力が差引かれ、残差電
流ｉがオぺアンプ10の一方の入力に供給される。分流点
２から抵抗R2に流入する差引き電流ｉ′はD/Aコンバー
タ21が介在する後述のサーボループにより入力電流I_in
に略等しくされていて、従って残差電流ｉは極く僅かで
ある。例えばD/Aコンバータ21の出力が16ビットの場
合、残差分はフルケース入力の1/2¹⁶以下である。なお
抵抗R4の一端に与えられるD/Aコンバータ21の出力を
ｖ、抵抗R3の一端の電位を零、オペアンプ10の−入力を
零電位とすると、分流電流ｉ′は、であり、ｉ′＝I_inとなるようなフイードバック路が形
成されている。

オペアンプ10は帰還抵抗R1を持つ所定ゲインの反転ア
ンプとして機能する。＋入力は接地である。このオペア
ンプ10の出力はサンプルホールド回路11を介して下位A/
Dコンバータ12のアナログ入力V_in及びレベル検出手段で
あるアナログコンパレータ13、14の各入力に夫々与えら
れる。

なお入力信号I_inのダイナミックレンジが非常に大き
くても、オペアンプ10の入力の残差電流ｉのダイナミッ
クレンジは常に1/2¹⁶以下に減縮されている。従ってオ
ペアンプ10が有している大振幅非直線特性の影響は殆ど
生じない。またサンプルホールド回路11についても、同
様に扱う信号のダイナミックレンジが小さいので、入出
力の非直線誤差は無視し得る。サンプルホールド回路11
は次のA/Dコンバータ12が逐次比較式の場合に必要であ
り、フラッシュ形の場合は不要である。

下位A/Dコンバータ12は例えば12ビットの逐次比較式
であってよく、出力の下位８ビットが残差部分の変換デ
ータとして出力段の24ビットラッチ回路22に導出され
る。12ビット中の上位４ビットは、全24ビットの変換出
力中の上位16ビット分の下位４ビット分とオーバーラッ
プして変換出力される。A/Dコンバータ12の上位４ビッ
ト出力はレベル検出手段であるディジタルコンパレータ
16にも与えられ、その出力がアナログコンパレータ13、
14の出力と共に上位A/Dコンバータの変換制御信号とし
て利用される。

上位A/Dコンバータは16ビットのアップダウンカウン
タ20で構成されていて、その出力が上位16ビットの変換
データとして24ビットラッチ回路22に導出されると共
に、既述のD/Aコンバータ21のディジタル入力に供給さ
れる。D/Aコンバータ21は入力電流I_inとほぼ等しい分流
電流ｉ′を形成するために電圧出力ｖを発生する。

次に第２図のグラフを参照しながら、アナログコンパ
レータ13、14及びディジタルコンパレータ16によるアッ
プダウンカウンタ20の制御について説明する。まずアナ
ログコンパレータ13においてサンプルホールド回路11の
出力の残差分ｘが10V以上であると判定されたときに
は、低レベル出力がオアゲート15を介してナンドゲート
18に入力され、ゲートが開かれる。これにより端子４に
与えられている2.5MHzのクロックパルスが、ナンドゲー
ト18からオアゲート19を介してアップダウンカウンタ20
のクロック入力CLKに供給される。

一方、ディジタルコンパレータ16には上位４ビットオ
ール零の信号OOOOがＢ入力に供給されていて、そのＡ入
力のA/Dコンバータ12の上位４ビット出力との比較が行
われている。残差分ｘが10V以上の場合には、Ａ＞Ｂで
あるからコンパレータ16のＡＢの不等出力が高レベル
になり、これがアップダウンカウンタ20のU/D入力に与
えられてカウンタ20が計数増加方向となる。

従って第２図の直線Ａに示すように、アップダウンカ
ウンタ20の計数値は0.4μsec/ステップの極めて速い速
度で増大し、残差分がアクセスレンジARに近づく方向に
減少する。このアクセスレンジARはA/Dコンバータ12の
上位４ビット出力に対応する領域であり、この領域はA/
Dコンバータ12の下位８ビットの領域（サブレンジFR）
に隣接し、かつアップダウンカウンタ20の下位４ビット
分とオーバーラップしている。下位８ビット及び上位４
ビットが全て１のとき、即ちA/Dコンバータ12がフルス
ケールのときに、その出力の残差分ｘが10Vになるよう
にオペアンプ10のゲインが設定されている。

このようにしてカウンタ20の計数値が増大すると、D/
Aコンバータ21の出力電圧ｖが増大し、分流点２から流
出する差引き電流ｉ′が増加し、残差電流ｉが減少す
る。このフイードバック動作により、残差分が第２図の
アクセスレンジARに入る。このときサンプルホールド回
路11の出力ｘは10V以下となる。

ｘ＜10Vで、アナログコンパレータ13の出力が高レベ
ルとなり、ゲート18が閉じられる。この状態で、A/Dコ
ンバータ12のコンバージョンコマンドC.C入力には、約2
00kHzのクロック端子５から供給されていて、５μsecご
とに変換動作が行われる。変換が開始されるたびにA/D
コンバータ12は低レベルのビジー信号を導出し、この
信号により、サンプルホールド回路11がホールド状態
にされると共に、信号がナンドゲート17、オアゲート
19を介してカウンタ20のクロック入力に供給される。従
ってカウンタ20は第２図の直線Ｂで示すように５μsec/
ステップの速度（直線Ａの約1/12の傾斜）でカウントア
ップされる。なおこのときA/Dコンバータ12の上位４ビ
ット出力は零でないから、ディジタルコンパレータ16の
Ａ＝Ｂ出力が低レベルであり、ナンドゲート17が開いて
いる。

アップダウンカウンタ20のカウントアップにより、残
差分がA/Dコンバータ12の下位８ビットのレンジFR（残
差レンジ又はサブレンジ）に入ると、ディジタルコンパ
レータ16のＡ＝Ｂ出力が高レベルになり、ゲート17が閉
じられる。従ってアップダウンカウンタ20の計数が停止
し、その計数出力がラッチ回路22にラッチされ、24ビッ
ト中の上位16ビットが確定する。

このとき入力電流I_inと差引き電流ｉ′とはカウンタ2
0の出力の1LSB以下の精度で一致し、残差電流ｉがオペ
アンプ10に供給されている。オペアンプ10の出力電圧は
約0.65V（10/16）以下であり、これがA/Dコンバータ12
の下位８ビットのサブレンジFRの領域において５μsec
のサイクルで変換され、全24ビット中の下位８ビットと
してラッチ回路22に導出される。

第２図のＣに示すように、入力変動が下位８ビットの
サブレンジFR内であれば、この変動に追従してA/Dコン
バータ12のみが動作する。また入力変動がサブレンジFR
を越えるとアップダウンカウンタ20も同時に動作し、上
位12ビットが変化する。

なおカウンタ20の計数値がアクセスレンジAR及びサブ
レンジFRを飛び越えた場合には、入力電流I_inよりもD/A
コンバータ21で発生される差引き電流ｉ′が大きいの
で、サンプルホールド回路11の出力ｘが負になり、これ
がアナログコンパレータ14で検出される。この場合に
は、コンパレータ14の低レベル出力がオアゲート15から
ナンドゲート18に与えられて、2.5MHzのクロックパルス
がカウンタ20に供給される。

一方、ディジタルコンパレータ16は、A/Dコンバータ1
2の出力ＡがＢ（零）より大きくないこと（Ａ＜Ｂ）を
検出し、その低レベル出力でカウンタ20がダウンカウン
トに切換えられる。従って第２図直線Ａ′のように、入
力からカウンタ20の計数値を引いた残差分は、2.5MHzの
クロック速度でアクセスARに入り、その後は直線Ｂ′の
ように200kHzの変換サイクルの速度で８ビットのサブレ
ンジFRに入る。なお残差分が直線Ａ′に沿って変化して
サブレンジFRに直接入る場合もある。

以上のようにして得られる24ビットのディジタル変換
出力のLSBに対応する入力電流I_inを10pAすると、第１図
のA/Dコンバータはフルスケールの167μＡ以下の入力を
扱うことができる。ダイナミックレンジは約150dBであ
る。下位８ビットのフルスケールは256μＡの入力に相
当し、アップダウンカウンタ20のLSBの“1"はその１桁
上の5.12μＡに相当する。従って残差分を増幅するオペ
アンプ10はカウンタ20の1LSB相当分の入力電流変化が生
じたとき、0.625V（10/16）の出力電圧変化が生じるよ
うなゲインを有している。この場合、帰還抵抗R1は約12
0kΩである。入力電流がカウンタ20の4LSB（約82μＡ）
だけ変化したときには、10Vの出力がオペアンプ10から
生じる。カウンタ20のフルスケールをオペアンプ10の出
力電圧に変換すると40960Vとなるが、上述のとおり、入
力に追従するフイードバックサーボによりオペアンプ10
の出力は過渡状態でも直ちに10V以下に抑えられ、安定
状態で0.625V以下のサブレンジに収束される。

以上の実施例の外に種々の変形が可能である。例えば
第１図のA/Dコンバータ12はユニポーラ（単極）信号を
変換するタイプであるが、正負に変化するバイポーラ信
号を扱うタイプであってもよい。この場合、第３図の変
形例に示すようにA/Dコンバータ12として14ビットを用
い、そのMSB出力（符号ビット）をカウンタ20のアップ
／ダウンのコントロールに使用する。また14ビットA/D
コンバータ20のMSB−１出力をカウントレートの切換え
に使用する。即ち、残差分ｘが正負の10V以上の値のと
きMSB−１が“1"となるので、アンドゲート18及びオア
ゲート19を介して2.5MHzのクロックをカウンタ20に供給
する。またMSB−１が“0"のときは、残差分がアクセス
レンジARにあるので、A/Dコンバータ12の変換ごとに生
じる200kHzのビジー信号をアンドゲート17からカウン
タ20に供給する。A/Dコンバータ12のMSB−１出力はイン
バータ15aを介してアンドゲート12に与えられ、このゲ
ートを開く。MSB−１〜MSB−５の４ビット分が零（Ａ＝
Ｂ）とコンパレータ16が判定したときには、カウント出
力がレンジFRにあるので、Ａ＝Ｂの高レベル出力をイネ
ーブル▲▼に与えてカウンタ20を停止させる。これ
によりカウンタ20の16ビット出力が固定されると共に、
入力に対する残差分がA/Dコンバータ12の下位８ビット
から得られる。

このバイポーラ形の例では、第２図のアクセスレンジ
ARは、下位８ビットのサブレンジFRの上下に４ビットず
つ付加されることになり、完全な対称動作になる。

以上の実施例では、入力アナログ信号を電流としてい
るが、電圧入力も可能であり、この場合には差動アンプ
の２つの入力に被変換入力電圧とD/Aコンバータ21の出
力電圧とを供給して減算器３を構成する。

また以上の実施例では、カウンタ20の出力とA/Dコン
バータ12の出力（サブレンジ）とが線形連続するが、こ
れらが互いに一部オーバーラップしていてもよい。この
場合には、出力部においてオーバーラップ分を修正する
ディジタルコレクション回路を設ける。

〔発明の効果〕

本発明によると、残差分の大きさに応じて複数のレン
ジごとに高から低に変化する異なるカウントレートを設
定し、残差分が大のときに高速カウントレートでサブレ
ンジに近ずき、サブレンジの近傍では低速でサブレンジ
に収束するので、大振巾入力に対して高速高分解能の変
換が可能で、しかもメインレンジとサブレンジとの比が
大でも、ダンピングの効いたスズームな変換が行なわれ
る。つまリカウントレートがサブレンジへの収束の近傍
までは高速で、収束レンジに近づいたらサブレンジのA/
D変換に合った低速に切換わるので、比較的低速のA/Dコ
ンバータを用いても、メインレンジの変換に要する時間
を短くすることができ、高分解能の変換を高速で実行さ
せることができる。また高速カウントレートで直接サブ
レンジに飛び込むことがないので、、MHzオーダの高速
カウントレートを設定しても、フイードバックループの
遅延時間等により系がハンチングを起こすことがなく、
収束力を与えるダンピング効果が得られる。

【図面の簡単な説明】

第１図は本発明の実施例を示すA/Dコンバータのブロッ
ク回路図、第２図は変換動作を説明する信号レンジのグ
ラフ、第３図はバイポーラ形A/Dコンバータをサブレン
ジに使用する場合の要部ブロック回路図、第４図は従来
のトラッキング方式A/Dコンバータのブロック回路図、
第５図は従来のサブレンジング方式のA/Dコンバータの
ブロック回路図である。なお図面に用いた符号において、３……減算器 10……オペアンプ 11……サンプルホールド回路 12……A/Dコンバータ 16……ディジタルコンパレータ 20……アップダウンカウンタ 21……D/Aコンバータ 22……ラッチ回路である。

Claims

(57)【特許請求の範囲】

【請求項１】クロックパルスを計数して変換データの上
位ビット群を生成するアップダウンカウンタと、上記アップダウンカウンタの出力をアナログ値に変換す
るD/Aコンバータと、変換すべきアナログ入力信号と上記D/Aコンバータの出
力との差分を得る減算器と、上記減算器の出力をディジタル値に変換して上記上位ビ
ット群と連結する下位ビット群を生成するA/Dコンバー
タと、上記減算器から得られる残差分の極性に従って上記カウ
ンタのカウント方向の制御を行なうと共に、上記上位ビ
ット群の変換レンジ中に設けられた所定レベル及び上記
上位ビット群と下位ビット群との境界レベルを夫々弁別
して、上記残差分が上記所定レベル以上のとき高速カウ
ントレート、上記所定レベルと境界レベルとの間のとき
低速カウントレート、上記境界レベル以下のときカウン
ト停止の制御を夫々行なうカウント制御部とを具備する
A/D変換回路。
【請求項２】上記低速カウントレートが、上記A/Dコン
バータの変換レートに等しいことを特徴とする請求項１
に記載のA/D変換器。
【請求項３】上記A/Dコンバータは、上記アップダウン
カウンタが生成する上位ビット群に連結される下位ビッ
ト群と、この下位ビット群の上部のビット群であるレン
ジ弁別用ビット群とを生成し、上記カウント制御部は、上記レンジ弁別用ビット群が全
てゼロであることを検出する検出手段を備え、レンジ弁
別用ビット群が全てゼロのとき、この検出手段の出力に
よりカウントを停止させることを特徴とする請求項１に
記載のA/D変換回路。
【請求項４】上記検出手段の不等検出出力（２入力Ａ、
ＢについてＡ＞ＢまたはＡ＜Ｂの比較出力）でもって上
記アップダウンカウンタのアップダウン制御を行なうこ
とを特徴とする請求項３に記載のA/D変換回路。
【請求項５】上記カウント制御部は、上記A/Dコンバー
タの符号ビット出力でもって上記カウンタのアップダウ
ン制御を行なうことを特徴とする請求項３に記載のA/D
変換回路。
【請求項６】上記カウント制御部は、上記A/Dコンバー
タの符号ビットを除いた最上位ビット出力でもって上記
カウンタのカウントレートを高速／低速に切換えること
を特徴とする請求項５に記載のA/D変換回路。
【請求項７】上記A/Dコンバータが単極性タイプであ
り、上記カウント制御部は上記減算器出力の残差分が上
記所定レベル以上であること又は負極性であることを夫
々検出する検出手段を備え、残差分が上記所定レベル以
上であるとき又は負極性であるとき、検出出力により高
速カウントレートを設定することを特徴とする請求項１
に記載のA/D変換回路。