JPS6237847B2 - - Google Patents
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- JPS6237847B2 JPS6237847B2 JP56121294A JP12129481A JPS6237847B2 JP S6237847 B2 JPS6237847 B2 JP S6237847B2 JP 56121294 A JP56121294 A JP 56121294A JP 12129481 A JP12129481 A JP 12129481A JP S6237847 B2 JPS6237847 B2 JP S6237847B2
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- 230000001360 synchronised effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
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- 238000012935 Averaging Methods 0.000 description 2
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01G—WEIGHING
- G01G23/00—Auxiliary devices for weighing apparatus
- G01G23/18—Indicating devices, e.g. for remote indication; Recording devices; Scales, e.g. graduated
- G01G23/36—Indicating the weight by electrical means, e.g. using photoelectric cells
- G01G23/37—Indicating the weight by electrical means, e.g. using photoelectric cells involving digital counting
- G01G23/3707—Indicating the weight by electrical means, e.g. using photoelectric cells involving digital counting using a microprocessor
- G01G23/3714—Indicating the weight by electrical means, e.g. using photoelectric cells involving digital counting using a microprocessor with feedback means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/48—Servo-type converters
-
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はＡ−Ｄ変換器に関する。
従来、高分解能のＡ−Ｄ変換器は応答速度が遅
い欠点があり、測定対象にノイズを含むため多数
の測定値を平均する必要があるような場合、測定
に長時間を要する欠点があつた。例えば、電子天
びんにおいて、第１図に例示するように１回のＡ
−Ｄ変換信号を得るのに例えば2.6秒を要し、そ
の20個のデータの平均値を算出する場合、被秤量
物を天びん皿に載せてから表示が現れるまで52秒
間を要する。
い欠点があり、測定対象にノイズを含むため多数
の測定値を平均する必要があるような場合、測定
に長時間を要する欠点があつた。例えば、電子天
びんにおいて、第１図に例示するように１回のＡ
−Ｄ変換信号を得るのに例えば2.6秒を要し、そ
の20個のデータの平均値を算出する場合、被秤量
物を天びん皿に載せてから表示が現れるまで52秒
間を要する。
また従来、２n（ｎ＝０、１、２、３、……）
の比を有するｎ個の抵抗器を用いた重み抵抗型Ｄ
−Ａ変換器を利用したＡ−Ｄ変換器が知られてい
るが、高範囲の抵抗値を正確に調製することが困
難であり、実現できたとしても非常に高価なもの
となる欠点があつた。
の比を有するｎ個の抵抗器を用いた重み抵抗型Ｄ
−Ａ変換器を利用したＡ−Ｄ変換器が知られてい
るが、高範囲の抵抗値を正確に調製することが困
難であり、実現できたとしても非常に高価なもの
となる欠点があつた。
本発明の目的は、精密な抵抗器を必要とせず、
且つ最小ビツト精度が高く、短時間に多数の平均
化を行なうことができ、しかも安価に製作するこ
とのできるＡ−Ｄ変換器を提供することにある。
且つ最小ビツト精度が高く、短時間に多数の平均
化を行なうことができ、しかも安価に製作するこ
とのできるＡ−Ｄ変換器を提供することにある。
本発明のＡ−Ｄ変換器は、要約すれば、このＡ
−Ｄ変換器よりも変換容量が小さい、すなわち、
ビツト数が少なく応答速度の速いＡ−Ｄ変換部
と、そのＡ−Ｄ変換部の変換範囲の上限又は下限
をこえたときの出力するオーバー信号又はアンダ
ー信号により内容物が増減するデジタルメモリー
と、そのデジタルメモリーの内容をアナログ信号
に逆変換するＤ−Ａ変換部と、そのＤ−Ａ変換部
の変換終了信号と同期して上記Ａ−Ｄ変換部を作
動させる同期手段と、当該Ａ−Ｄ変換器の入力端
子に印加されたアナログ信号とから上記Ｄ−Ａ変
換部のアナログ出力を減算して上記Ａ−Ｄ変換部
の入力に導入するアナログ減算器と、上記Ａ−Ｄ
変換部のデジタル出力と上記デジタルメモリーの
内容を加算するデジタル加算器とを有してなり、
上記入力端子に印加されたアナログ入力に対応す
るデジタル出力が上記デジタル加算器から取り出
されるよう構成したことを特徴としている。
−Ｄ変換器よりも変換容量が小さい、すなわち、
ビツト数が少なく応答速度の速いＡ−Ｄ変換部
と、そのＡ−Ｄ変換部の変換範囲の上限又は下限
をこえたときの出力するオーバー信号又はアンダ
ー信号により内容物が増減するデジタルメモリー
と、そのデジタルメモリーの内容をアナログ信号
に逆変換するＤ−Ａ変換部と、そのＤ−Ａ変換部
の変換終了信号と同期して上記Ａ−Ｄ変換部を作
動させる同期手段と、当該Ａ−Ｄ変換器の入力端
子に印加されたアナログ信号とから上記Ｄ−Ａ変
換部のアナログ出力を減算して上記Ａ−Ｄ変換部
の入力に導入するアナログ減算器と、上記Ａ−Ｄ
変換部のデジタル出力と上記デジタルメモリーの
内容を加算するデジタル加算器とを有してなり、
上記入力端子に印加されたアナログ入力に対応す
るデジタル出力が上記デジタル加算器から取り出
されるよう構成したことを特徴としている。
本発明のＡ−Ｄ変換部は、積分方式のＶ−Ｔ
（電圧−時間幅）変換型Ａ−Ｄ変換回路、積分方
式のＶ−Ｆ（電圧−周波数）変換型Ａ−Ｄ変換回
路、逐次比較型Ａ−Ｄ変換回路等により実施する
ことができる。
（電圧−時間幅）変換型Ａ−Ｄ変換回路、積分方
式のＶ−Ｆ（電圧−周波数）変換型Ａ−Ｄ変換回
路、逐次比較型Ａ−Ｄ変換回路等により実施する
ことができる。
本発明のＤ−Ａ変換部は、パルス幅変調型Ｄ−
Ａ変換、周波数変調型Ｄ−Ａ変換のいずれによつ
ても実現することができる。
Ａ変換、周波数変調型Ｄ−Ａ変換のいずれによつ
ても実現することができる。
本発明のデジタルメモリーは、例えば
アツプダウンカウンタのように１ビツトずつ
増加又は減少させる型式のもの、 複数ビツト、例えば４ビツト（１桁）ずつ増
加又は減少させ、オーバー信号が出ると反対に
１ビツトずつ減少させ、アンダー信号が出ると
１ビツトずつ増加させる型式のもの、 或いは、 まず逐次比較用レジスタMSB（最小ビツ
ト）をオンにし、Ｄ−Ａ変換器の出力を1/2FS
（フルスケール）にして、入力電圧と比較し、
もし入力電圧が1/2FSより大きければMSBをオ
ンにしたまま、また、もし1/2FSよりも小さけ
ればMSBをオフにして、次の1/4FSビツトをオ
ンにして比較する。このようにして順次上位ビ
ツトがLSB（最小ビツト）にいたるまでの各ビ
ツトのオン、オフを比較決定していく、いわゆ
る逐次比較型 によつて実施することができる。
増加又は減少させる型式のもの、 複数ビツト、例えば４ビツト（１桁）ずつ増
加又は減少させ、オーバー信号が出ると反対に
１ビツトずつ減少させ、アンダー信号が出ると
１ビツトずつ増加させる型式のもの、 或いは、 まず逐次比較用レジスタMSB（最小ビツ
ト）をオンにし、Ｄ−Ａ変換器の出力を1/2FS
（フルスケール）にして、入力電圧と比較し、
もし入力電圧が1/2FSより大きければMSBをオ
ンにしたまま、また、もし1/2FSよりも小さけ
ればMSBをオフにして、次の1/4FSビツトをオ
ンにして比較する。このようにして順次上位ビ
ツトがLSB（最小ビツト）にいたるまでの各ビ
ツトのオン、オフを比較決定していく、いわゆ
る逐次比較型 によつて実施することができる。
第２図に本発明実施例のブロツク図を示す。
この実施例のＡ−Ｄ変換器は、デジタル化すべ
きアナログ信号が印加される入力端子２、アナロ
グ減算器６、そのアナログ減算器６の出力をデジ
タル化する、ビツト数の小さいＡ−Ｄ変換部１、
そのＡ−Ｄ変換部１からの後述するオーバーまた
はアンダー信号をカウントアツプまたはカウント
ダウンするデジタルメモリー３、そのデジタルメ
モリー３の内容とＡ−Ｄ変換部１の出力を加算す
るデジタル加算器４、デジタルメモリー３の内容
をアナログ化してアナログ減算器６に供給するＤ
−Ａ変換部５、およびそのＤ−Ａ変換部５とＡ−
Ｄ変換部１との同期をとるための分周器７とによ
つて構成されており、デジタル加算器４の出力が
このＡ−Ｄ変換器のデジタル出力となる。
きアナログ信号が印加される入力端子２、アナロ
グ減算器６、そのアナログ減算器６の出力をデジ
タル化する、ビツト数の小さいＡ−Ｄ変換部１、
そのＡ−Ｄ変換部１からの後述するオーバーまた
はアンダー信号をカウントアツプまたはカウント
ダウンするデジタルメモリー３、そのデジタルメ
モリー３の内容とＡ−Ｄ変換部１の出力を加算す
るデジタル加算器４、デジタルメモリー３の内容
をアナログ化してアナログ減算器６に供給するＤ
−Ａ変換部５、およびそのＤ−Ａ変換部５とＡ−
Ｄ変換部１との同期をとるための分周器７とによ
つて構成されており、デジタル加算器４の出力が
このＡ−Ｄ変換器のデジタル出力となる。
Ａ−Ｄ変換部１は、例えば積分方式のＶ−Ｔ変
換型Ａ−Ｄ変換回路であつて、そのビツト容量は
当該Ａ−Ｄ変換器全体の容量に比べて格段に小さ
く、それだけに安価で、且つ変換応答速度が速
い。このＶ−Ｔ変換型Ａ−Ｄ変換回路は、基準電
圧−Vrefとアナログ入力V1をS1、S2により交互
に導入するスイツチ１１、積分器１２、コンパレ
ータ１３、制御部１４、カウンタ１５、及び、ク
ロツク発生器１６から構成され、アナログ入力の
大きさに比例したパルス幅の信号でゲートを開か
せ、このゲートを通過するクロツクパルス数を計
数してデジタル値とするものである。すなわち、
第３図に示すように、はじめS2がオフ、S1がオン
の状態の時間T1の間、積分器はV1により負方向
に積分され、次にS2がオン、S1がオフとなると積
分器は−Vrefによつて積分されることになり積
分方向は正方向に逆転し、コンパレータが積分器
出力がゼロになることを検出するまでTrefの間
つづき、以下、これらの動作を繰返す。制御部１
４はこの時間Trefの間、ゲートを開いてクロツ
クパルスをカウンタ１５に送る。この制御部１４
は時間Trefが所定の上限を超えたときオーバー
信号を発し、アナログ入力が負になつたときアン
ダー信号を発する。
換型Ａ−Ｄ変換回路であつて、そのビツト容量は
当該Ａ−Ｄ変換器全体の容量に比べて格段に小さ
く、それだけに安価で、且つ変換応答速度が速
い。このＶ−Ｔ変換型Ａ−Ｄ変換回路は、基準電
圧−Vrefとアナログ入力V1をS1、S2により交互
に導入するスイツチ１１、積分器１２、コンパレ
ータ１３、制御部１４、カウンタ１５、及び、ク
ロツク発生器１６から構成され、アナログ入力の
大きさに比例したパルス幅の信号でゲートを開か
せ、このゲートを通過するクロツクパルス数を計
数してデジタル値とするものである。すなわち、
第３図に示すように、はじめS2がオフ、S1がオン
の状態の時間T1の間、積分器はV1により負方向
に積分され、次にS2がオン、S1がオフとなると積
分器は−Vrefによつて積分されることになり積
分方向は正方向に逆転し、コンパレータが積分器
出力がゼロになることを検出するまでTrefの間
つづき、以下、これらの動作を繰返す。制御部１
４はこの時間Trefの間、ゲートを開いてクロツ
クパルスをカウンタ１５に送る。この制御部１４
は時間Trefが所定の上限を超えたときオーバー
信号を発し、アナログ入力が負になつたときアン
ダー信号を発する。
デジタルメモリー３は例えばカウンタであつ
て、上述したＡ−Ｄ変換部１のオーバーおよびア
ンダー信号をカウント入力として、オーバー信号
の入力によりその内容がカウントアツプされ、ア
ンダー信号の入力によりその内容がカウントダウ
ンされる。また、オーバー信号、アンダー信号と
もに入力のないときその内容を記憶する。デジタ
ル加算器４は、Ａ−Ｄ変換部１のデジタル出力と
デジタルメモリー３の内容を加算してその結果を
当該Ａ−Ｄ変換器のデジタル変換出力として出力
する。
て、上述したＡ−Ｄ変換部１のオーバーおよびア
ンダー信号をカウント入力として、オーバー信号
の入力によりその内容がカウントアツプされ、ア
ンダー信号の入力によりその内容がカウントダウ
ンされる。また、オーバー信号、アンダー信号と
もに入力のないときその内容を記憶する。デジタ
ル加算器４は、Ａ−Ｄ変換部１のデジタル出力と
デジタルメモリー３の内容を加算してその結果を
当該Ａ−Ｄ変換器のデジタル変換出力として出力
する。
Ｄ−Ａ変換部５は、デジタルメモリー３の内容
をアナログ信号に逆変換するもので、例えばパル
ス幅変調型Ｄ−Ａ変換器５１とローパスフイルタ
５２から構成されている。このパルス幅変調型Ｄ
−Ａ変換器５１は、基準電圧５３により規定され
る一定電圧で、且つ一定周期のパルス列において
設定されたデジタル入力に見合つたデユーテイ・
サイクルを発生させるものである。ここで注目す
べきことは、このＤ−Ａ変換に必要なクロツクパ
ルスとして、Ａ−Ｄ変換部１のクロツク発生器１
６の出力を分周器７により分周したものを用いて
いることである。また、制御部１４が発する変換
終了信号をデジタル加算器４に導入して加算実行
時を制御していることである。このクロツクの同
期化と加算実行の同期化は本発明の同期手段を構
成している。
をアナログ信号に逆変換するもので、例えばパル
ス幅変調型Ｄ−Ａ変換器５１とローパスフイルタ
５２から構成されている。このパルス幅変調型Ｄ
−Ａ変換器５１は、基準電圧５３により規定され
る一定電圧で、且つ一定周期のパルス列において
設定されたデジタル入力に見合つたデユーテイ・
サイクルを発生させるものである。ここで注目す
べきことは、このＤ−Ａ変換に必要なクロツクパ
ルスとして、Ａ−Ｄ変換部１のクロツク発生器１
６の出力を分周器７により分周したものを用いて
いることである。また、制御部１４が発する変換
終了信号をデジタル加算器４に導入して加算実行
時を制御していることである。このクロツクの同
期化と加算実行の同期化は本発明の同期手段を構
成している。
アナログ減算器６は入力端子２のアナログ入力
からＤ−Ａ変換部５のアナログ出力を減算してＡ
−Ｄ変換部１の入力端子に導入している。
からＤ−Ａ変換部５のアナログ出力を減算してＡ
−Ｄ変換部１の入力端子に導入している。
次に作用を説明する。
入力端子２にアナログ信号が入力されると、小
容量のＡ−Ｄ変換部１がデジタル信号に変換する
が、入力が大きい場合、オーバースケールにな
り、オーバー信号を出力する。このオーバー信号
によりデジタルメモリー３の内容がカウントアツ
プされ、このデジタルメモリー３の内容がＤ−Ａ
変換されて減算器６のマイナス側入力にフイード
バツクされるから、Ａ−Ｄ変換部１の入力電圧が
減少する。減少した結果がまだＡ−Ｄ変換部１の
測定範囲を越えておれば、デジタルメモリー３の
内容は順次増加し、測定範囲内になつたところで
カウントアツプが停止する。このときのメモリー
３のデジタル値とＡ−Ｄ変換部１の出力が加算器
４により加算されて、当該Ａ−Ｄ変換器のデジタ
ル出力が得られる。
容量のＡ−Ｄ変換部１がデジタル信号に変換する
が、入力が大きい場合、オーバースケールにな
り、オーバー信号を出力する。このオーバー信号
によりデジタルメモリー３の内容がカウントアツ
プされ、このデジタルメモリー３の内容がＤ−Ａ
変換されて減算器６のマイナス側入力にフイード
バツクされるから、Ａ−Ｄ変換部１の入力電圧が
減少する。減少した結果がまだＡ−Ｄ変換部１の
測定範囲を越えておれば、デジタルメモリー３の
内容は順次増加し、測定範囲内になつたところで
カウントアツプが停止する。このときのメモリー
３のデジタル値とＡ−Ｄ変換部１の出力が加算器
４により加算されて、当該Ａ−Ｄ変換器のデジタ
ル出力が得られる。
ここで注目すべきことは、デジタルメモリー３
の内容が定まるまでには多少の時間を必要とする
が、定まつたのちは、アナログ入力の変動幅が小
幅の場合、ビツト容量が極めて小さく高速のＡ−
Ｄ変換部１の測定周期で比較的短時間に、例えば
１秒間数10回という多数のデータを得ることがで
きることである。これを第４図に示す。従つて、
電子天びん、電子はかりのように、はかり皿に被
秤量物が載つてから機構が安定状態に達するまで
多少の時間を要するが、安定点に達したのちは外
乱による誤差を補正するため、いくつかの測定デ
ータを平均演算して測定値とする場合に都合がよ
い。特に精密測定を行なうため数10個ものデータ
の平均値を求める場合に効果が大きい。
の内容が定まるまでには多少の時間を必要とする
が、定まつたのちは、アナログ入力の変動幅が小
幅の場合、ビツト容量が極めて小さく高速のＡ−
Ｄ変換部１の測定周期で比較的短時間に、例えば
１秒間数10回という多数のデータを得ることがで
きることである。これを第４図に示す。従つて、
電子天びん、電子はかりのように、はかり皿に被
秤量物が載つてから機構が安定状態に達するまで
多少の時間を要するが、安定点に達したのちは外
乱による誤差を補正するため、いくつかの測定デ
ータを平均演算して測定値とする場合に都合がよ
い。特に精密測定を行なうため数10個ものデータ
の平均値を求める場合に効果が大きい。
本発明においてもう一つ注目すべきことは、Ａ
−Ｄ変換部１とＤ−Ａ変換部５の動作を同期させ
ているため精度が向上したことである。すなわ
ち、Ａ−Ｄ変換部１は積分型又は電荷平衡型、或
いは後述する電圧−周波数変換型のように、アナ
ログ入力を時間的に積分する方式のものであり、
一方、Ｄ−Ａ変換部５はデジタル入力から変換し
て得られた方形波信号をローパスフイルタ５２に
より平滑化する方式であるが、通常はリツプルを
含んでおり、このリツプルをローパスフイルタの
みにより除去しようとすればローパスフイルタの
時定数を非常に大きくしなければならず、出力が
安定するまで長時間を要することになる。これに
対し本発明によれば、Ｄ−Ａ変換部５の出力、す
なわちＡ−Ｄ変換部１の入力に多少のリツプルが
含まれていても、そのリツプル周期と同期してＡ
−Ｄ変換を行ない、或いは最終的デジタル出力と
なる加算処理が行なわれるので、リツプルによる
誤差を相殺したデジタル出力が得られる。
−Ｄ変換部１とＤ−Ａ変換部５の動作を同期させ
ているため精度が向上したことである。すなわ
ち、Ａ−Ｄ変換部１は積分型又は電荷平衡型、或
いは後述する電圧−周波数変換型のように、アナ
ログ入力を時間的に積分する方式のものであり、
一方、Ｄ−Ａ変換部５はデジタル入力から変換し
て得られた方形波信号をローパスフイルタ５２に
より平滑化する方式であるが、通常はリツプルを
含んでおり、このリツプルをローパスフイルタの
みにより除去しようとすればローパスフイルタの
時定数を非常に大きくしなければならず、出力が
安定するまで長時間を要することになる。これに
対し本発明によれば、Ｄ−Ａ変換部５の出力、す
なわちＡ−Ｄ変換部１の入力に多少のリツプルが
含まれていても、そのリツプル周期と同期してＡ
−Ｄ変換を行ない、或いは最終的デジタル出力と
なる加算処理が行なわれるので、リツプルによる
誤差を相殺したデジタル出力が得られる。
また、第３図に示すように、積分器出力の下降
時間T1をＤ−Ａ変換部５のリツプル周期の整数
倍に選び、時間T1と次の時間T1の間の時間を時
間T1に合わせておくことは入力信号の大きさに
よる変換周期の変動を防止するのに役立つ。
時間T1をＤ−Ａ変換部５のリツプル周期の整数
倍に選び、時間T1と次の時間T1の間の時間を時
間T1に合わせておくことは入力信号の大きさに
よる変換周期の変動を防止するのに役立つ。
第５図に、本発明の他の実施例を示す。
この実施例は、Ａ−Ｄ変換部１が積分方式のＶ
−Ｆ変換型（電荷平衡型）Ａ−Ｄ変換回路により
構成されている。このＶ−Ｆ変換型Ａ−Ｄ変換回
路は、正方向の定電流と負方向の定電流をスイツ
チにS1とS2の交互の切換えにより抵抗Rrefに通電
する電流切換器１７、アナログ入力回路の抵抗
R1と上記抵抗Rrefの接続点の電荷を積分する積
分器１８、コンパレータ１９、制御部２０、カウ
ンタ２１、及びクロツク発生器２２から構成され
ている。これの動作は、制御部２０によりスイツ
チS1かS2をクロツクに同期させて、一定の時間幅
でオン、オフさせる。アナログ入力V1が正極性
のときは負の定電流−Vrefに係るスイツチS1
が、負極性のときはS2がオン、オフして入力を打
ち消し合うように作動する。
−Ｆ変換型（電荷平衡型）Ａ−Ｄ変換回路により
構成されている。このＶ−Ｆ変換型Ａ−Ｄ変換回
路は、正方向の定電流と負方向の定電流をスイツ
チにS1とS2の交互の切換えにより抵抗Rrefに通電
する電流切換器１７、アナログ入力回路の抵抗
R1と上記抵抗Rrefの接続点の電荷を積分する積
分器１８、コンパレータ１９、制御部２０、カウ
ンタ２１、及びクロツク発生器２２から構成され
ている。これの動作は、制御部２０によりスイツ
チS1かS2をクロツクに同期させて、一定の時間幅
でオン、オフさせる。アナログ入力V1が正極性
のときは負の定電流−Vrefに係るスイツチS1
が、負極性のときはS2がオン、オフして入力を打
ち消し合うように作動する。
第６図に各部の波形図を示す。
積分器１８のコンデンサＣに蓄えられる電荷が
入力V1による電流I1と、スイツチを経て導入され
る定電流Irefの方形波パルスによるものにより丁
度打ち消し合う平衡状態をコンパレータ１９が検
出し、これを制御部２０にフイードバツクされて
この動作が続けられる。カウンタ２１はS1又はS2
のオン、オフ回数を一定時間計数してＡ−Ｄ変換
出力としている。制御部２０はS1又はS2のオン、
オフによる方形波の周波数が所定の上限を超えた
とき、アナログ入力が正ならばプラスオーバー信
号を発し、アナログ入力V1が負になつたときア
ンダー信号を発する。また、極性信号が加算器４
に導入され、カウンタ２１の出力が正か負かを判
別して加算動作が行なわれる。
入力V1による電流I1と、スイツチを経て導入され
る定電流Irefの方形波パルスによるものにより丁
度打ち消し合う平衡状態をコンパレータ１９が検
出し、これを制御部２０にフイードバツクされて
この動作が続けられる。カウンタ２１はS1又はS2
のオン、オフ回数を一定時間計数してＡ−Ｄ変換
出力としている。制御部２０はS1又はS2のオン、
オフによる方形波の周波数が所定の上限を超えた
とき、アナログ入力が正ならばプラスオーバー信
号を発し、アナログ入力V1が負になつたときア
ンダー信号を発する。また、極性信号が加算器４
に導入され、カウンタ２１の出力が正か負かを判
別して加算動作が行なわれる。
Ｄ−Ａ変換部５を制御するためのクロツク発生
器５４（これはクロツク発生器２２と共用しても
よい）の出力を整数に分周する分周器５５が設け
られ、この分周出力がカウンタ２１のリセツト端
子に導入されることでＡ−Ｄ変換部との同期がと
られる。それ以外の構成及び作用については第２
図の実施例について説明したことと同様である。
器５４（これはクロツク発生器２２と共用しても
よい）の出力を整数に分周する分周器５５が設け
られ、この分周出力がカウンタ２１のリセツト端
子に導入されることでＡ−Ｄ変換部との同期がと
られる。それ以外の構成及び作用については第２
図の実施例について説明したことと同様である。
さらに、本発明のＡ−Ｄ変換部１の変形実施例
として、逐次比較型Ａ−Ｄ変換回路を用いること
もできる。この逐次比較型Ａ−Ｄ変換回路の構成
を第７図に示す。
として、逐次比較型Ａ−Ｄ変換回路を用いること
もできる。この逐次比較型Ａ−Ｄ変換回路の構成
を第７図に示す。
変換開始と同時に、まず逐次比較用レジスタの
MSBをオンし、Ｄ−Ａ変換器の出力を1/2フルス
ケールにして入力電圧と比較し、もし、入力電圧
が1/2フルスケールより大きければMSBをオンに
したまま次の1/4フルスケールをオンにし、もし
入力電圧が1/2フルスケールより小さければMSB
をオフにして次の1/4フルスケールをオンにして
比較を行ない、このようにして順次上位ビツトか
らLSBに至るまでのそれぞれのビツトのオン、オ
フを比較決定していき、最終的に入力電圧に合致
したデジタル出力を得る方式である。この方式は
高速かつ高精度であることが特長であるため、Ｄ
−Ａ変換部５の変換サイクルの時間内に数十ない
し数千のデータを得て、これをＤ−Ａ変換の１サ
イクルに同期して平均値を求めることにより、リ
ツプルが平均化され、Ｄ−Ａ変換部５内のローパ
スフイルタの時定数を小さくすることができる。
MSBをオンし、Ｄ−Ａ変換器の出力を1/2フルス
ケールにして入力電圧と比較し、もし、入力電圧
が1/2フルスケールより大きければMSBをオンに
したまま次の1/4フルスケールをオンにし、もし
入力電圧が1/2フルスケールより小さければMSB
をオフにして次の1/4フルスケールをオンにして
比較を行ない、このようにして順次上位ビツトか
らLSBに至るまでのそれぞれのビツトのオン、オ
フを比較決定していき、最終的に入力電圧に合致
したデジタル出力を得る方式である。この方式は
高速かつ高精度であることが特長であるため、Ｄ
−Ａ変換部５の変換サイクルの時間内に数十ない
し数千のデータを得て、これをＤ−Ａ変換の１サ
イクルに同期して平均値を求めることにより、リ
ツプルが平均化され、Ｄ−Ａ変換部５内のローパ
スフイルタの時定数を小さくすることができる。
本発明によれば、応答速度、精度ともに優れた
小容量のＡ−Ｄ変換部と、応答速度は遅くても精
度が高く変換範囲をカバーするＤ−Ａ変換部を用
いてＡ−Ｄ変換器を構成することにより、上述し
たように短時間に多数の平均化が可能な、高精度
のＡ−Ｄ変換器を安価に得ることができる。
小容量のＡ−Ｄ変換部と、応答速度は遅くても精
度が高く変換範囲をカバーするＤ−Ａ変換部を用
いてＡ−Ｄ変換器を構成することにより、上述し
たように短時間に多数の平均化が可能な、高精度
のＡ−Ｄ変換器を安価に得ることができる。
第１図は従来例の作用を説明する特性図であ
る。第２図は本発明の実施例を示すブロツク図、
第３図は第２図のＡ−Ｄ変換部１の作用を説明す
る波形図、第４図は本発明の実施例の作用を説明
する特性図である。第５図は本発明の他の実施例
を示すブロツク図、第６図は第５図のＡ−Ｄ変換
部１の作用を説明する波形図、第７図は本発明の
さらに他の実施例のＡ−Ｄ変換部を示すブロツク
図である。 １……Ａ−Ｄ変換部、２……入力端子、３……
デジタルメモリー、４……デジタル加算器、５…
…Ｄ−Ａ変換部、６……アナログ減算器。
る。第２図は本発明の実施例を示すブロツク図、
第３図は第２図のＡ−Ｄ変換部１の作用を説明す
る波形図、第４図は本発明の実施例の作用を説明
する特性図である。第５図は本発明の他の実施例
を示すブロツク図、第６図は第５図のＡ−Ｄ変換
部１の作用を説明する波形図、第７図は本発明の
さらに他の実施例のＡ−Ｄ変換部を示すブロツク
図である。 １……Ａ−Ｄ変換部、２……入力端子、３……
デジタルメモリー、４……デジタル加算器、５…
…Ｄ−Ａ変換部、６……アナログ減算器。
Claims (1)
- 【特許請求の範囲】 １ 当該Ａ−Ｄ変換器よりも変換容量が小さく、
かつ、アナログ入力信号レベルが、その変換範囲
の上限を越えているときにその変換サイクルごと
にオーバー信号を発するとともに、上記変換範囲
の下限に満たないときにはその変換サイクルごと
にアンダー信号を発するＡ−Ｄ変換部と；上記オ
ーバー信号およびアンダー信号をカウント入力と
し、上記オーバー信号の入力によりその内容がカ
ウントアツプされ、かつ、上記アンダー信号の入
力によりその内容がカウントダウンされるデジタ
ルメモリーと；そのデジタルメモリーの内容をア
ナログ信号に逆変換するＤ−Ａ変換部と；そのＤ
−Ａ変換部と上記Ａ−Ｄ変換部の動作を同期させ
る同期手段と；当該Ａ−Ｄ変換器の入力端子に印
加されたアナログ信号から上記Ｄ−Ａ変換部のア
ナログ出力を減算して上記Ａ−Ｄ変換部の入力に
導入するアナログ減算器と；上記Ａ−Ｄ変換部の
デジタル出力と上記デジタルメモリーの内容を加
算するデジタル加算器と；を有してなり、上記入
力端子に印加されたアナログ入力に対応するデジ
タル出力が上記デジタル加算器から取り出される
ように構成されたＡ−Ｄ変換器。 ２ 上記Ｄ−Ａ変換部にパルス幅変調形Ｄ−Ａ変
換回路とローパスフイルタを用い、上記Ａ−Ｄ変
換部に積分形あるいは電荷平衡形Ａ−Ｄ変換回路
を用い、上記Ａ−Ｄ変換回路を上記Ｄ−Ａ変換回
路のパルス周期の整数倍に同期させたことを特徴
とする特許請求の範囲第１項記載のＡ−Ｄ変換
器。 ３ 上記Ｄ−Ａ変換部にパルス幅変調形Ｄ−Ａ変
換回路とローパスフイルタを用い、上記Ａ−Ｄ変
換部に電圧−周波数変換形Ａ−Ｄ変換回路を用
い、その電圧−周波数変換形Ａ−Ｄ変換回路にお
ける周波数計数時間を上記パルス幅変調形Ｄ−Ａ
変換回路のパルス周期の整数倍に設定したこと特
徴とする特許請求の範囲第１項記載のＡ−Ｄ変換
器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121294A JPS5821921A (ja) | 1981-07-31 | 1981-07-31 | Ａ−ｄ変換器 |
| DE8282303972T DE3279144D1 (en) | 1981-07-31 | 1982-07-27 | A-d converter for use in an electronic balance |
| EP82303972A EP0072144B1 (en) | 1981-07-31 | 1982-07-27 | A-d converter for use in an electronic balance |
| US06/402,582 US4511883A (en) | 1981-07-31 | 1982-07-28 | A-D Converter for use in an electronic balance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121294A JPS5821921A (ja) | 1981-07-31 | 1981-07-31 | Ａ−ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5821921A JPS5821921A (ja) | 1983-02-09 |
| JPS6237847B2 true JPS6237847B2 (ja) | 1987-08-14 |
Family
ID=14807690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56121294A Granted JPS5821921A (ja) | 1981-07-31 | 1981-07-31 | Ａ−ｄ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4511883A (ja) |
| EP (1) | EP0072144B1 (ja) |
| JP (1) | JPS5821921A (ja) |
| DE (1) | DE3279144D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0544897Y2 (ja) * | 1988-11-22 | 1993-11-16 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU554437B2 (en) * | 1983-02-16 | 1986-08-21 | Ishida Koki Seisakusho K.K. | Double integrating type a/d converter |
| EP0138579B1 (en) * | 1983-10-14 | 1990-08-29 | British Aerospace Public Limited Company | Signal processor for matrix arrays |
| EP0177803B1 (de) * | 1984-09-14 | 1991-05-29 | Siemens-Elema AB | Verfahren und Anordnung zum hochauflösenden Digitalisieren eines Signales |
| JPH0761014B2 (ja) * | 1985-11-08 | 1995-06-28 | 株式会社東芝 | アナログ・デイジタル変換装置 |
| JPS63218841A (ja) * | 1986-10-29 | 1988-09-12 | Nippon Koden Corp | 血中吸光物の濃度測定装置 |
| DE3710291A1 (de) * | 1987-03-28 | 1988-10-13 | Thomson Brandt Gmbh | Schaltung zur analog/digital-wandlung von signalen unterschiedlicher pegel |
| DE3836823A1 (de) * | 1988-10-28 | 1990-05-03 | Olympia Aeg | Vorrichtung und verfahren zur aufloesungssteigerung bei der analog-digitalwandlung von signalen mit gleichanteil |
| DE3901399A1 (de) * | 1989-01-19 | 1990-08-02 | Messerschmitt Boelkow Blohm | Anordnung zur umsetzung analoger signale in digitale |
| JPH02209019A (ja) * | 1989-01-20 | 1990-08-20 | John Fluke Mfg Co Inc | 入力信号測定方法及び装置並びにアナログ・デジタル変換回路 |
| FR2656930B1 (fr) * | 1990-01-05 | 1992-10-02 | Alcatel Radiotelephone | Circuit de mesure numerique d'un signal electrique. |
| FR2682866B1 (fr) * | 1991-10-25 | 1996-09-13 | Ela Medical Sa | Procede d'acquisition numerique d'un signal electrique analogique cardiaque et dispositif correspondant. |
| JPH0621492Y2 (ja) * | 1992-02-07 | 1994-06-08 | 日本光電工業株式会社 | 心電図モニタ付除細動器 |
| EP0866548B1 (en) * | 1992-04-30 | 2001-01-03 | Hewlett-Packard Company | Differential integrating amplifier with switched capacitor circuit for precision input resistors |
| US5446371A (en) * | 1994-05-12 | 1995-08-29 | Fluke Corporation | Precision analog-to-digital converter with low-resolution and high-resolution conversion paths |
| US6313415B1 (en) * | 1999-12-30 | 2001-11-06 | Pitney Bowes Inc. | Pulse width modulated weighing platform |
| TWI227249B (en) * | 2001-09-20 | 2005-02-01 | Asahi Kasei Chemicals Corp | Functionalized polyphenylene ether |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1288125B (de) * | 1964-12-30 | 1969-01-30 | Weston Instruments Inc., Newark, N.J. (V.St.A.) | Spannungs-Frequenz-Wandler |
| FR1481960A (fr) * | 1966-01-10 | 1967-05-26 | Societe D'etudes, Recherches Et Constructions Electroniques | Procédé et dispositif de codage numérique |
| US3581304A (en) * | 1967-05-16 | 1971-05-25 | Singer General Precision | Analog-to-digital cyclic forward feed successive approximation conversion equipment |
| US3516085A (en) * | 1969-05-15 | 1970-06-02 | Globe Union Inc | Analog to digital conversion system |
| US3794815A (en) * | 1971-10-14 | 1974-02-26 | Howe Richardson Scale Co | Totalizer for weighing systems |
| JPS5710612B2 (ja) * | 1973-06-21 | 1982-02-27 | ||
| US4196419A (en) * | 1976-12-18 | 1980-04-01 | Ferranti Limited | Analog to digital converter |
| FR2378401A1 (fr) * | 1977-01-20 | 1978-08-18 | Cit Alcatel | Procede et dispositif pour adapter un signal analogique en vue de son codage numerique dans un codeur ayant une plage de codage donnee |
| US4251802A (en) * | 1977-12-28 | 1981-02-17 | Horna Otakar A | Analog to digital converter |
| JPS5948571B2 (ja) * | 1979-01-29 | 1984-11-27 | タケダ理研工業株式会社 | アナログデジタル変換装置 |
-
1981
- 1981-07-31 JP JP56121294A patent/JPS5821921A/ja active Granted
-
1982
- 1982-07-27 EP EP82303972A patent/EP0072144B1/en not_active Expired
- 1982-07-27 DE DE8282303972T patent/DE3279144D1/de not_active Expired
- 1982-07-28 US US06/402,582 patent/US4511883A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0544897Y2 (ja) * | 1988-11-22 | 1993-11-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4511883A (en) | 1985-04-16 |
| EP0072144A3 (en) | 1985-07-03 |
| EP0072144A2 (en) | 1983-02-16 |
| JPS5821921A (ja) | 1983-02-09 |
| DE3279144D1 (en) | 1988-11-24 |
| EP0072144B1 (en) | 1988-10-19 |
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