JPS6349409B2 - - Google Patents
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- JPS6349409B2 JPS6349409B2 JP57088504A JP8850482A JPS6349409B2 JP S6349409 B2 JPS6349409 B2 JP S6349409B2 JP 57088504 A JP57088504 A JP 57088504A JP 8850482 A JP8850482 A JP 8850482A JP S6349409 B2 JPS6349409 B2 JP S6349409B2
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- JP
- Japan
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- voltage
- integrating capacitor
- integrator
- measured
- period
- Prior art date
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- 239000003990 capacitor Substances 0.000 claims description 61
- 230000010354 integration Effects 0.000 claims description 17
- 238000001514 detection method Methods 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/50—Analogue/digital converters with intermediate conversion to time interval
- H03M1/52—Input signal integrated with linear return to datum
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は高精度及び高速度のアナログ・デジタ
ル変換を比較的簡単に行うことが可能な多重積分
型アナログ・デジタル変換器に関するものであ
る。
ル変換を比較的簡単に行うことが可能な多重積分
型アナログ・デジタル変換器に関するものであ
る。
積分型アナログ・デジタル変換器の１つである
二重積分型アナログ・デジタル変換器は、被測定
電圧を一定期間積分後、被測定電圧と逆極性の基
準電圧を積分し、積分器出力が初期レベルに達す
るまでの時間、即ちクロツクパルスを計数するこ
とにより、被測定電圧をデジタル値に変換するよ
うに構成されている。この方式でアナログ・デジ
タル変換速度を下げることなく、変換桁数を増加
しようとすると、クロツクパルスを高速にしなけ
ればならない。またレベル検出器は遅れの少い高
速度なものでなければならない。この欠点を改良
したものとして第１図に示す三重積分型アナロ
グ・デジタル変換器が知られている。
二重積分型アナログ・デジタル変換器は、被測定
電圧を一定期間積分後、被測定電圧と逆極性の基
準電圧を積分し、積分器出力が初期レベルに達す
るまでの時間、即ちクロツクパルスを計数するこ
とにより、被測定電圧をデジタル値に変換するよ
うに構成されている。この方式でアナログ・デジ
タル変換速度を下げることなく、変換桁数を増加
しようとすると、クロツクパルスを高速にしなけ
ればならない。またレベル検出器は遅れの少い高
速度なものでなければならない。この欠点を改良
したものとして第１図に示す三重積分型アナロ
グ・デジタル変換器が知られている。
この第１図に於いて、１は被測定電圧供給回路
であつて、−Viの被測定電圧を入力させる入力端
子（IN）と、被測定電圧を供給する所定時間Ti
のみオンにされる第１の積分入力選択スイツチS1
とから成る。２は第１の基準電圧供給回路であつ
て、第１の基準電圧＋Vr1を供給する電源E1と、
指定された期間のみ第１の基準電圧＋Vr1を積分
器に供給する第２の積分入力選択スイツチS2とか
ら成る。３は第２の基準電圧供給回路であつて、
第２の基準電圧＋Vr2を供給する電源E2と、指定
された期間のみ第２の基準電圧＋Vr2を積分器に
供給する第３の積分入力選択スイツチS3とから成
る。第１、第２及び第３の積分入力選択スイツチ
S1，S2，S3は共通に接続された後に共通の抵抗
R1を介して積分器４を構成する演算増幅器５の
反転入力端子６に接続されている。演算増幅器５
の非反転入力端子７は基準電位（Vs）ライン
（この例ではOVライン）に接続されている。ま
た演算増幅器５の出力端子８から一方の入力端子
６に至る負帰還ループに積分コンデンサC1が接
続され、このコンデンサC1に並列にリセツトス
イツチSRが接続されている。９はコンパレータか
ら成る第１のレベル検出器であつて、積分器４の
出力が第１の検出レベル（＋Vcレベル）に達し
たことを検出するものである。このため、この反
転入力端子（−）が前段の演算増幅器５の出力端
子８に結合され、非反転入力端子（＋）が第１の
検出レベル（＋Vc）のラインに接続されている。
１０はコンパレータから成る第２のレベル検出器
であつて、、積分器４の出力が初期値レベル（こ
の例ではOVレベル）に達したことを検出するも
のである。このため、この反転入力端子（−）が
演算増幅器５の出力端子に結合され、この非反転
入力端子（＋）が初期値レベルVsを与えるライ
ンに接続されている。１１はクロツクパルス発生
回路であり、１２は計数及びスイツチ制御回路で
ある。計数及びスイツチ制御回路１２はクロツク
パルスを計数し、スイツチS1，S2，S3及びSRの制
御パルスを発生し、且つ計数結果即ちデジタル出
力を発生するものである。
であつて、−Viの被測定電圧を入力させる入力端
子（IN）と、被測定電圧を供給する所定時間Ti
のみオンにされる第１の積分入力選択スイツチS1
とから成る。２は第１の基準電圧供給回路であつ
て、第１の基準電圧＋Vr1を供給する電源E1と、
指定された期間のみ第１の基準電圧＋Vr1を積分
器に供給する第２の積分入力選択スイツチS2とか
ら成る。３は第２の基準電圧供給回路であつて、
第２の基準電圧＋Vr2を供給する電源E2と、指定
された期間のみ第２の基準電圧＋Vr2を積分器に
供給する第３の積分入力選択スイツチS3とから成
る。第１、第２及び第３の積分入力選択スイツチ
S1，S2，S3は共通に接続された後に共通の抵抗
R1を介して積分器４を構成する演算増幅器５の
反転入力端子６に接続されている。演算増幅器５
の非反転入力端子７は基準電位（Vs）ライン
（この例ではOVライン）に接続されている。ま
た演算増幅器５の出力端子８から一方の入力端子
６に至る負帰還ループに積分コンデンサC1が接
続され、このコンデンサC1に並列にリセツトス
イツチSRが接続されている。９はコンパレータか
ら成る第１のレベル検出器であつて、積分器４の
出力が第１の検出レベル（＋Vcレベル）に達し
たことを検出するものである。このため、この反
転入力端子（−）が前段の演算増幅器５の出力端
子８に結合され、非反転入力端子（＋）が第１の
検出レベル（＋Vc）のラインに接続されている。
１０はコンパレータから成る第２のレベル検出器
であつて、、積分器４の出力が初期値レベル（こ
の例ではOVレベル）に達したことを検出するも
のである。このため、この反転入力端子（−）が
演算増幅器５の出力端子に結合され、この非反転
入力端子（＋）が初期値レベルVsを与えるライ
ンに接続されている。１１はクロツクパルス発生
回路であり、１２は計数及びスイツチ制御回路で
ある。計数及びスイツチ制御回路１２はクロツク
パルスを計数し、スイツチS1，S2，S3及びSRの制
御パルスを発生し、且つ計数結果即ちデジタル出
力を発生するものである。
第１図の回路で被測定電圧−Viをデジタル信
号に変換する際には、第２図Ｆに示す如くt1時点
までリセツトスイツチSRをオンに保ち、他のスイ
ツチS1，S2，S3はオフに保ち、積分器４をリセツ
トしておく。次に、第２図Ｃに示す如く第１の時
点t1から第２の時点t2までの所定期間（Ti）だけ
積分入力選択スイツチS1をオンにして被測定電圧
−Viを積分器４に供給する。これにより、積分
抵抗R1に−Vi／R1の電流が流れ、積分器４の出
力は第２図Ａに示す如く正方向に増大する。尚所
定期間Tiはクロツクパルスを計数及びスイツチ
制御回路１２で計数することによつて決定するこ
とが出来る。第２の時点t2に達したらスイツチS1
をオフにし、代つてスイツチS2をオンにする。こ
れにより、被測定電圧−Viと逆極性の第１の基
準電圧＋Vr1が積分器４に供給され、積分抵抗R1
にはVr1／R1の電流が流れ、積分出力は第２図Ａ
に示すように減少する。この際、第２図Ｂに示す
ように第２の時点t2から第３の時点t3までの期間
Tr1では次の期間Tr2よりも高速クロツクパルス
を発生させ、これを計数する。第１の基準電圧＋
Vr1の積分で積分出力が低下し、初期値（OV）
近傍の第１の検出レベル＋Vcになると、第２図
Ｈに示す如く第１のレベル検出器９によつて＋
Vcになつたことが検出され、第２図Ｂのクロツ
クパルスに同期してスイツチS2がオフ制御され、
スイツチS3がオン制御される。これにより、＋
Vr1よりも低い第２の基準電圧＋Vr2が積分器４
に供給され、積分抵抗R1にはVr2／R1の電流が流
れ、積分出力はゆるい傾斜で初期値（OV）に向
つて減少する。この際、t3〜t4期間Tr2では低速
クロツクパルスを発生させる。積分出力が第２図
Ａに示す如く減少し、初期値レベルに達すると、
第２のレベル検出器１０の出力が第２図Ｇに示す
如く変化し、期間Tr2の終了が決定され、スイツ
チS3がオフに制御され、リセツトスイツチSRがオ
ンに制御され、Ａ−Ｄ変換が終了する。そして、
t1〜t2期間Tiの電荷蓄積量とt2〜t4期間（Tr1＋
Tr2）の電荷放出量とが等しいことを利用し、期
間Tr1のパルス数と期間Tr2のパルス数とに重み
づけをした和によつて被測定電圧のデジタル値を
出力する。
号に変換する際には、第２図Ｆに示す如くt1時点
までリセツトスイツチSRをオンに保ち、他のスイ
ツチS1，S2，S3はオフに保ち、積分器４をリセツ
トしておく。次に、第２図Ｃに示す如く第１の時
点t1から第２の時点t2までの所定期間（Ti）だけ
積分入力選択スイツチS1をオンにして被測定電圧
−Viを積分器４に供給する。これにより、積分
抵抗R1に−Vi／R1の電流が流れ、積分器４の出
力は第２図Ａに示す如く正方向に増大する。尚所
定期間Tiはクロツクパルスを計数及びスイツチ
制御回路１２で計数することによつて決定するこ
とが出来る。第２の時点t2に達したらスイツチS1
をオフにし、代つてスイツチS2をオンにする。こ
れにより、被測定電圧−Viと逆極性の第１の基
準電圧＋Vr1が積分器４に供給され、積分抵抗R1
にはVr1／R1の電流が流れ、積分出力は第２図Ａ
に示すように減少する。この際、第２図Ｂに示す
ように第２の時点t2から第３の時点t3までの期間
Tr1では次の期間Tr2よりも高速クロツクパルス
を発生させ、これを計数する。第１の基準電圧＋
Vr1の積分で積分出力が低下し、初期値（OV）
近傍の第１の検出レベル＋Vcになると、第２図
Ｈに示す如く第１のレベル検出器９によつて＋
Vcになつたことが検出され、第２図Ｂのクロツ
クパルスに同期してスイツチS2がオフ制御され、
スイツチS3がオン制御される。これにより、＋
Vr1よりも低い第２の基準電圧＋Vr2が積分器４
に供給され、積分抵抗R1にはVr2／R1の電流が流
れ、積分出力はゆるい傾斜で初期値（OV）に向
つて減少する。この際、t3〜t4期間Tr2では低速
クロツクパルスを発生させる。積分出力が第２図
Ａに示す如く減少し、初期値レベルに達すると、
第２のレベル検出器１０の出力が第２図Ｇに示す
如く変化し、期間Tr2の終了が決定され、スイツ
チS3がオフに制御され、リセツトスイツチSRがオ
ンに制御され、Ａ−Ｄ変換が終了する。そして、
t1〜t2期間Tiの電荷蓄積量とt2〜t4期間（Tr1＋
Tr2）の電荷放出量とが等しいことを利用し、期
間Tr1のパルス数と期間Tr2のパルス数とに重み
づけをした和によつて被測定電圧のデジタル値を
出力する。
上記の三重積分型アナログ・デジタル変換器に
よれば、第２のレベル検出器１０で初期値レベル
に至つたことを検出する際に高速性は要求されな
いが、デジタル出力の１カウントに対する積分器
出力電圧が小さいために極めて低レベルの検出能
力が要求される。例えば被測定電圧を10V、その
ときの積分器出力を10Vとし、１／1000000の分
解能でアナログ・デジタル変換する場合を仮定す
ると、デジタル出力の１カウントは10μVに相当
し、初期値検出用の第２のレベル検出器１０には
10μVの判別能力が必要とされる。又このレベル
検出器１０は一般的に被測定電圧の極性判別器と
しても使用されるため、被測定電圧が微小レベル
の場合ノイズの影響により極性の判別を誤りやす
い欠点がある。又第２のレベル検出器１０の出力
を一般の論理回路（TTL等）と接続するために
は数Ｖ以上の出力が必要とされる。即ち数十万倍
のゲインを有していなければならない。また積分
器４の出力に含まれるノイズをピーク値で10μV
以下に抑えることが要求され、低ノイズ積分器が
必要となり、電源及び積分器出力のノイズを除去
するフイルタ回路を付加すること等が必要とな
り、回路が複雑になる欠点があつた。積分器４の
出力振幅を大にすれば、レベル検出能力、ノイズ
等の問題がある程度改善されるが、積分器４を構
成する増幅器５の耐電圧及び電源に制限があるの
で、無制限に出力振幅を大きくできない。
よれば、第２のレベル検出器１０で初期値レベル
に至つたことを検出する際に高速性は要求されな
いが、デジタル出力の１カウントに対する積分器
出力電圧が小さいために極めて低レベルの検出能
力が要求される。例えば被測定電圧を10V、その
ときの積分器出力を10Vとし、１／1000000の分
解能でアナログ・デジタル変換する場合を仮定す
ると、デジタル出力の１カウントは10μVに相当
し、初期値検出用の第２のレベル検出器１０には
10μVの判別能力が必要とされる。又このレベル
検出器１０は一般的に被測定電圧の極性判別器と
しても使用されるため、被測定電圧が微小レベル
の場合ノイズの影響により極性の判別を誤りやす
い欠点がある。又第２のレベル検出器１０の出力
を一般の論理回路（TTL等）と接続するために
は数Ｖ以上の出力が必要とされる。即ち数十万倍
のゲインを有していなければならない。また積分
器４の出力に含まれるノイズをピーク値で10μV
以下に抑えることが要求され、低ノイズ積分器が
必要となり、電源及び積分器出力のノイズを除去
するフイルタ回路を付加すること等が必要とな
り、回路が複雑になる欠点があつた。積分器４の
出力振幅を大にすれば、レベル検出能力、ノイズ
等の問題がある程度改善されるが、積分器４を構
成する増幅器５の耐電圧及び電源に制限があるの
で、無制限に出力振幅を大きくできない。
そこで、本発明の目的は、初期値レベルを容易
且つ正確に検出することが可能な多重積分型アナ
ログ・デジタル変換器を提供することにある。
且つ正確に検出することが可能な多重積分型アナ
ログ・デジタル変換器を提供することにある。
上記目的を達成するための本発明は、積分コン
デンサを含む積分器と、前記積分器に被測定電圧
を所定期間のみ供給する被測定電圧供給回路と、
前記積分器に前記被測定電圧を供給した後に前記
積分器に複数の基準電圧又は電流を選択的に供給
する基準電圧又は電流供給回路と、前記複数の基
準電圧又は電流の供給期間を決定するために前記
積分器の出力電圧のレベルを検出するレベル検出
回路と、クロツクパルスを発生するクロツクパル
ス発生回路と、少なくとも前記複数の基準電圧又
は電流を供給する期間に於いて前記クロツクパル
スを計数し、該計数に基づいて前記被測定電圧に
対応したデジタル出力を送出する計数回路とから
成る多重積分型アナログ・デジタル変換器に於い
て、前記積分器のコンデンサを並列接続した複数
の積分コンデンサで構成し、前記複数の基準電圧
又は電流から選択された基準電圧又は電流の供給
終了時点と次の基準電圧又は電流の供給開始時点
との間で前記並列接続した複数の積分コンデンサ
から選択された積分コンデンサの電荷を選択され
た積分コンデンサ以外の積分コンデンサに移動さ
せる電荷移動回路を設け、被測定電圧積分期間及
び最初の基準電圧積分期間には前記複数のコンデ
ンサで積分し、前記移動回路により前記選択され
た積分コンデンサの電荷を前記選択された積分コ
ンデンサ以外の積分コンデンサに移動し、前記積
分器で前記次の基準電圧又は電流を積分する際に
前記選択された積分コンデンサを前記選択された
積分コンデンサ以外の積分コンデンサからスイツ
チで切離し、前記選択された積分コンデンサ以外
の積分コンデンサで積分を開始する様に構成した
ことを特徴とする多重積分型アナログ・デジタル
変換器に係わるものてである。
デンサを含む積分器と、前記積分器に被測定電圧
を所定期間のみ供給する被測定電圧供給回路と、
前記積分器に前記被測定電圧を供給した後に前記
積分器に複数の基準電圧又は電流を選択的に供給
する基準電圧又は電流供給回路と、前記複数の基
準電圧又は電流の供給期間を決定するために前記
積分器の出力電圧のレベルを検出するレベル検出
回路と、クロツクパルスを発生するクロツクパル
ス発生回路と、少なくとも前記複数の基準電圧又
は電流を供給する期間に於いて前記クロツクパル
スを計数し、該計数に基づいて前記被測定電圧に
対応したデジタル出力を送出する計数回路とから
成る多重積分型アナログ・デジタル変換器に於い
て、前記積分器のコンデンサを並列接続した複数
の積分コンデンサで構成し、前記複数の基準電圧
又は電流から選択された基準電圧又は電流の供給
終了時点と次の基準電圧又は電流の供給開始時点
との間で前記並列接続した複数の積分コンデンサ
から選択された積分コンデンサの電荷を選択され
た積分コンデンサ以外の積分コンデンサに移動さ
せる電荷移動回路を設け、被測定電圧積分期間及
び最初の基準電圧積分期間には前記複数のコンデ
ンサで積分し、前記移動回路により前記選択され
た積分コンデンサの電荷を前記選択された積分コ
ンデンサ以外の積分コンデンサに移動し、前記積
分器で前記次の基準電圧又は電流を積分する際に
前記選択された積分コンデンサを前記選択された
積分コンデンサ以外の積分コンデンサからスイツ
チで切離し、前記選択された積分コンデンサ以外
の積分コンデンサで積分を開始する様に構成した
ことを特徴とする多重積分型アナログ・デジタル
変換器に係わるものてである。
上記発明によれば、複数の積分コンデンサを設
け、次の基準電圧又は電流の積分に先立つて一方
の積分コンデンサの電荷を他方の積分コンデンサ
に移動させ、電荷量の変化がない状態で振幅のみ
を大にし、次の基準電圧又は電流の積分開始時の
レベルと初期値レベルとのレベル差を大になし、
しかる後、次の基準電圧又は電流の積分を行うの
で、レベル検出器による初期値レベルの検出を容
易且つ高精度に行うことが可能になる。従つて、
レベル検出器に対する低レベル検出能力及び高ゲ
イン及び高速応答性等の要求が緩和される。また
積分器のノイズレベルに関する要求も緩和され
る。このため、高精度且つ高速度のアナログ・デ
ジタル変換を容易に行うことが可能になる。
け、次の基準電圧又は電流の積分に先立つて一方
の積分コンデンサの電荷を他方の積分コンデンサ
に移動させ、電荷量の変化がない状態で振幅のみ
を大にし、次の基準電圧又は電流の積分開始時の
レベルと初期値レベルとのレベル差を大になし、
しかる後、次の基準電圧又は電流の積分を行うの
で、レベル検出器による初期値レベルの検出を容
易且つ高精度に行うことが可能になる。従つて、
レベル検出器に対する低レベル検出能力及び高ゲ
イン及び高速応答性等の要求が緩和される。また
積分器のノイズレベルに関する要求も緩和され
る。このため、高精度且つ高速度のアナログ・デ
ジタル変換を容易に行うことが可能になる。
次に、第３図及び第４図を参照して本発明の１
実施例に係わる三重積分型アナログ・デジタル変
換器について述べる。但し、第３図に於いて第１
図と同一符号で示す部分は第１図と実質的に同一
であるので、その説明を省略する。
実施例に係わる三重積分型アナログ・デジタル変
換器について述べる。但し、第３図に於いて第１
図と同一符号で示す部分は第１図と実質的に同一
であるので、その説明を省略する。
本実施例では、積分器４に於いて第１積分コン
デンサC1にこれよりも容量の小さい第２の積分
コンデンサC2が並列接続されている。また、電
荷移動回路１３が設けられている。電荷移動回路
１３は第１積分コンデンサC1の出力側端と基準
電位Vs（本実施例では0V）を与えるライン１４
との間に設けた電荷移動用スイツチS4と第１積分
コンデンサC1の出力側端と増幅器５の出力端子
８との間の回路を遮断する切り離し用スイツチS5
とから成り、スイツチS1，S2，S3及びスイツチS5
をオフにしてスイツチS4をオンにすることによつ
て第１積分コンデンサC1の電荷が第２積分コン
デンサC2に移動するように構成されている。尚、
各スイツチS1〜S5及びSRは制御スイツチであり、
計数及びスイツチ制御回路１２から導出されてい
るS1〜S5、SRで示すラインの出力で制御されるよ
うに形成されている。
デンサC1にこれよりも容量の小さい第２の積分
コンデンサC2が並列接続されている。また、電
荷移動回路１３が設けられている。電荷移動回路
１３は第１積分コンデンサC1の出力側端と基準
電位Vs（本実施例では0V）を与えるライン１４
との間に設けた電荷移動用スイツチS4と第１積分
コンデンサC1の出力側端と増幅器５の出力端子
８との間の回路を遮断する切り離し用スイツチS5
とから成り、スイツチS1，S2，S3及びスイツチS5
をオフにしてスイツチS4をオンにすることによつ
て第１積分コンデンサC1の電荷が第２積分コン
デンサC2に移動するように構成されている。尚、
各スイツチS1〜S5及びSRは制御スイツチであり、
計数及びスイツチ制御回路１２から導出されてい
るS1〜S5、SRで示すラインの出力で制御されるよ
うに形成されている。
第３図の各部の状態を示す第４図を参照して、
このアナログ・デジタル変換器の動作を説明す
る。変換開始前にはスイツチS4及びリセツトスイ
ツチSRをオンになし、その他のすべてのスイツチ
をオフに保つ。次に、変換開始の第１の時点t1で
第４図Ｃ，Ｇに示す如くスイツチS1及びS5をオン
になし、第４図Ｆ，Ｈに示す如くスイツチS4及び
SRをオフにする。これにより、被測定電圧−Vi
により抵抗R1に−Vi／R1の電流が流れ、第４図
Ａに示す如く積分器出力電圧は正の方向に増大す
る。予め決められた一定期間Tiに積分コンデン
サC1及びC2に蓄積される総電荷量Ｑは(1)式とな
る。
このアナログ・デジタル変換器の動作を説明す
る。変換開始前にはスイツチS4及びリセツトスイ
ツチSRをオンになし、その他のすべてのスイツチ
をオフに保つ。次に、変換開始の第１の時点t1で
第４図Ｃ，Ｇに示す如くスイツチS1及びS5をオン
になし、第４図Ｆ，Ｈに示す如くスイツチS4及び
SRをオフにする。これにより、被測定電圧−Vi
により抵抗R1に−Vi／R1の電流が流れ、第４図
Ａに示す如く積分器出力電圧は正の方向に増大す
る。予め決められた一定期間Tiに積分コンデン
サC1及びC2に蓄積される総電荷量Ｑは(1)式とな
る。
Ｑ＝Vi／R1Ti ………(1)
前記一定期間Ti経過後の第２の時点t2でスイツ
チS1をオフとし、第４図Ｄに示す如くスイツチS2
をオンにして第１の基準電圧＋Vr1を積分する。
この際、積分抵抗R1にはVr1／R1なる電流が流れ
積分出力は初期値に向つて減少する。積分出力が
第１の検出レベル（＋Vc）以下になり第１のレ
ベル検出器９の出力が第４図Ｊに示す如く高レベ
ルとなつた後において第４図Ｂのクロツクパルス
と同期がとれた時点でスイツチS2及びS5をオフと
し、スイツチS4をオンにする。スイツチS4のオン
抵抗をr4とすると積分コンデンサC1に残留してい
る電荷はr4を通して流出する。このときスイツチ
S4以外のスイツチはすべてオフであるので、第１
の積分コンデンサC1の電荷の帰還経路は積分コ
ンデンサC2のみである。増幅器５の反転入力端
子６は非反転入力端子７と同レベルを維持するよ
うに動作するので、積分器出力は再び増大し、積
分コンデンサC1の両端電圧が初期値と等しくな
るまで増大する。即ち第１積分コンデンサC1の
残留電荷が第２積分コンデンサC2に移動し、積
分器出力は（C1／C2＋１）倍に増大する。この電荷 移動はr4・C1なる時定数で行われるが、実際上は
r4は小さな値であるので、電荷移動に関する誤差
は短時間内に無視できる値となる。第３の時点t3
から第４の時点t4までの電荷移動期間をTcとし、
Tc経過後スイツチS3をオンとし、第２の基準電
圧＋Vr2を積分する。第２の基準電圧＋Vr2は、
第２のレベル検出器１０が十分応答できるゆつく
りした傾斜が得られる値に選んであり、積分抵抗
R1にはVr1／R1なる電流が流れ、積分器出力は初
期値に向つて減少する。第５の時点t5で積分器出
力が初期値レベル検出器１０の出力が第４図に
示す如く高レベルになり、これに応答してスイツ
チS3がオフ、スイツチSrがオンになり変換を終
了する。
チS1をオフとし、第４図Ｄに示す如くスイツチS2
をオンにして第１の基準電圧＋Vr1を積分する。
この際、積分抵抗R1にはVr1／R1なる電流が流れ
積分出力は初期値に向つて減少する。積分出力が
第１の検出レベル（＋Vc）以下になり第１のレ
ベル検出器９の出力が第４図Ｊに示す如く高レベ
ルとなつた後において第４図Ｂのクロツクパルス
と同期がとれた時点でスイツチS2及びS5をオフと
し、スイツチS4をオンにする。スイツチS4のオン
抵抗をr4とすると積分コンデンサC1に残留してい
る電荷はr4を通して流出する。このときスイツチ
S4以外のスイツチはすべてオフであるので、第１
の積分コンデンサC1の電荷の帰還経路は積分コ
ンデンサC2のみである。増幅器５の反転入力端
子６は非反転入力端子７と同レベルを維持するよ
うに動作するので、積分器出力は再び増大し、積
分コンデンサC1の両端電圧が初期値と等しくな
るまで増大する。即ち第１積分コンデンサC1の
残留電荷が第２積分コンデンサC2に移動し、積
分器出力は（C1／C2＋１）倍に増大する。この電荷 移動はr4・C1なる時定数で行われるが、実際上は
r4は小さな値であるので、電荷移動に関する誤差
は短時間内に無視できる値となる。第３の時点t3
から第４の時点t4までの電荷移動期間をTcとし、
Tc経過後スイツチS3をオンとし、第２の基準電
圧＋Vr2を積分する。第２の基準電圧＋Vr2は、
第２のレベル検出器１０が十分応答できるゆつく
りした傾斜が得られる値に選んであり、積分抵抗
R1にはVr1／R1なる電流が流れ、積分器出力は初
期値に向つて減少する。第５の時点t5で積分器出
力が初期値レベル検出器１０の出力が第４図に
示す如く高レベルになり、これに応答してスイツ
チS3がオフ、スイツチSrがオンになり変換を終
了する。
上記の変換に於いて、第１の基準電圧＋Vr1を
積分している期間をTr1とすると、この期間で電
荷放出量Q2は(2)式で表わされる。
積分している期間をTr1とすると、この期間で電
荷放出量Q2は(2)式で表わされる。
Q1＝Vr1／R1Tr1 ………(2)
また第２の基準電圧＋Vr2を積分している期間
をTr2とすると、この期間での電荷放出量Q2は(3)
式で表わされる。
をTr2とすると、この期間での電荷放出量Q2は(3)
式で表わされる。
Q2＝Vr2／R1Tr2 ………(3)
期間Tiに於ける被測定電圧−Viに基づく総電
荷蓄積量Ｑは電荷放出量Q1及びQ2を加算したも
のに等しいから(4)式が成立する。
荷蓄積量Ｑは電荷放出量Q1及びQ2を加算したも
のに等しいから(4)式が成立する。
Ｑ＝Q1＋Q2 ………(4)
(1)〜(4)式より被測定電圧−Viは(5)式で表わさ
れる。
れる。
−Vi＝−（Vr1／TiTr1＋Vr2／TiTr2） ………(5)
上式に於いてTiは一定期間、Vr1及びVr2は既
知であるから、Tr1及びTr2期間内のクロツクパ
ルス数を計数し、この係数を乗じ加算することに
よつて被測定電圧−Viを求めることができる。
尚(5)式から明らかなように積分コンデンサC1及
びC2の値は測定精度に無関係である。
知であるから、Tr1及びTr2期間内のクロツクパ
ルス数を計数し、この係数を乗じ加算することに
よつて被測定電圧−Viを求めることができる。
尚(5)式から明らかなように積分コンデンサC1及
びC2の値は測定精度に無関係である。
上述から明らかなように、本実施例の方式では
第３の時点t3になつたら、容量の大きい第１の積
分コンデンサC1の残留電荷を容量の小さい第２
の積分コンデンサC2に移動させ、第３の時点t3の
積分器出力電圧を（C1／C2＋１）倍に拡大した後 に、第２の基準電圧＋Vr2で電荷を放出させるの
で、第４の時点t4から第５の時点t5までのレベル
差が大きくなる。従つて、初期値レベルの検出が
容易になり、レベル検出器１０の検出能力及びゲ
イン及び応答速度に対する制限が軽減され、且つ
積分器ノイズに対する制限も軽減される。
第３の時点t3になつたら、容量の大きい第１の積
分コンデンサC1の残留電荷を容量の小さい第２
の積分コンデンサC2に移動させ、第３の時点t3の
積分器出力電圧を（C1／C2＋１）倍に拡大した後 に、第２の基準電圧＋Vr2で電荷を放出させるの
で、第４の時点t4から第５の時点t5までのレベル
差が大きくなる。従つて、初期値レベルの検出が
容易になり、レベル検出器１０の検出能力及びゲ
イン及び応答速度に対する制限が軽減され、且つ
積分器ノイズに対する制限も軽減される。
又、被測定電圧の極性を判別する場合、被測定
電圧が微小レベルでも、前記電荷移動期間Tcで
の拡大された積分器出力の極性を判別すればよく
極めて容易になる。
電圧が微小レベルでも、前記電荷移動期間Tcで
の拡大された積分器出力の極性を判別すればよく
極めて容易になる。
又、積分器を小振幅で動作させることが可能で
あるので、バツテリーで動作する機器の変換器と
して有効である。
あるので、バツテリーで動作する機器の変換器と
して有効である。
以上、本発明の実施例について述べたが、本発
明はこれに限定されるものでなく、更に変形可能
なものである。例えば、２つの基準電源E1，E2
を設ける代りに、第５図に示す如く共通の基準電
源E1とし、第２の基準電流を得るために抵抗R2
を設けてもよい。要するに第１及び第２の基準電
流を供給するように構成してもよい。
明はこれに限定されるものでなく、更に変形可能
なものである。例えば、２つの基準電源E1，E2
を設ける代りに、第５図に示す如く共通の基準電
源E1とし、第２の基準電流を得るために抵抗R2
を設けてもよい。要するに第１及び第２の基準電
流を供給するように構成してもよい。
又、第６図に示すように、t2〜t3期間で第２の
基準電圧又は電流による積分を初期値レベル
（0V）以下まで行い、しかる後、第１積分コンデ
ンサC1の電荷を第２積分コンデンサC2に移し、t4
〜t5で被測定電圧と同一極性の第２の基準電圧又
電流を積分し、初期値にしてもよい。この場合に
は、(5)式のTr2の係数を負とする。また、この場
合には−Vcを初期値レベルと等しいとみなして
レベル検出器９を省略し、レベル検出器１０のみ
としてもよい。即ち、−Vcを初期値レベルと同一
として検出しても、t3時点をクロツクパルスに同
期させるため等による遅れでコンデンサC1，C2
には逆極の充電がなされ、第２の基準電圧による
放電が可能になる。勿論第６図の方式に於いても
第１及び第２のレベル検出器９，１０を設けても
よい。
基準電圧又は電流による積分を初期値レベル
（0V）以下まで行い、しかる後、第１積分コンデ
ンサC1の電荷を第２積分コンデンサC2に移し、t4
〜t5で被測定電圧と同一極性の第２の基準電圧又
電流を積分し、初期値にしてもよい。この場合に
は、(5)式のTr2の係数を負とする。また、この場
合には−Vcを初期値レベルと等しいとみなして
レベル検出器９を省略し、レベル検出器１０のみ
としてもよい。即ち、−Vcを初期値レベルと同一
として検出しても、t3時点をクロツクパルスに同
期させるため等による遅れでコンデンサC1，C2
には逆極の充電がなされ、第２の基準電圧による
放電が可能になる。勿論第６図の方式に於いても
第１及び第２のレベル検出器９，１０を設けても
よい。
又、被測定電圧−Viを＋Viとし、基準電圧＋
Vr1、＋Vr2及び第１の検出レベル＋Vcの極性を
負に変更した構成とすることも可能である。又、
基準電位Vsをゼロ電位と仮定したが他の電位に
してもよい。又、電荷移動回路１３の基準電位
Vsと増幅器５の基準電位Vsとを一致させない場
合でも動作可能である。又、クロツクパルスは同
一周期を持つものではなく、前記(5)式のTr1及び
Tr2の係数に対応した周期とし１クロツク周期が
同一の重みを持つようにしても構成できる。
Vr1、＋Vr2及び第１の検出レベル＋Vcの極性を
負に変更した構成とすることも可能である。又、
基準電位Vsをゼロ電位と仮定したが他の電位に
してもよい。又、電荷移動回路１３の基準電位
Vsと増幅器５の基準電位Vsとを一致させない場
合でも動作可能である。又、クロツクパルスは同
一周期を持つものではなく、前記(5)式のTr1及び
Tr2の係数に対応した周期とし１クロツク周期が
同一の重みを持つようにしても構成できる。
また、第３図の回路に対して第７図に示すよう
に第３積分コンデンサC3、スイツチS6，S7を含
む電荷移動回路１３ａ、＋Vr3の電源E3とスイツ
チS8とを含む第３の基準電圧供給回路３ａ、＋VD
を検出する第３のレベル検出器９ａを付加した回
路とし、第８図に示すように、期間Tiで被測定
電圧を積分し、期間Tr1で第１の基準電圧＋Vr1
を積分し、期間TcでコンデンサC1の電荷をC2及
びC3に移動させ、期間Tr2でコンデンサC2及びC3
を使用して第２の基準電圧＋Vr2を積分し、期間
TDでコンデンサC3の電荷C1に移動し、期間Tr3で
C1を使用して第３の基準電圧＋Vr3を積分しても
よい。また、コンデンサの数を更に増やし、４重
以上の多重積分方式としてもよい。
に第３積分コンデンサC3、スイツチS6，S7を含
む電荷移動回路１３ａ、＋Vr3の電源E3とスイツ
チS8とを含む第３の基準電圧供給回路３ａ、＋VD
を検出する第３のレベル検出器９ａを付加した回
路とし、第８図に示すように、期間Tiで被測定
電圧を積分し、期間Tr1で第１の基準電圧＋Vr1
を積分し、期間TcでコンデンサC1の電荷をC2及
びC3に移動させ、期間Tr2でコンデンサC2及びC3
を使用して第２の基準電圧＋Vr2を積分し、期間
TDでコンデンサC3の電荷C1に移動し、期間Tr3で
C1を使用して第３の基準電圧＋Vr3を積分しても
よい。また、コンデンサの数を更に増やし、４重
以上の多重積分方式としてもよい。
第１図は従来の三重積分型アナログ・デジタル
変換器を示すブロツク図、第２図は第１図のＡ〜
Ｈ点の状態を示す波形図、第３図は本発明の実施
例に係わる三重積分型アナログ・デジタル変換器
を示すブロツク図、第４図は第３図のＡ〜Ｊ点の
状態を示す波形図、第５図は基準電源の変形例を
示す回路図、第６図は積分方式の変形例を示す波
形図である。第７図は変形例に係わる変換器の１
部を示すブロツク図、第８図は第７図の積分器出
力を示す波形図である。 尚図面に用いられている符号に於いて、１は被
測定電圧供給回路、２は第１の基準電圧供給回
路、３は第２の基準電圧供給回路、４は積分器、
５は演算増幅器、９は第１のレベル検出器、１０
は第２のレベル検出器、１１はクロツクパルス発
生回路、１２は計数及びスイツチ制御回路、１３
は電荷移動回路である。S1は第１の積分入力選択
スイツチ、S2は第２の積分入力選択スイツチ、S3
は第３の積分入力選択スイツチ、S4は電荷移動用
スイツチ、S5はコンデンサ切り離し用スイツチで
ある。
変換器を示すブロツク図、第２図は第１図のＡ〜
Ｈ点の状態を示す波形図、第３図は本発明の実施
例に係わる三重積分型アナログ・デジタル変換器
を示すブロツク図、第４図は第３図のＡ〜Ｊ点の
状態を示す波形図、第５図は基準電源の変形例を
示す回路図、第６図は積分方式の変形例を示す波
形図である。第７図は変形例に係わる変換器の１
部を示すブロツク図、第８図は第７図の積分器出
力を示す波形図である。 尚図面に用いられている符号に於いて、１は被
測定電圧供給回路、２は第１の基準電圧供給回
路、３は第２の基準電圧供給回路、４は積分器、
５は演算増幅器、９は第１のレベル検出器、１０
は第２のレベル検出器、１１はクロツクパルス発
生回路、１２は計数及びスイツチ制御回路、１３
は電荷移動回路である。S1は第１の積分入力選択
スイツチ、S2は第２の積分入力選択スイツチ、S3
は第３の積分入力選択スイツチ、S4は電荷移動用
スイツチ、S5はコンデンサ切り離し用スイツチで
ある。
Claims (1)
- 【特許請求の範囲】 １ 積分コンデンサを含む積分器と前記積分器に
被測定電圧を所定期間のみ供給する被測定電圧供
給回路と、前記積分器に前記被測定電圧を供給し
た後に前記積分器に複数の基準電圧又は電流を選
択的に供給する基準電圧又は電流供給回路と、前
記複数の基準電圧又は電流の供給期間を決定する
ために前記積分器の出力電圧のレベルを検出する
レベル検出回路と、クロツクパルスを発生するク
ロツクパルス発生回路と、少なくとも前記複数の
基準電圧又は電流を供給する期間に於いて前記ク
ロツクパルスを計数し、該計数に基づいて前記被
測定電圧に対応したデジタル出力を送出する計数
回路とから成る多重積分型アナログ・デジタル変
換器に於いて、 前記積分器のコンデンサを並列接続した複数の
積分コンデンサで構成し、前記複数の基準電圧又
は電流から選択された基準電圧又は電流の供給終
了時点と次の基準電圧又は電流の供給開始時点と
の間で前記並列接続した複数の積分コンデンサか
ら選択された積分コンデンサの電荷を選択された
積分コンデンサ以外の積分コンデンサに移動させ
る電荷移動回路を設け、被測定電圧積分期間及び
最初の基準電圧積分期間には前記複数のコンデン
サで積分し、前記移動回路により前記選択された
積分コンデンサの電荷を前記選択された積分コン
デンサ以外の積分コンデンサに移動し、前記積分
器で前記次の基準電圧又は電流を積分する際に前
記選択された積分コンデンサを前記選択された積
分コンデンサ以外の積分コンデンサからスイツチ
で切離し、前記選択された積分コンデンサ以外の
積分コンデンサで積分を開始する様に構成したこ
とを特徴とする多重積分型アナログ・デジタル変
換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088504A JPS58205331A (ja) | 1982-05-25 | 1982-05-25 | アナログ・デジタル変換器 |
| US06/493,610 US4567465A (en) | 1982-05-25 | 1983-05-11 | Method and apparatus for converting analog signal into digital signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57088504A JPS58205331A (ja) | 1982-05-25 | 1982-05-25 | アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58205331A JPS58205331A (ja) | 1983-11-30 |
| JPS6349409B2 true JPS6349409B2 (ja) | 1988-10-04 |
Family
ID=13944649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57088504A Granted JPS58205331A (ja) | 1982-05-25 | 1982-05-25 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58205331A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63172523A (ja) * | 1987-01-12 | 1988-07-16 | Hioki Denki Kk | 二重積分形ａ／ｄコンバ−タ |
| JP4722332B2 (ja) * | 2001-06-18 | 2011-07-13 | 浜松ホトニクス株式会社 | 光検出装置 |
-
1982
- 1982-05-25 JP JP57088504A patent/JPS58205331A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58205331A (ja) | 1983-11-30 |
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