JP2586102B2 - 集積化変換器 - Google Patents
集積化変換器Info
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- JP2586102B2 JP2586102B2 JP63119832A JP11983288A JP2586102B2 JP 2586102 B2 JP2586102 B2 JP 2586102B2 JP 63119832 A JP63119832 A JP 63119832A JP 11983288 A JP11983288 A JP 11983288A JP 2586102 B2 JP2586102 B2 JP 2586102B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積化変換器、特に半導体変換器の温度上昇
に伴う出力感度の変化を補償する機能を備えた集積化変
換器に関する。
に伴う出力感度の変化を補償する機能を備えた集積化変
換器に関する。
従来、半導体変換器として、半導体ピエゾ抵抗素子を
用いた圧力変換器がよく知られている。この圧力変換器
等に用いられるピエゾ抵抗素子のゲージ率は一般に負の
温度係数を示し、ピエゾ抵抗素子を含むブリッジ回路か
らなる変換器の圧力−電気変換感度は、周囲温度の上昇
にともない直線的に低下する。この感度低下を補償する
機能を備えた従来の集積化圧力変換器としては、 （１）バイポーラトランジスタベース・エミッタ間順方
向電圧VBEの負の温度係数を利用し、電源電圧からVBEに
比例した電圧を差し引くことによりブリッジ励起電圧を
温度上昇に対して直線的に増大させるようにした集積化
圧力変換器（信学技報ED80−20）、 （２）電流密度の異なるバイポーラトランジスタのベー
ス・エミッタ間電圧の差ΔVBEが絶対温度に比例するこ
とを利用し、ブリッジ励起電圧に正の温度係数を与える
ようにした集積化圧力変換器（Sensors and Actuator
s、４巻、1983年、63〜69ページ） 等が報告されている。
用いた圧力変換器がよく知られている。この圧力変換器
等に用いられるピエゾ抵抗素子のゲージ率は一般に負の
温度係数を示し、ピエゾ抵抗素子を含むブリッジ回路か
らなる変換器の圧力−電気変換感度は、周囲温度の上昇
にともない直線的に低下する。この感度低下を補償する
機能を備えた従来の集積化圧力変換器としては、 （１）バイポーラトランジスタベース・エミッタ間順方
向電圧VBEの負の温度係数を利用し、電源電圧からVBEに
比例した電圧を差し引くことによりブリッジ励起電圧を
温度上昇に対して直線的に増大させるようにした集積化
圧力変換器（信学技報ED80−20）、 （２）電流密度の異なるバイポーラトランジスタのベー
ス・エミッタ間電圧の差ΔVBEが絶対温度に比例するこ
とを利用し、ブリッジ励起電圧に正の温度係数を与える
ようにした集積化圧力変換器（Sensors and Actuator
s、４巻、1983年、63〜69ページ） 等が報告されている。
上記２例にはいずれもバイポーラ集積回路技術が用い
られている。しかしながら、集積化変換器の目標は、多
機能化やインテリジェント化にあり、これらの目標を実
現する集積回路技術としては、バイポーラ技術よりもMO
S技術の方が有利な点が多い。すなわち、将来の集積化
変換器には、半導体検知素子と同一基板上に、単に温度
補償機能のみでなく、増幅機能、マルチプレックス機
能、チップ内での演算処理機能、コンピュータとのディ
ジタルインターフェースを可能にするA/D変換機能およ
びディジタル信号処理機能等を搭載することが要求され
る。これらの要求には、スイッチトキャパシタ回路、ア
ナログ・スイッチ、A/D変換器、マイクロ・プロセッサ
等を含むアナログ・ディジタル混載回路の分野で知られ
ており、バイポーラ技術に比べて低消費電力化および大
規模集積化が可能なMOS集積回路技術が適している。
られている。しかしながら、集積化変換器の目標は、多
機能化やインテリジェント化にあり、これらの目標を実
現する集積回路技術としては、バイポーラ技術よりもMO
S技術の方が有利な点が多い。すなわち、将来の集積化
変換器には、半導体検知素子と同一基板上に、単に温度
補償機能のみでなく、増幅機能、マルチプレックス機
能、チップ内での演算処理機能、コンピュータとのディ
ジタルインターフェースを可能にするA/D変換機能およ
びディジタル信号処理機能等を搭載することが要求され
る。これらの要求には、スイッチトキャパシタ回路、ア
ナログ・スイッチ、A/D変換器、マイクロ・プロセッサ
等を含むアナログ・ディジタル混載回路の分野で知られ
ており、バイポーラ技術に比べて低消費電力化および大
規模集積化が可能なMOS集積回路技術が適している。
こうした背景のもとに、MOS集積化が可能な温度補償
回路として、拡散抵抗・抵抗値の正の温度係数を利用し
て、ブリッジ励起電圧に正の温度係数を与えるようにし
た温度補償回路（特開昭61−66105、特開昭61−66106、
特開昭61−144884、特開昭61−115113）が考えられ、こ
れら回路を備えた集積化変換器の開発例が報告された
（IEEE J.Solid−State Circuits、22巻、1987年、151
〜156ページ）。
回路として、拡散抵抗・抵抗値の正の温度係数を利用し
て、ブリッジ励起電圧に正の温度係数を与えるようにし
た温度補償回路（特開昭61−66105、特開昭61−66106、
特開昭61−144884、特開昭61−115113）が考えられ、こ
れら回路を備えた集積化変換器の開発例が報告された
（IEEE J.Solid−State Circuits、22巻、1987年、151
〜156ページ）。
第３図はかかる従来の一例を説明するためのMOS集積
化が可能な集積化変換器回路図である。
化が可能な集積化変換器回路図である。
第３図に示すように、かかる変換器はピエゾ抵抗素子
１〜４からなるブリッジ回路10と、基準電圧発生回路５
と、演算増幅器６と、抵抗７と、正の温度係数を有する
感度拡散抵抗８とで構成されている。この例では、演算
増幅器６と抵抗７および感温拡散抵抗８が、基準電圧発
生回路５の出力電圧を反転増幅する反転型回路を構成し
ており、演算増幅器６の出力電圧でブリッジ回路10が励
起される構成になっている。
１〜４からなるブリッジ回路10と、基準電圧発生回路５
と、演算増幅器６と、抵抗７と、正の温度係数を有する
感度拡散抵抗８とで構成されている。この例では、演算
増幅器６と抵抗７および感温拡散抵抗８が、基準電圧発
生回路５の出力電圧を反転増幅する反転型回路を構成し
ており、演算増幅器６の出力電圧でブリッジ回路10が励
起される構成になっている。
いま、抵抗７および感温拡散抵抗８の抵抗値をR1及び
R2、基準電圧発生回路５の出力電圧をVREFとし、抵抗７
の抵抗値温度係数が事実上温度に不感と見なし得る程度
に小さいと仮定すると、演算増幅器６の出力電圧すなわ
ちブリッジ回路10に供給される駆動電圧VEXCは次式で与
えられる。
R2、基準電圧発生回路５の出力電圧をVREFとし、抵抗７
の抵抗値温度係数が事実上温度に不感と見なし得る程度
に小さいと仮定すると、演算増幅器６の出力電圧すなわ
ちブリッジ回路10に供給される駆動電圧VEXCは次式で与
えられる。
VEXC＝−（R2/R1）VREF ＝−｛R2（０）/R1｝｛１＋α1T＋α2T2＋……＋αnTn｝VREF ここで、R2（０）は感温拡散抵抗８のある基準温度に
おける抵抗値、αｎは感温拡散抵抗８のｎ次の抵抗温度
係数であり、Ｔは基準温度からの温度の遷移である。い
ま、感温拡散抵抗８の抵抗温度係数の高次項（α２…α
ｎ）が１次の抵抗温度係数α１に比べて無視できる程度
に小さいと仮定すると、ブリッジ回路10の駆動電圧VEXC
に感温拡散抵抗８の１次の抵抗温度係数α１にもとずく
正の温度係数を与えることができ、ピエゾ抵抗係数の負
の温度係数にもとずくブリッジ回路10の圧力−電気変換
感度の負の温度係数を補償することができる。
おける抵抗値、αｎは感温拡散抵抗８のｎ次の抵抗温度
係数であり、Ｔは基準温度からの温度の遷移である。い
ま、感温拡散抵抗８の抵抗温度係数の高次項（α２…α
ｎ）が１次の抵抗温度係数α１に比べて無視できる程度
に小さいと仮定すると、ブリッジ回路10の駆動電圧VEXC
に感温拡散抵抗８の１次の抵抗温度係数α１にもとずく
正の温度係数を与えることができ、ピエゾ抵抗係数の負
の温度係数にもとずくブリッジ回路10の圧力−電気変換
感度の負の温度係数を補償することができる。
また、第３図の回路中で使用される基準電圧発生回路
５は、エンハンスメント型MOSFETとデプレッション型MO
SFETのスレッショルド電圧の差を検出する回路方式を用
いることによりMOS集積化プロセスで製造可能であり、
これとMOS演算増幅器、感温拡散抵抗、拡散型ピエゾ抵
抗素子を同一半導体基板上に一体化することよりMOS集
積化された集積化変換器が構成できる。
５は、エンハンスメント型MOSFETとデプレッション型MO
SFETのスレッショルド電圧の差を検出する回路方式を用
いることによりMOS集積化プロセスで製造可能であり、
これとMOS演算増幅器、感温拡散抵抗、拡散型ピエゾ抵
抗素子を同一半導体基板上に一体化することよりMOS集
積化された集積化変換器が構成できる。
上述したMOS集積化に適した集積化変換器は感温拡散
抵抗８の抵抗温度係数の高次項（α２…αｎ）が１次の
抵抗温度係数α１に比べ無視できない場合、補償された
感度の温度に対する直線性が劣化するという欠点があ
る。一般に感温拡散抵抗は有限の２次温度係数をもつた
め、前記演算増幅器６の出力電圧すなわちブリッジ回路
10に供給される駆動電圧VEXCは温度に対して非直線とな
り、温度範囲が拡大すると、補償された感度の非直線特
性は許容しがたいものとなる。すなわち、感温拡散抵抗
を用いた従来の集積化変換器では広い温度範囲にわたる
感度補償が難しいという欠点がある。
抵抗８の抵抗温度係数の高次項（α２…αｎ）が１次の
抵抗温度係数α１に比べ無視できない場合、補償された
感度の温度に対する直線性が劣化するという欠点があ
る。一般に感温拡散抵抗は有限の２次温度係数をもつた
め、前記演算増幅器６の出力電圧すなわちブリッジ回路
10に供給される駆動電圧VEXCは温度に対して非直線とな
り、温度範囲が拡大すると、補償された感度の非直線特
性は許容しがたいものとなる。すなわち、感温拡散抵抗
を用いた従来の集積化変換器では広い温度範囲にわたる
感度補償が難しいという欠点がある。
また、感度拡散抵抗を用いない従来の集積化変換器
は、いずれもバイポーラ製造プロセスを前提としてお
り、その回路構成をMOS製造プロセスで実現することは
不可能であった。
は、いずれもバイポーラ製造プロセスを前提としてお
り、その回路構成をMOS製造プロセスで実現することは
不可能であった。
本発明の目的は、上記従来技術の欠点を除去した、MO
S集積化に適した集積化変換器を提供することにある。
S集積化に適した集積化変換器を提供することにある。
本発明の集積化変換器は、電流ミラーを形成する一対
のMOSFETと、前記MOSFETによって定電流駆動される一対
のダイオードと、前記ダイオードのうちいずれか一方の
ダイオードの電圧降下に比例した電荷を標本化保持する
ための第一のコンデンサと、前記ダイオード対間の電圧
降下の差に比例した電荷を標本化保持するための第二の
コンデンサと、前記第一のコンデンサと第二のコンデン
サに標本化保持された電荷を加算して標本化保持するた
めの演算増幅器および第三のコンデンサと、前記第一，
第二および第三のコンデンサにおける前記標本化保持の
タイミングを制御するための複数のスイッチと、前記第
三のコンデンサに保持された前記演算増幅器の出力電圧
により駆動される半導体検知素子を含む検出回路とを備
えて構成される。
のMOSFETと、前記MOSFETによって定電流駆動される一対
のダイオードと、前記ダイオードのうちいずれか一方の
ダイオードの電圧降下に比例した電荷を標本化保持する
ための第一のコンデンサと、前記ダイオード対間の電圧
降下の差に比例した電荷を標本化保持するための第二の
コンデンサと、前記第一のコンデンサと第二のコンデン
サに標本化保持された電荷を加算して標本化保持するた
めの演算増幅器および第三のコンデンサと、前記第一，
第二および第三のコンデンサにおける前記標本化保持の
タイミングを制御するための複数のスイッチと、前記第
三のコンデンサに保持された前記演算増幅器の出力電圧
により駆動される半導体検知素子を含む検出回路とを備
えて構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を説明するための集積化変
換器の回路図である。
換器の回路図である。
第１図に示すように、本実施例の変換器はピエゾ抵抗
素子１〜４からなるブリッジ回路10と、それぞれA1およ
びA2なる接合面積を有する一対のダイオード11,12と、
これらダイオードの電流源として働く一対のMOSFET21,2
2と、これら一対のMOSFET21,22に適当なバイアス電圧を
供給するためのバイアス回路を構成するMOSFET23,24,25
と、演算増幅器30と、それぞれK1C,K2CおよびＣなる容
量値をもつコンデンサ31,32,33と、周期的に開閉（OFF
−ON）を繰り返すスイッチ群41〜45とを有して構成され
る。
素子１〜４からなるブリッジ回路10と、それぞれA1およ
びA2なる接合面積を有する一対のダイオード11,12と、
これらダイオードの電流源として働く一対のMOSFET21,2
2と、これら一対のMOSFET21,22に適当なバイアス電圧を
供給するためのバイアス回路を構成するMOSFET23,24,25
と、演算増幅器30と、それぞれK1C,K2CおよびＣなる容
量値をもつコンデンサ31,32,33と、周期的に開閉（OFF
−ON）を繰り返すスイッチ群41〜45とを有して構成され
る。
本実施例において、ダイオード11およびダイオード12
の陽極端子はいずれも電源端子50に接続されており、ま
た陰極端子はそれぞれMOSFET21およびMOSFET22のドレイ
ンに接続されている。MOSFET21およびMOSFET22は、ゲー
トにMOSFET23〜25からなるバイアス回路の発生するバイ
アス電圧が供給され、ソースが電源端子60に共通接続さ
れており、ダイオード11,12に前記バイアス電圧で決ま
る定電流を供給する。コンデンサ31は一端がスイッチ41
および42を介してダイオード12の陽極端子（電源端子）
50および陰極端子52に接続され、コンデンサ32は一端が
スイッチ43および44を介してダイオード11および12の陰
極端子51および52に接続されている。一方、これら両コ
ンデンサ31,32の他の一端は演算増幅器30の反転入力端
子53に接続されている。この演算増幅器30は非反転入力
端子54が基準電圧であるアース端子に接続され、反転入
力端子53と出力端子55の間にコンデンサ33とスイッチ45
が並列接続されている。また、演算増幅器30の出力端子
55はブリッジ回路10に接続されている。すなわち本実施
例において、ブリッジ回路10は演算増幅器30の出力電圧
で駆動される。
の陽極端子はいずれも電源端子50に接続されており、ま
た陰極端子はそれぞれMOSFET21およびMOSFET22のドレイ
ンに接続されている。MOSFET21およびMOSFET22は、ゲー
トにMOSFET23〜25からなるバイアス回路の発生するバイ
アス電圧が供給され、ソースが電源端子60に共通接続さ
れており、ダイオード11,12に前記バイアス電圧で決ま
る定電流を供給する。コンデンサ31は一端がスイッチ41
および42を介してダイオード12の陽極端子（電源端子）
50および陰極端子52に接続され、コンデンサ32は一端が
スイッチ43および44を介してダイオード11および12の陰
極端子51および52に接続されている。一方、これら両コ
ンデンサ31,32の他の一端は演算増幅器30の反転入力端
子53に接続されている。この演算増幅器30は非反転入力
端子54が基準電圧であるアース端子に接続され、反転入
力端子53と出力端子55の間にコンデンサ33とスイッチ45
が並列接続されている。また、演算増幅器30の出力端子
55はブリッジ回路10に接続されている。すなわち本実施
例において、ブリッジ回路10は演算増幅器30の出力電圧
で駆動される。
第２図は第１図に示す変換器回路の動作手順、特にス
イッチ群の開閉手順を説明するためのタイミング図であ
る。
イッチ群の開閉手順を説明するためのタイミング図であ
る。
第２図に示すように、これらはスイッチ群41〜45の開
閉状態を示しており、実線区間がスイッチの閉じる（O
N）期間、破線区間がスイッチの開く（OFF）期間をそれ
ぞれ表している。
閉状態を示しており、実線区間がスイッチの閉じる（O
N）期間、破線区間がスイッチの開く（OFF）期間をそれ
ぞれ表している。
以下、第１図および第２図を参照して上述した実施例
の回路動作を詳細に説明する。
の回路動作を詳細に説明する。
まず、第２図の期間（Ａ）について、スイッチ41およ
び43が閉じると、コンデンサ31はダイオード12の陽極端
子（電源端子）50と演算増幅器30の反転入力端子53の間
に、またコンデンサ32はダイオード11の陰極端子51と演
算増幅器30の反転入力端子53の間にそれぞれ接続され
る。同時にスイッチ45も閉じるので、コンデンサ33の蓄
積電化もリセットされ、演算増幅器30はユニティフィー
ドバック接続となる。この演算増幅器30の非反転入力端
子54はアース端子に接続されているから、このとき仮想
ショートにより演算増幅器30の反転入力端子53および出
力端子55はともに０ボルトになる。したがって、ダイオ
ード12の陽極端子（電極端子）50の電圧（電源電圧）を
V50,ダイオード11の陰極端子の電圧をV51とすると、期
間（Ａ）中におけるコンデンサ31,コンデンサ32および
コンデンサ33の蓄積電荷q1（Ａ）,q2（Ａ）およびq
3（Ａ）はそれぞれK1CV50,K2CV51および０となる。
び43が閉じると、コンデンサ31はダイオード12の陽極端
子（電源端子）50と演算増幅器30の反転入力端子53の間
に、またコンデンサ32はダイオード11の陰極端子51と演
算増幅器30の反転入力端子53の間にそれぞれ接続され
る。同時にスイッチ45も閉じるので、コンデンサ33の蓄
積電化もリセットされ、演算増幅器30はユニティフィー
ドバック接続となる。この演算増幅器30の非反転入力端
子54はアース端子に接続されているから、このとき仮想
ショートにより演算増幅器30の反転入力端子53および出
力端子55はともに０ボルトになる。したがって、ダイオ
ード12の陽極端子（電極端子）50の電圧（電源電圧）を
V50,ダイオード11の陰極端子の電圧をV51とすると、期
間（Ａ）中におけるコンデンサ31,コンデンサ32および
コンデンサ33の蓄積電荷q1（Ａ）,q2（Ａ）およびq
3（Ａ）はそれぞれK1CV50,K2CV51および０となる。
次に、期間（Ｂ）において、スイッチ41および43がと
もに開くと、コンデンサ31およびコンデンサ32には、期
間（Ａ）中に充電された電荷q1（Ａ）＝K1CV50およびq2
（Ａ）＝K2CV51が蓄積保持される。この期間（Ｂ）にス
イッチ45も開くが、コンデンサ33の電荷に変化はないの
で、演算増幅器30の出力電圧は０ボルトのまま保持され
る。
もに開くと、コンデンサ31およびコンデンサ32には、期
間（Ａ）中に充電された電荷q1（Ａ）＝K1CV50およびq2
（Ａ）＝K2CV51が蓄積保持される。この期間（Ｂ）にス
イッチ45も開くが、コンデンサ33の電荷に変化はないの
で、演算増幅器30の出力電圧は０ボルトのまま保持され
る。
次に、期間（Ｃ）となり、スイッチ42および44が閉じ
ると、コンデンサ31とコンデンサ32はいずれもダイオー
ド12の陰極端子52と演算増幅器30の反転入力端子53の間
に接続される。このとき、演算増幅器30は過渡的には非
反転入力端子54と反転入力端子53の間の電圧差を増幅
し、その出力電圧でコンデンサ33を充電することによっ
て、コンデンサ31とコンデンサ32からコンデンサ33へ蓄
積電荷の転送を行いつつこの電圧差を減少せしめるよう
に働き、反転入力端子53が非反転入力端子54と等電位に
なったところで、蓄積電荷の転送を終了し平衡状態に達
する。ダイオード12の陰極端子52の電圧をV52,演算増幅
器30の出力端子55に得られる出力電圧すなわちブリッジ
回路10に供給される駆動電圧をVEXCとすると、この期間
（Ｃ）中のコンデンサ31〜33の蓄積電荷q1（Ｃ）,q
2（Ｃ）およびq3（Ｃ）はそれぞれK1CV52,K2CV52および
CVEXCとなる。期間（Ａ）および期間（Ｃ）中に各コン
デンサに蓄積される電荷の総和ΣＱ（Ａ）およびΣＱ
（Ｃ）は、それぞれ、 ΣＱ（Ａ）＝q1（Ａ）＋q2（Ａ）＋q3（Ａ） ＝K1CV50＋K2CV51 ΣＱ（Ｃ）＝q1（Ｃ）＋q2（Ｃ）＋q3（Ｃ） ＝K1CV52＋K2CV52＋CVEXC であり、電荷保存則によりΣＱ（Ａ）＝ΣＱ（Ｃ）が成
立するから期間（Ｃ）中に演算増幅器30の出力端子55に
得られる出力電圧すなわちブリッジ回路10に供給される
駆動電圧VEXCは次式で与えられる。
ると、コンデンサ31とコンデンサ32はいずれもダイオー
ド12の陰極端子52と演算増幅器30の反転入力端子53の間
に接続される。このとき、演算増幅器30は過渡的には非
反転入力端子54と反転入力端子53の間の電圧差を増幅
し、その出力電圧でコンデンサ33を充電することによっ
て、コンデンサ31とコンデンサ32からコンデンサ33へ蓄
積電荷の転送を行いつつこの電圧差を減少せしめるよう
に働き、反転入力端子53が非反転入力端子54と等電位に
なったところで、蓄積電荷の転送を終了し平衡状態に達
する。ダイオード12の陰極端子52の電圧をV52,演算増幅
器30の出力端子55に得られる出力電圧すなわちブリッジ
回路10に供給される駆動電圧をVEXCとすると、この期間
（Ｃ）中のコンデンサ31〜33の蓄積電荷q1（Ｃ）,q
2（Ｃ）およびq3（Ｃ）はそれぞれK1CV52,K2CV52および
CVEXCとなる。期間（Ａ）および期間（Ｃ）中に各コン
デンサに蓄積される電荷の総和ΣＱ（Ａ）およびΣＱ
（Ｃ）は、それぞれ、 ΣＱ（Ａ）＝q1（Ａ）＋q2（Ａ）＋q3（Ａ） ＝K1CV50＋K2CV51 ΣＱ（Ｃ）＝q1（Ｃ）＋q2（Ｃ）＋q3（Ｃ） ＝K1CV52＋K2CV52＋CVEXC であり、電荷保存則によりΣＱ（Ａ）＝ΣＱ（Ｃ）が成
立するから期間（Ｃ）中に演算増幅器30の出力端子55に
得られる出力電圧すなわちブリッジ回路10に供給される
駆動電圧VEXCは次式で与えられる。
VEXC＝K1（V50−V52）＋K2（V51−V52） ＝K1V2＋K2（V2−V1） …（１） ここで、V1（＝V50−V51）およびV2（＝V50−V52）は
それぞれダイオード11およびダイオード12の純方向電圧
降下である。
それぞれダイオード11およびダイオード12の純方向電圧
降下である。
次に、周期（Ｄ）でスイッチ42およびスイッチ44が開
いても、各コンデンサには期間（Ｃ）中の蓄積電荷が保
持されるので、出力端子55の出力電圧すなわちブリッジ
駆動電圧VEXCはそのまま保持される。
いても、各コンデンサには期間（Ｃ）中の蓄積電荷が保
持されるので、出力端子55の出力電圧すなわちブリッジ
駆動電圧VEXCはそのまま保持される。
以上が本実施例における一周期であり、以後同様な動
作が周期的に繰り返される。 本実施例において、期間
（Ｃ）中に演算増幅器30の出力端子55に得られるブリッ
ジ駆動電圧VEXCは、（１）式から明らかなように、ダイ
オード12の順方向電圧降下V2に定数K1を乗じた第１項と
ダイオード12とダイオード11の順方向電圧降下の差（V2
−V1）に定数K2を乗じた第２項との和となる。ダイオー
ドの順方向電圧降下は、温度とともに直線的に減少する
ことが知られている。すなわち、（１）式第１項は負の
温度係数をもつ。一方、本実施例における２つのダイオ
ード11,12の順方向電圧降下V1,V2の差（V2−V1）はダイ
オード11,12の順方向電流I1,I2を表す以下の式 I1＝IsA1exp（qV1/kT） I2＝IsA2exp（qV2/kT） より次式で与えられる。
作が周期的に繰り返される。 本実施例において、期間
（Ｃ）中に演算増幅器30の出力端子55に得られるブリッ
ジ駆動電圧VEXCは、（１）式から明らかなように、ダイ
オード12の順方向電圧降下V2に定数K1を乗じた第１項と
ダイオード12とダイオード11の順方向電圧降下の差（V2
−V1）に定数K2を乗じた第２項との和となる。ダイオー
ドの順方向電圧降下は、温度とともに直線的に減少する
ことが知られている。すなわち、（１）式第１項は負の
温度係数をもつ。一方、本実施例における２つのダイオ
ード11,12の順方向電圧降下V1,V2の差（V2−V1）はダイ
オード11,12の順方向電流I1,I2を表す以下の式 I1＝IsA1exp（qV1/kT） I2＝IsA2exp（qV2/kT） より次式で与えられる。
V2−V1＝（kT/q）ln（nA1/A2） ここで、Isはダイオードの飽和電流、A1およびA2はダ
イオード11およびダイオード12の接合面積をそれぞれ表
している。また、ｎはダイオード11とダイオード12を流
れる電流I1とI2の比（I1/I2）であり、電流ミラーを形
成MOSFET21,22の縦横比（W/L比）によって決定される
る。上式から明らかなように、２つのダイオードの順方
向電圧降下の差は絶対温度に比例する。すなわち、
（１）式第２項は正の温度係数をもつ。したがって、コ
ンデンサ31,32とコンデンサ33との間の容量比（面積
比）によって、（１）式第１項の定数K1と第２項の定数
K2を適当な値に選定することにより、出力端子55に得ら
れるブリッジ駆動電圧VEXCに感度温度補償に必要な所望
の温度係数を付与することができる。
イオード11およびダイオード12の接合面積をそれぞれ表
している。また、ｎはダイオード11とダイオード12を流
れる電流I1とI2の比（I1/I2）であり、電流ミラーを形
成MOSFET21,22の縦横比（W/L比）によって決定される
る。上式から明らかなように、２つのダイオードの順方
向電圧降下の差は絶対温度に比例する。すなわち、
（１）式第２項は正の温度係数をもつ。したがって、コ
ンデンサ31,32とコンデンサ33との間の容量比（面積
比）によって、（１）式第１項の定数K1と第２項の定数
K2を適当な値に選定することにより、出力端子55に得ら
れるブリッジ駆動電圧VEXCに感度温度補償に必要な所望
の温度係数を付与することができる。
また、本実施例におけるダイオードの順方向電圧降下
V2および２つのダイオード間の順方向電圧降下の差V2−
V1はともに温度に対して直線的に変化する（高次の温度
係数をもたない）から、これらを合成することにより得
られるブリッジ駆動電圧VEXCも温度に対して直線的に変
化する。したがって、本実施例によれば、感温拡散抵抗
を用いた従来の集積化変換器に比べ、広い温度範囲にわ
たる感度温度補償が可能になる。
V2および２つのダイオード間の順方向電圧降下の差V2−
V1はともに温度に対して直線的に変化する（高次の温度
係数をもたない）から、これらを合成することにより得
られるブリッジ駆動電圧VEXCも温度に対して直線的に変
化する。したがって、本実施例によれば、感温拡散抵抗
を用いた従来の集積化変換器に比べ、広い温度範囲にわ
たる感度温度補償が可能になる。
更に、本実施例におけるｐ−ｎ接合ダイオード11,12
はｎ型半導体基板中のＰ−ウェルをアノード、n+拡散領
域をカソードとして、Ｐ−ウェルCMOS製造プロセスで容
易に製作可能である。また、本実施例に使用されるスイ
ッチは例えばMOSFETスイッチ、コンデンサは例えばMOS
ゲート電極一反転層間容量あるいは二層電極間容量を用
いることにより同様にMOS製造プロセスで容易に製作可
能であり、これらとMOS演算増幅器、半導体検知素子を
オンチップ一体化することによりMOS集積化された集積
化変換器が実現される。
はｎ型半導体基板中のＰ−ウェルをアノード、n+拡散領
域をカソードとして、Ｐ−ウェルCMOS製造プロセスで容
易に製作可能である。また、本実施例に使用されるスイ
ッチは例えばMOSFETスイッチ、コンデンサは例えばMOS
ゲート電極一反転層間容量あるいは二層電極間容量を用
いることにより同様にMOS製造プロセスで容易に製作可
能であり、これらとMOS演算増幅器、半導体検知素子を
オンチップ一体化することによりMOS集積化された集積
化変換器が実現される。
したがって、本実施例によれば、広い温度補償範囲に
わたって感度温度補償を達成でき、かつMOS集積化に適
した優れた集積化変換器が提供される。
わたって感度温度補償を達成でき、かつMOS集積化に適
した優れた集積化変換器が提供される。
上記実施例では、ピエゾ抵抗素子が主にｐ型であり、
ｎ型半導体基板（Ｐ−ウェルCMOS製造プロセス）が使用
される関係上、Ｐ−ウェルをアノード、n+拡散領域をカ
ソードとしてダイオード11,12を実現し、これらの定電
流源として働くMOSFET21,22をNMOSトランジスタで構成
したが、ｐ型半導体基板（Ｎ−ウェルCMOSプロセス）が
使用される場合も、p+拡散領域をアノード、Ｎ−ウェル
をカソードとしてダイオード11,12を実現し、定電流源
として働くMOSFET21,22をPMOSトランジスタで構成する
ことにより同様の集積化変換器が実現される。
ｎ型半導体基板（Ｐ−ウェルCMOS製造プロセス）が使用
される関係上、Ｐ−ウェルをアノード、n+拡散領域をカ
ソードとしてダイオード11,12を実現し、これらの定電
流源として働くMOSFET21,22をNMOSトランジスタで構成
したが、ｐ型半導体基板（Ｎ−ウェルCMOSプロセス）が
使用される場合も、p+拡散領域をアノード、Ｎ−ウェル
をカソードとしてダイオード11,12を実現し、定電流源
として働くMOSFET21,22をPMOSトランジスタで構成する
ことにより同様の集積化変換器が実現される。
なお、上記実施例で用いたスイッチ41〜45の接続とそ
の開閉手順は単なる一例であって、本発明は特にこれを
限定しない。コンデンサ31にダイオード12の順方向電圧
降下V2に比例した電荷を、コンデンサ32にダイオード12
とダイオード11の順方向電圧降下の差（V2−V1）に比例
した電荷を、それぞれ標本化保持し、これらの電荷を合
成してコンデンサ33に標本化保持するためのスイッチの
接続と開閉手順には多くの変形が可能である。
の開閉手順は単なる一例であって、本発明は特にこれを
限定しない。コンデンサ31にダイオード12の順方向電圧
降下V2に比例した電荷を、コンデンサ32にダイオード12
とダイオード11の順方向電圧降下の差（V2−V1）に比例
した電荷を、それぞれ標本化保持し、これらの電荷を合
成してコンデンサ33に標本化保持するためのスイッチの
接続と開閉手順には多くの変形が可能である。
以上、ピエゾ抵抗素子を用いた圧力変換器の場合を一
例として説明したが、本発明は圧力変換器のみならず、
感度温度補償を必要とする半導体検知素子を用いた集積
化変換器を広く適用できる。
例として説明したが、本発明は圧力変換器のみならず、
感度温度補償を必要とする半導体検知素子を用いた集積
化変換器を広く適用できる。
以上説明したように、本発明の集積化変換器は広い温
度範囲にわたる感度補償を実現しMOS集積化に適合させ
ることができるという効果がある。更に本発明による集
積化変換器は半導体変換器のインテリジェント化に寄与
している。
度範囲にわたる感度補償を実現しMOS集積化に適合させ
ることができるという効果がある。更に本発明による集
積化変換器は半導体変換器のインテリジェント化に寄与
している。
第１図は本発明の一実施例を説明するための集積化変換
器の回路図、第２図は第１図に示す変換器回路の動作手
順を説明するためのタイミング図、第３図は従来の一例
を説明するためのMOS集積化が可能な集積化変化器の回
路図である。 １〜４……半導体検知素子（ピエゾ抵抗素子）、10……
ブリッジ回路、11,12……接合ダイオード、21〜25……M
OSFET、30……演算増幅器、31〜33……コンデンサ、41
〜45……スイッチ、50〜55,60……端子。
器の回路図、第２図は第１図に示す変換器回路の動作手
順を説明するためのタイミング図、第３図は従来の一例
を説明するためのMOS集積化が可能な集積化変化器の回
路図である。 １〜４……半導体検知素子（ピエゾ抵抗素子）、10……
ブリッジ回路、11,12……接合ダイオード、21〜25……M
OSFET、30……演算増幅器、31〜33……コンデンサ、41
〜45……スイッチ、50〜55,60……端子。
Claims (1)
- 【請求項１】電流ミラーを形成する一対のMOSFETと、前
記MOSFETによって定電流駆動される一対のダイオード
と、前記ダイオードのうちいずれか一方のダイオードの
電圧降下に比例した電荷を標本化保持するための第一の
コンデンサと、前記ダイオード対間の電圧降下の差に比
例した電荷を標本化保持するための第二のコンデンサ
と、前記第一のコンデンサと第二のコンデンサに標本化
保持された電荷を加算して標本化保持するための演算増
幅器および第三のコンデンサと、前記第一，第二および
第三のコンデンサにおける前記標本化保持のタイミング
を制御するための複数のスイッチと、前記第三のコンデ
ンサに保持された前記演算増幅器の出力電圧により駆動
される半導体検知素子を含む検出回路とを備えたことを
特徴とする集積化変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119832A JP2586102B2 (ja) | 1988-05-16 | 1988-05-16 | 集積化変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63119832A JP2586102B2 (ja) | 1988-05-16 | 1988-05-16 | 集積化変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01288720A JPH01288720A (ja) | 1989-11-21 |
| JP2586102B2 true JP2586102B2 (ja) | 1997-02-26 |
Family
ID=14771367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63119832A Expired - Lifetime JP2586102B2 (ja) | 1988-05-16 | 1988-05-16 | 集積化変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586102B2 (ja) |
-
1988
- 1988-05-16 JP JP63119832A patent/JP2586102B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01288720A (ja) | 1989-11-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 11 |
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