KR0168017B1 - 네가티브 기준전압 발생회로 - Google Patents

네가티브 기준전압 발생회로 Download PDF

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Abstract

본 발명은 네거티브 기준전압 발생회로를 공개한다. 그 회로는 제1전압이 인가되는 베이스와 포지티브 전원전압이 인가되는 콜렉터와 제1정전류가 인가되는 에미터를 가진 제1바이폴라 트랜지스터와 제2전압이 인가되는 베이스와 상기 포지티브 전원전압이 인가되는 콜렉터와 제2정전류가 인가되는 에미터를 가진 제2바이폴라 트랜지스터로 구성된 차전압 발생수단, 상기 제1 및 제2바이폴라 트랜지스터들의 에미터 전압의 차전압을 증폭하는 연산 증폭수단, 상기 연상 증폭수단의 출력신호에 응답하여 상기 제2전압을 배압하여 출력하는 배압수단, 및 상기 포지티브 전원전압에 연결된 콜렉터와 제3정전류원이 인가되는 에미터와 상기 배압된 전압이 인가되는 베이스를 가진 제3바이폴라 트랜지스터로 구성된 출력수단을 구비하여 상기 제3바이폴라 트랜지스터의 에미터를 통하여 네거티브 기준전압을 발생하는 것을 특징으로 한다. 따라서, 일반적인 연산 증폭기를 사용하여 기준전압 발생회로의 설계가 용이하다.

Description

네거티브 기준전압 발생회로
본 발명은 기준전압 발생회로에 관한 것으로, 특히 일반적인 연산 증폭기를 사용하여 네거티브 기준전압을 발생할 수 있는 기준전압 발생회로에 관한 것이다.
통상적으로 회로 설계시에는 온도와 전원전압의 변동에도 불구하고 일정한 기준전압(voltage reference)을 발생하는 회로는 아날로그 디지털 변환기, 디지털 아날로그 변환기와 같은 아날로그 회로 설계시 중요한 블럭이다. 이러한 기준전압 발생회로는 온도에 대한 기준전압 변화를 최소화하기 위하여 밴드갭 기준전압 회로기술을 주로 사용하고 있다. 일반적으로, 밴드갭 기준 회로는 0℃에서 70℃의 온도사이에서 10ppm/℃의 우수한 온도 특성을 나타내고 있다.
제1도는 밴드갭 기준 회로의 일반적인 원리를 잘 나타내고 있다. 기준전압(VREF)은 다음 식으로 나타낼 수 있다.
VREF=VBE+K×VT
상기 식에서 VBE는 온도 변화에 대하여 네거티브하게 변화한다. 일반적으로, 25℃를 기준으로 VBE는 -22mV/℃의 온도 변화율을 나타내고 있다. 반면에 VT는 온도변화에 대하여 포지티브하게 변화한다. 따라서, VT에 일정한 상수값을 갖는 K를 곱하므로써 VREF의 온도에 대한 변화율을 최소화할 수 있다.
제2도는 종래의 밴드갭 기준회로 기술을 이용한 기준전압 발생회로의 회로도이다. 제2도의 기준전압 발생회로는 전원전압에 연결된 콜렉터를 가진 NPN트랜지스터(Q2), 전원전압에 연결된 콜렉터와 NPN트랜지스터(Q2)의 베이스에 연결된 베이스를 가진 NPN트랜지스터(Q1), NPN트랜지스터(Q1)의 에미터에 연결된 일측을 가진 저항(R1). 저항(R1)의 타측에 연결된 포지티브 단자를 가진 오프셋 전압(Vos), 오프셋전압(Vos)의 네거티브 단자에 연결된 네거티브 입력단자와 NPN트랜지스터(Q2)의 에미터에 연결된 포지티브 입력단자를 가진 연산 증폭기(U1), NPN트랜지스터(Q2)의 에미터와 연산 증폭기(U1)의 출력단자사이에 연결된 저항(R3), 저항(R1)의 타측과 연산 증폭기(U1)의 출력단자사이에 연결된 저항(R2), 및 연산 증폭기(U1)의 출력단자와 접지전압사이에 연결된 부하(R)로 구성되어 있다.
상술한 바와 같이 구성된 종래의 밴드갭 기준회로의 기준전압인 VREF는 연산증폭기의 오프셋 전압(Vos)을 무시하면 다음과 같은 식으로 나타낼 수 있다.
VREF=VBE2+(R2/R1)VTln[R2AE1/R3AE2]
상기 식에서, AE1, AE2는 Q2, Q1트랜지스터의 에미터-베이스 면적을 나타낸다. 그러나, 이 회로에서 연산 증폭기는 설계시 부하(R)를 고려하여 설계한다. 만약 부하값이 큰 경우(즉, 과부하가 연산 증폭기의 출력에 연결되는 경우)에 연산 증폭기의 출력 임피던스는 가능한 작게 설계되어져야 원하는 기준전압을 부하에 공급하게 된다.
그런데, 종래의 기준전압 발생회로에서는 연산 증폭기의 출력을 기준전압으로 발생하여 부하에 직접 인가하는 방식으로 구성되어 있기 때문에 부하의 영향을 작게 받기 위해서는 출력 임피던스가 작은 출력단을 만들기 위하여 부가적으로 많은 회로를 구성하여야 한다는 단점이 있었다.
물론, 이상적인 연산 증폭기의 출력 임피던스는 0이지만, 실제 회로에 응용되는 일반적인 연산 증폭기의 출력 임피던스는 0으로 나타나지 않기 때문에 기준전압 발생회로를 구성하는 연산 증폭기의 출력단자를 통하여 기준전압을 직접 발생하여 큰 부하로 인가하는 경우에는 연산 증폭기의 출력 임피던스를 작게하기 위하여 부가적인 회로 구성이 요구되게 된다.
본 발명의 목적은 일반적인 연산 증폭기를 이용하여 기준전압 발생회로의 설계가 용이한 네거티브 기준전압 발생회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 네거티브 기준전압 발생회로는 제1전압이 인가되는 베이스와 포지티브 전원전압이 인가되는 콜렉터와 제1정전류가 인가되는 에미터를 가진 제1바이폴라 트랜지스터와 제2전압이 인가되는 베이스와 상기 포지티브 전원전압이 인가되는 콜렉터와 제2정전류가 인가되는 에미터를 가진 제2바이폴라 트랜지스터로 구성된 차전압 발생수단, 상기 제1 및 제2바이폴라 트랜지스터들의 에미터 전압의 차전압을 증폭하는 연산 증폭수단, 상기 연산 증폭수단의 출력신호에 응답하여 상기 제2전압을 배압하여 출력하는 배압수단, 및 상기 포지티브 전원전압에 연결된 콜렉터와 제3정전류원이 인가되는 에미터와 상기 배압된 전압이 인가되는 베이스를 가진 제3바이폴라 트랜지스터로 구성된 출력수단을 구비하여 상기 제3바이폴라 트랜지스터의 에미터를 통하여 네거티브 기준전압을 발생하는 것을 특징으로 한다.
제1도는 밴드갭 기준전압 발생회로의 원리를 설명하기 위한 것이다.
제2도는 종래의 밴드갭 기준전압 발생회로의 회로도이다.
제3도는 본 발명의 네거티브 기준전압 발생회로의 회로도이다.
이하, 첨부한 도면을 참조하여 본 발명의 네거티브 기준전압 발생회로를 설명하면 다음과 같다.
제3도는 본 발명의 네거티브 기준전압 발생회로의 구성을 나타내는 회로도로서, 기준전압 발생회로는 크게 포지티브 전원전압(Vcc)과 네거티브 전원전압(Vss)의 사이에 연결되어 부의 밴드갭 전압(KVT)을 발생하는 밴드갭 전압 발생부(10), 밴드갭 전압(KVT)과 베이스-에미터 전압(VBE3)의 합을 네거티브 기준전압(VREF)으로 출력하는 출력부(20)로 구성되어 있다.
밴드갭 전압 발생부(10)는 두 개의 바이폴라 트랜지스터들(Q1,Q2)의 베이스-에미터사이의 전압 차이를 차 전압으로 발생하는 차전압 발생수단(12), 두 개의 바이폴라 트랜지스터들(Q1,Q2)의 에미터 전압을 차동 입력하여 증폭하는 연산 증폭기(14), 연산 증폭기(14)의 출력신호에 응답하여 차 전압을 배압하여 출력하는 배압수단(16)으로 구성되어 있다.
차전압 발생수단(12)은 포지티브 전원전압(Vcc)과 제1노드(N1) 사이에 연결되고 베이스가 접지전압(GND)으로 바이어싱된 제1바이폴라 트랜지스터(Q2), 제1노드(N1)와 네거티브 전원전압(Vss)의 사이에 연결되어 외부 바이어스 전압(VB)에 의해 소정의 정전류원으로 제공되는 제1NMOS트랜지스터(M1), 포지티브 전원전압(Vcc)과 제2노드(N2)사이에 연결되고 베이스에 차전압(△VBE)이 출력되고, 제2NPN트랜지스터(Q2)의 면적보다 B배 큰 면적을 가지는 제1NPN트랜지스터(Q2), 제2노드(N2)와 네거티브 전원전압(Vss)의 사이에 연결되어 외부 바이어스 전압(VB)에 의해 소정의 정전류원으로 제공되고, 제1NMOS 트랜지스터(M1)의 채널 형상비(W1/L1)보다 A배 큰 채널 형상비(W2/L2)를 가지는 제2NMOS트랜지스터(M2)로 구성되어 있다.
배압수단(16)은 접지전압(GND)과 제1NPN트랜지스터(Q1)의 베이스사이에 연결된 저항(R1), 제1NPN트랜지스터(Q1)의 베이스와 출력노드(N3)사이에 연결된 저항(R2), 출력노드(N3)와 네거티브 전원전압(Vss)사이에 연결되고 연산증폭기(14)의 출력신호가 게이트에 인가되는 제3NMOS트랜지스터(M3)로 구성되어 있다.
출력부(20)는 포지티브 전원전압(Vcc)과 기준전압 출력단자(30)사이에 연결되고 베이스에 부의 밴드갭 전압(KVT)이 인가되는 제3NPN트랜지스터(Q3), 기준전압 출력단자(30)와 네거티브 전원전압(Vss)사이에 연결되고 게이트에 인가되는 외부바이어성 전압(VB)에 응답하여 정전류원으로 제공되는 제4NMOS트랜지스터(M4)로 구성되어 있다.
상술한 구성을 가진 회로의 동작을 설명하면 다음과 같다.
외부 바이어스 전압(VB)이 인가된 상태에서, NMOS트랜지스터들(M1, M2, M4)은 포화영여겡서 동작하게 되어 정전류원으로 동작한다. 제1노드(N1)에는 제2NPN트랜지스터(Q2)의 베이스와 에미터사이의 전압인 -VBE2이 인가되고 제2노드(N2)에는 Vx-VBE1가 인가되어 제1노드(N1) 및 제2노드(N2)의 차전압(△V21)은 다음의 식으로 나타내어진다.
△V21=(Vx-VBE1)-(-VBE2)=Vx+(VBE2-VBE1)
연산 증폭기(14)의 포지티브 입력단자인 제1노드(N1)와 네거티브 입력단자인 제2노드(N2)의 차전압이 0이면, 제2NPN트랜지스터(Q2)의 베이스 전압(Vx)은 상기식에 의해서 다음과 같이 나타내어 진다.
Vx=VBE1-VBE2=VTln(IC1/IS1)-VTln(IC2/IS2)
그리고, 제2NMOS트랜지스터의 형상비가 제1NMOS트랜지스터의 형상비보다 A배 크게 설계되어 있기 때문에 전류(IC2)가 전류(IC1)에 비해서 A배 크게 되고, 제1NPN트랜지스터(Q1)의 면적이 제2NPN트랜지스터(Q2)의 면적보다 B배가 크기 때문에 전류(IS1)이 전류(IS2)보다 B배 크다. 따라서, 상기 식은 아래와 같이 변형될 수 있다.
Vx=VT(ln(IC1/BIS2))-VT(ln(AIC1/IS2)) =VT(ln(1/AB)) =-VT(ln(AB))
상기 식에서, VT는 밴드갭 전압, IC1은 제1NPN트랜지스터의 콜렉터 전류, IC2는 제2NPN트랜지스터의 콜렉터 전류, IS1는 제1NPN트랜지스터의 소자 스케일 지수, IS2는 제2NPN트랜지스터의 소자 스케일 지수를 각각 나타낸다.
본 발명의 네거티브 기준전압 발생회로는 제1노드(N1)의 전압이 제2노드(N2)의 전압보다 크다면, 연산 증폭기(14)의 출력전압이 감소하여 NMOS트랜지스터(M3)를 통하여 흐르는 전류가 작아지게 된다. 그러면, 전압(Vx)이 작아지게 되고, 제2노드(N2)의 전압을 증가하여 연산 증폭기(14)의 출력전압이 일정 전압을 유지하도록 동작한다. 반대로, 만일 제1노드(N1)의 전압이 제2노드(N2)의 전압보다 작다면, 연산 증폭기(14)의 출력전압이 증가하여 NMOX트랜지스터(M3)를 통하여 흐르는 전류가증가하게 된다. 그러면, 전압(Vx)이 커지게 되고, 제2노드(N2)의 전압을 감소하여 연산 증폭기(14)의 출력전압이 일정 전압을 유지하도록 동작한다.
그리고, 제3NPN트랜지스터(Q3)의 에미터 전압(VREF)은 다음의 식으로 나타내어진다.
VREF=-VBE3+V3
V3=(1+R2/R1)×△VBE
VREF=-[(1+R2/R1)×VT×ln(AB)+VBE3]
상기 식으로부터 알 수 있듯이, 본 발명의 기준전압 발생회로는 종래의 기준전압 식에서 나타난 것과 같은 특성을 가지므로 일정한 기준전압을 발생할 수 있다. 그리고, 본 발명의 기준전압 발생회로는 종래의 기준전압 발생회로와는 달리 네거티브 기준전압을 발생한다.
따라서, 본 발명의 네거티브 기준전압 발생회로는 연산 증폭기의 출력이 모스 트랜지스터의 게이트에 연결되므로 연산 증폭기 자체의 출력 임피던스가 크더라도 출력측의 부하를 구동할 수 있다. 또한, 본 발명의 기준전압 발생회로는 출력단의 바이폴라 트랜지스터(Q3)와 모스 트랜지스터(M4)의 크기가 부하를 충분히 구동할 수 있도록 설계하여 부하에 의한 기준전압값의 열화가 발생하지 않는다.

Claims (6)

  1. 제1전압이 인가되는 베이스와 포지티브 전원전압이 인가되는 콜렉터와 제1정전류가 인가되는 에미터를 가진 제1바이폴라 트랜지스터와 제2전압이 인가되는 베이스와 상기 포지티브 전원전압이 인가되는 콜렉터와 제2정전류가 인가되는 에미터를 가진 제2바이폴라 트랜지스터로 구성된 차전압 발생수단; 상기 제1 및 제2바이폴라 트랜지스터들의 에미터 전압의 차전압을 증폭하는 연산 증폭수단; 상기 연산 증폭수단의 출력신호에 응답하여 상기 제2전압을 배압하여 출력하는 배압수단; 및 상기 포지티브 전원전압에 연결된 콜렉터와 제3정전류원이 인가되는 에미터와 상기 배압된 전압이 인가되는 베이스를 가진 제3바이폴라 트랜지스터로 구성된 출력수단을 구비하여 상기 제3바이폴라 트랜지스터의 에미터를 통하여 네거티브 기준전압을 발생하는 것을 특징으로 하는 네거티브 기준전압 발생회로.
  2. 제1항에 있어서, 상기 제2바이폴라 트랜지스터의 면적이 상기 제1바이폴라 트랜지스터의 면적보다 소정 배수 큰 것을 특징으로 하는 네거티브 기준전압 발생회로.
  3. 제1항에 있어서, 상기 차전압 발생수단은 상기 제1바이폴라 트랜지스터의 에미터에 연결된 드레인과 네거티브 전원전압이 인가되는 소스와 바이어스 전압이 인가되는 게이트를 가지고 상기 제1정전류를 공급하기 위한 제1NMOS트랜지스터; 및 상기 제2바이폴라 트랜지스터의 에이터에 연결된 드레인과 상기 네거티브 전원전압이 인가되는 소스와 상기 바이어스 전압이 인가되는 게이트를 가지고 상기 제2정전류를 공급하기 위한 제2NMOS트랜지스터를 구비한 것을 특징으로 하는 네거티브 기준전압 발생회로.
  4. 제3항에 있어서, 상기 제1NMOS트랜지스터의 형상비가 상기 제2NMOS트랜지스터의 형상비보다 소정 배수 큰 것을 특징으로 하는 네거티브 기준전압 발생회로.
  5. 제3항에 있어서, 상기 배압수단은 상기 제2전압과 접지전압사이에 연결된 제1저항; 상기 제2전압에 연결된 일측을 가진 제2저항; 및 상기 연산 증폭기의 출력신호가 인가되는 게이트와 상기 제2저항의 타측에 연결된 드레인과 상기 네거티브 전원전압에 연결된 소스를 가진 제3NMOS트랜지스터를 구비한 것을 특징으로 하는 네거티브 기준전압 발생회로.
  6. 제3항에 있어서, 상기 출력수단은 상기 제3바이폴라 트랜지스터의 에미터에 연결된 드레인과 상기 바이어스 전압이 인가되는 게이트와 상기 네거티브 전원전압이 인가되는 소스를 가지고 상기 제3정전류를 공급하기 위한 제4NMOS트랜지스터를 구비한 것을 특징으로 하는 네거티브 기준전압 발생회로.
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