KR100351184B1 - 초저전압 캐스코드 전류미러 - Google Patents

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Abstract

저가변 바이어스 전압에서 매칭된 전류를 공급하는 전류원이 개시된다. 이 전류원은 제 1 회로, 제 2 회로 및 바이어싱회로를 구비한다. 제 1 회로는 제 1 전류를 공급한다. 제 1 회로는 제어단자, 제 1 단자 및 제 2 단자를 갖는 제 1 트랜지스터를 구비한다. 제 2 회로는 출력노드에 출력전류를 제공한다. 제 2 회로는 제어단자, 제 1 단자 및 제 2 단자를 갖는 제 2 트랜지스터를 구비한다. 바이어싱회로는 제어단자, 제 1 단자 및 제 2 단자를 갖는 제 3 트랜지스터를 구비한다. 또한, 이 바이어싱회로는 제어단자, 제 1 단자 및 제 2 단자를 갖는 제 4 트랜지스터를 구비할 수 있다. 바이어싱회로는, 제 2 트랜지스터의 제 1 단자의 전압과 제 1 트랜지스터의 제 2 단자의 전압이 매칭되도록, 제 3 트랜지스터의 제 1 단자의 전압과 제 2 트랜지스터의 제어단자의 전압을 공급한다. 이에 의해, 제 1 전류와 출력전류가 거의 매칭되게 된다.

Description

초저전압 캐스코드 전류미러 {ULTRA LOW VOLTAGE CASCODE CURRENT MIRROR}
본 발명은 전류원 (current source) 에 관한 것으로, 특히, 저가변전압에서 동작가능한 캐스코드 전류원에 관한 것이다.
전류원은 아날로그 회로에서 널리 사용된다. DC 바이어싱 소자로서, 전류원은 전체 회로의 온도변화 및 전원변화에 대한 저감도 (low sensitivity) 를 제공하는 한편, 회로내에서 DC 바이어스 레벨을 생성하는데 폭넓게 사용된다. 또한, 전류원은 증폭기 스테이지 (stage) 에서의 부하장치로도 널리 사용된다. 전류미러의 고증분 임피던스는 저전원전압에서 증폭기 스테이지의 고전압이득을 제공한다.
도 1 은 각 브랜치 (21, 23 및 25) 에서의 전류를 공급하는 3개의 동일한 PMOS 트랜지스터 (22, 24 및 26) 를 구비하는 전류원 (20) 을 나타낸다. 브랜치 (21) 의 출력노드 (N40) 는 NMOS 트랜지스터 (10) 의 게이트단자와 드레인단자에 접속된다. NMOS 트랜지스터 (10) 의 소스 단자는 접지된다. 브랜치 (23) 의 출력노드 (N42) 는 PNP 트랜지스터 (11) 의 이미터 단자에 접속된다. 트랜지스터 (11) 의 컬렉터 단자와 베이스 단자는 접지된다. 브랜치 (25) 의 출력노드 (N44) 는 저항체 (12) 의 일 단에 접속된다. 저항체 (12) 의 다른단은 접지된다.
트랜지스터들 (22, 24 및 26) 의 게이트단자와 소스 단자가 각 노드 (N46 및 N45) 에 접속되기 때문에, 트랜지스터들 (22, 24 및 26) 이 실질적으로 동일한 게이트-소스 전압을 가지게 된다. 그 결과, 전류 (I27 내지 I29) 세기들간의 부정합의 주요 원인은, 출력노드 (N40, N42 및 N44) 의 전압신호값들간의 차이로 인하여 유발되게 된다. 또한, 출력노드 (N40, N42 및 N44) 의 전류들간의 차이는 부분적으로는 노이즈 또는 PMOS 트랜지스터 (22, 24 및 26) 의 크기가 일치하지 않기 때문에 발생된다. 또한, 전류차는 노드 (N40, N42 및 N44) 의 전압차를 유발한다.
각 출력노드 (N40, N42 및 N44) 의 전압값에 대한 전류 (I27, I28 내지 I29) 세기의 의존도를 감소시켜 전류 (I27 내지 I29) 세기들을 잘 매칭시키기 위해서는, 출력노드 (N40, N42 및 N44) 의 작은 신호 출력임피던스가 높은 것이 바람직하다. 전류원의 출력임피던스를 증대시키기 위한 종래의 기술은 캐스코드 구성을 이용하는 것이다.
도 2 는, 전류원 (60) 이 브랜치 (21, 23 및 25) 에서 캐스코드 트랜지스터 (13, 14 및 15) 를 각각 사용한다는 것을 제외하고는, 도 1 의 전류원 (20) 과 유사한 3개 브랜치의 캐스코드 전류원 (60) 을 나타낸다. 입력 바이어싱회로 (40) 는 노드 (N45) 의 전압보다 작은 노드 (N50) 전압을 생성한다. 트랜지스터들 (13, 14 및 15) 은 출력노드 (N40, N42 및 N44) 의 임피던스를 증대시킨다. 따라서, 전류원 (60) 은, 도 1 에 도시된 전류원 (20) 에 비하여 전류들 (I27,I28 및 I29) 의 세기를 훨씬 잘 매칭시키게 된다.
전류원 (60) 의 캐스코드 구성에 의하여, 전압원 (V1) 과 접지에 걸리는 전압이 최소 문턱값을 초과할 때 전류가 잘 매칭되게 된다. 그러나, V1 에서의 사용가능한 전압이 시스템 설계로 인하여 감소하는 경향이 있다. V1 에서의 전압이 최소 문턱한계, 예를 들면, 2.0 V 이하로 떨어지고, 노드 (N50) 와 노드 (N45) 간의 전압이 V1 보다 작을 경우, 예를 들면, 1.5 V 인 경우, 캐스코드 트랜지스터 (13, 14 및 15) 의 드레인-소스 단자 양단의 전압강하는 무시할 수 있는 정도여서, 전류원(60) 이 저전원전압에서 동작할 수 없게 된다. 따라서, 수용가능한 전류원 (60) 의 동작을 위해서는, 사용가능한 것보다 더 많은 공급전압이 필요하게 된다.
따라서, 저전원전압으로도 동작가능하고, 고출력임피던스를 갖는 전류원이 필요하게 된다.
제 1 실시예는, 1) 기준전류를 제공하는 제 1 회로, 2) 제어단자, 제 1 단자 및 제 2 단자를 구비하되, 상기 제어단자는 상기 제 1 회로에 접속되는 제 1 트랜지스터, 3) 제어단자, 제 1 단자 및 제 2 단자를 구비하되, 제 1 전류밀도를 가지고, 상기 제 2 단자는 상기 제 1 전류를 수신하도록 접속되는 제 2 트랜지스터, 4) 제어단자, 제 1 단자 및 제 2 단자를 구비하되, 상기 제어단자는 상기 제 1 트랜지스터의 상기 제어단자에 접속되고 상기 제 2 단자는 제 2 전류를 제공하는 제 3 트랜지스터, 5) 제어단자, 제 1 단자 및 제 2 단자를 구비하되, 제 2 전류밀도를 가지고, 상기 제 1 단자는 상기 제 2 전류를 수신하도록 접속되며 상기 제 2 단자는 제 3 전류를 부하에 공급하는 제 4 트랜지스터, 6) 제어단자, 제 1 단자 및 제 2 단자를 구비하되, 상기 제어단자는 상기 제 3 트랜지스터의 제어단자에 접속되고 상기 제 2 단자는 제 4 전류를 공급하는 제 5 트랜지스터, 및 7) 제 4 트랜지스터의 제 1 단자전압과 제 2 트랜지스터의 제 2 단자전압이 매칭되도록 하기 위하여, 상기 제 4 트랜지스터의 상기 제어단자 및 상기 제 5 트랜지스터의 상기 제 2 단자에 접속되어, 상기 제 5 트랜지스터의 상기 제 2 단자전압 및 상기 제 4 트랜지스터의 상기 제어단자전압을 제공하는 바이어스회로를 구비하는, 저가변 (low and variable) 바이어스전압에서 매칭된 전류를 제공하기 위한 전류원을 제공한다.
상기 제 1 실시예의 전류원의 바이어스회로는, 제어단자, 제 1 단자 및 제 2 단자를 구비하되, 제 3 전류밀도를 가지고, 상기 제어단자는 상기 제 4 트랜지스터의 상기 제어단자에 접속되며, 상기 제 2 단자는 상기 제어단자에 접속되고, 상기 제 1 단자는 상기 제 5 트랜지스터의 상기 제 2 단자에 접속되는 제 6 트랜지스터, 제어단자, 제 1 단자 및 제 2 단자를 구비하되, 제 4 전류밀도를 가지고, 상기 제 2 단자는 상기 제 6 트랜지스터의 상기 제어단자에 접속되며, 상기 제어단자는 상기 제 5 트랜지스터의 상기 제 2 단자에 접속되는 제 7 트랜지스터를 구비할 수 있으며, 상기 제 3 전류밀도는 상기 제 2 전류밀도와 동일하며, 상기 제 4 전류밀도는 상기 제 1 전류밀도와 동일하다.
일 실시예에서, 상기 제 6 트랜지스터의 에스펙트비는 약 400 대 1 이며, 상기 제 7 트랜지스터의 에스펙트비는 약 20 대 1 이고, 상기 제 4 트랜지스터의에스펙트비는 약 400 대 1 이다.
일 실시예에서, 상기 제 4 트랜지스터의 에스펙트비는 상기 제 6 트랜지스터의 에스펙트비보다 더 크다.
제 2 실시예는, 제어단자, 제 1 단자 및 제 2 단자를 구비하되, 제 1 전류를 공급하는 제 1 트랜지스터를 구비하는 제 1 회로, 제어단자, 제 1 단자 및 제 2 단자를 구비하되, 출력전류를 출력노드에 제공하는 상기 제 1 회로에 접속되는 제 2 트랜지스터를 구비하는 제 2 회로, 제어단자, 제 1 단자 및 제 2 단자를 구비하는 제 3 트랜지스터, 및 제어단자, 제 1 단자 및 제 2 단자를 구비하되, 제 2 회로에 접속된 제 4 트랜지스터를 구비하는 바이어싱회로를 구비하는, 낮거나 가변되는 바이어스전압에서 매칭된 전류를 제공하기 위한 전류원을 제공한다.
일 실시예에서, 상기 제 1 트랜지스터와 상기 제 4 트랜지스터의 전류밀도는 거의 동일하며, 상기 제 2 트랜지스터와 상기 제 3 트랜지스터의 전류밀도는 거의 동일하다.
일 실시예에서, 상기 제 2 트랜지스터의 에스펙트비는 상기 제 3 트랜지스터의 에스펙트비와 거의 동일하다.
일 실시예에서, 상기 제 2 트랜지스터의 에스펙트비는 상기 제 3 트랜지스터의 에스펙트비보다 더 크다.
상기 제 1 및 제 4 트랜지스터는 제 1 도전형이고, 상기 제 2 및 제 3 트랜지스터는 제 2 도전형이다. 상기 제 1 및 제 2 도전형은 반대이다.
본 발명은, 첨부 도면을 참조한 하기의 상세한 설명으로부터 더욱 명백해질것이다.
도 1 은 출력 브랜치들에 접속된 서로다른 부하장치들을 갖는 종래의 전류원 (20) 을 나타낸 도면.
도 2 는 종래의 캐스코드 전류원 (60) 을 나타낸 도면.
도 3a 는 본 발명의 일 실시예에 따른 캐스코드 전류원 (100A) 을 나타낸 도면.
도 3b 는 또다른 전류발생회로 (80B 및 80C) 를 갖는, 도 3a 에 도시된 본 발명의 일 실시예를 나타낸 도면.
도 4a 는 본 발명의 실시예들에서 사용될 수도 있는 IPTAT 발생회로 (200A) 를 나타낸 도면.
도 4b 는 본 발명의 실시예들에서 사용될 수도 있는 IPTVBE 발생회로 (200B) 를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
21, 22, 23, 24, 32 : PMOS 트랜지스터
30, 31, 33, 40 : NMOS 트랜지스터
42 : 연산증폭기 44 : 저항체
65 : 기준회로 70 : 제 1 출력회로
80 : 제 2 출력회로 85 : 부하
90 : 바이어싱회로 100A : 캐스코드 전류원
본 발명의 제 1 실시예에 따른 캐스코드 전류원 (100A) 이 도 3a 에 도시되어 있다. 전류원 (100A) 은 종래의 기준회로 (65), 제 1 출력회로 (70), 제 2 출력회로 (80) 및 바이어싱회로 (90) 를 구비한다. 전류원 (100A) 은 종래의 기준회로 (65) 의 전류 (Iref) 와 매칭되는 제 2 출력전류 (I2) 를 부하 (85) 에 공급한다.
종래의 기준회로 (65) 는 노드 (N46) 에 대한 바이어스전압 및 기준전류 (Iref) 를 공급한다. 도 3a 에 도시된 바와 같이, 종래의 기준회로 (65) 는 연산증폭기 (42), NMOS 트랜지스터 (40), 저항체 (44) 및 PMOS 트랜지스터 (21) 를 구비한다. PMOS 트랜지스터 (21) 의 소스단자 (21a) 는 노드 (N45) 에 접속된다. PMOS 트랜지스터 (21) 의 게이트단자 (21c) 는 연산증폭기 (42) 의 출력단자에 접속된다. NMOS 트랜지스터 (40) 의 드레인단자 (40b) 와 게이트단자 (40c) 는 연산증폭기 (42) 의 제 1 입력단자에 접속된다. 드레인단자 (40b) 는 도시되지 않은 전류원으로부터 적절한 전류를 수신한다. NMOS 트랜지스터 (40) 의 소스단자 (40a) 는 접지된다. 저항체 (44) 및 PMOS 트랜지스터 (21) 의 드레인단자 (21b) 는 연산증폭기 (42) 의 제 2 입력단자에 접속된다. 이 실시예에서, 저항체 (44) 는 약 1 Ω내지 10 ㏁ 의 범위에 있다. PMOS 트랜지스터 (21) 의 드레인 (21b) 은 기준전류 (Iref) 를 공급한다.
제 1 출력회로 (70) 는 PMOS 트랜지스터 (22) 와 NMOS 트랜지스터 (30) 를 구비한다. PMOS 트랜지스터 (22) 의 소스단자 (22a), 드레인단자 (22b), 게이트단자 (22c) 는 노드들 (N45, N47 및 N46) 에 각각 접속된다. 전압원 (95) 은 노드 (N45) 에 접속된다. NMOS 트랜지스터 (30) 의 드레인단자 (30b) 및 게이트단자 (30c) 는 노드 (N47) 에 접속되고 트랜지스터 (30) 의 소스단자 (30a) 는 접지된다. 트랜지스터 (22) 는 종래의 기준회로 (65) 의 전류 (Iref) 와 거의 동일한 제 1 출력전류 (I1) 를 발생시킨다.
제 2 출력회로 (80) 는 PMOS 트랜지스터 (23) 와 NMOS 트랜지스터 (31) 를 구비한다. PMOS 트랜지스터 (23) 의 소스단자 (23a), 드레인단자 (23b), 게이트단자 (23c) 는 노드들 (N45, N48 및 N46) 에 각각 접속된다. NMOS 트랜지스터 (31) 의 소스단자 (31a), 드레인단자 (31b) 및 게이트단자 (31c) 는 노드들 (N48, N49 및 N50) 에 각각 접속된다. 부하 (85) 는 드레인단자 (31b) 와 접지사이에 접속된다. PMOS 트랜지스터 (31) 는 제 2 출력전류 (I2) 를 부하 (85) 에 제공한다.
바이어싱회로 (90) 는 PMOS 트랜지스터 (24), PMOS 트랜지스터 (32), 및 NMOS 트랜지스터 (33) 을 구비한다. 소스단자 (24a) 는 노드 (N45) 에 접속된다. 게이트단자 (24c) 는 게이트단자 (23c) 및 게이트단자 (22c) (노드 N46) 에 접속된다. 드레인단자 (24b) 는 PMOS 트랜지스터 (32) 의 소스단자 (32a) 및 NMOS 트랜지스터 (33) 의 게이트단자 (33c) (노드 52) 에 접속된다. PMOS 트랜지스터 (32) 의 게이트단자 (33c) 및 드레인단자 (32b) 는 NMOS 트랜지스터 (33) 의 드레인단자 (33b) 에 접속된다. 소스단자 (33a) 는 접지된다. 바이어싱회로 (90) 는, 전류 (I1) 와 전류 (I2) 가 거의 일치하도록 노드 (N52) 전압을 제공한다.
따라서, 종래의 기준회로 (65) 는 기준전류 (Iref) 를 발생시키고, 제 1 출력회로 (70) 는 Iref와 동일한 제 1 출력전류 (I1) 를 발생시킨다. 제 2 출력회로 (80) 는 제 1 출력전류 (I1) 와 동일한 제 2 출력전류 (I2) 를 부하 (85) 로 출력한다.
본 발명의 제 1 실시예에서, PMOS 트랜지스터 (32) 의 전류밀도는 PMOS 트랜지스터 (31) 의 전류밀도와 거의 동일하다. 이와 유사하게, NMOS 트랜지스터 (33) 의 전류밀도는 트랜지스터 (30) 의 전류밀도와 거의 동일하다.
PMOS 트랜지스터 (32) 는, NMOS 트랜지스터 (33) 에 비하여, 채널길이에 대한 채널폭의 비 ("에스펙트비") 가 크다. 이 실시예에서, PMOS 트랜지스터 (32) 의 에스펙트비는 약 400 : 1 또는 200 : 0.5 이고, NMOS 트랜지스터 (33) 의 에스펙트비는 약 20 : 5 이다.
트랜지스터들 (22 및 23) 의 물리적인 기하학적 구조가 동일하고, 게이트단자 (22c) 와 게이트단자 (23c) 가 노드 (N46) 에 접속되며, 소스 단자 (22a) 와 소스 단자 (23a) 가 노드 (N45) 에 접속되기 때문에, 트랜지스터들 (22 및 23) 이 유사한 게이트-소스 전압을 나타낸다. 전류 (I1 및 I2) 세기들간의 매칭을 향상시키기 위해서는, 트랜지스터들 (22 및 23) 이 유사한 드레인-소스 전압을 가져야 한다 (즉, 노드 (N47) 의 전압 및 노드 (N48) 의 전압이 매칭되어야 한다). 최적의 매칭을 위해서는, 트랜지스터들 (22 및 23) 이 서로 가깝게 위치되어야 한다. 또한, 구배를 제거하기 위해서는, 종래의 중심배치기술을 이용하여야 한다.
트랜지스터 (31) 는 트랜지스터 (22 및 23) 의 드레인-소스 전압들간의 차이를 감소시킴으로써, 전류 (I1 및 I2) 세기들간의 매칭을 향상시킨다. 본 발명의 제 1 실시예에서, PMOS 트랜지스터 (31) 는 PMOS 트랜지스터 (32) 의 에스펙트비와 일치하는 에스펙트비, 즉, 400/1 또는 200/0.5 의 에스펙트비를 갖는다. PMOS 트랜지스터 (31) 의 에스펙트비를 크게 하면, PMOS 트랜지스터 (31) 의 게이트단자 (31c) 전압과 소스 단자 (31a) 전압간의 차, 즉, PMOS 트랜지스터 (31) 를 통하여 일정 레벨의 전류를 흐르도록 하는데 필요한, 노드 (N50) 전압과 노드 (N48) 전압간의 차가 감소된다. 이와 같이, 트랜지스터 (31) 의 큰 에스펙트비는, 전류미러 (100A) 로 하여금 전압원 (95) 의 레벨이 감소될 때에도 동일 레벨의 제 2 출력전류 (I2) 를 공급할 수 있도록 한다.
바이어싱회로 (90) 는, 제 2 출력전류 (I2) 가 제 1 출력전류 (I1) 와 매칭되도록 하는 노드 (N52) 및 노드 (N50) 에 전압을 공급한다. 전류 (I3) 는 바이어싱회로 (90) 의 동작을 개시하는데 필요하다. 이 실시예에서, 전류 (I3) 는 제 1 출력전류 (I1) 와 거의 동일한 값이다. 또한, 전류 (I3) 는 제 1출력전류 (I1) 보다 크거나 또는 작은 값일 수도 있다. 노드 (N47) 전압 (VN47) 은 트랜지스터 (30) 의 게이트-소스 전압 (VGS_30) 에 의해 제어된다. 노드 (N48) 전압 (VN48) 은, 다음식,
VN48 = VN_52 - VSG_32 + VSG_31
으로 주어지며, 이 때, VN_52은 노드 (N52) 전압을 나타내고, VSG_32는 PMOS 트랜지스터 (32) 의 소스-게이트 전압을 나타내며, VSG_31은 PMOS 트랜지스터 (31) 의 소스-게이트 전압을 나타낸다.
VSG_32및 VSG_31은, PMOS 트랜지스터 (32) 가 트랜지스터 (31) 와 거의 동일한 전류밀도를 갖기 때문에, 서로 거의 매칭된다. 따라서, VN48은 VN52와 동일하다. 전압 (VN52) 은 NMOS 트랜지스터 (33) 의 게이트-소스 전압 (VGS_33) 과 동일하다. NMOS 트랜지스터 (33) 가 트랜지스터 (30) 와 거의 동일한 전류밀도를 가지므로, 전압 (VGS_33) 은 전압 (VGS_32) 과 거의 동일하고, 따라서 VN48이 VN47과 거의 동일하게 된다. 따라서, 제 2 출력전류 (I2) 가 제 1 출력전류 (I1) 와 거의 동일해진다.
이와 같이, 바이어싱회로 (90) 는, 전압원 (95) 이 저전압인 경우에도 부하 (85) 로의 제 2 출력전류 (I2) 가 제 1 출력전류 (I1) 와 매칭되도록, 노드 (N52) 및 노드 (N50) 에 전압을 공급한다. 이 실시예에서, 제 1 출력전류 (I1) 는, I1 이 0.001 내지 10 ㎃ 인 범위내에서 I2 와 매칭된다.
도 2 의 전류원 (60) 에서, 각 브랜치는 트랜지스터들 (13, 14 및 15) 을 구비하는 캐스코드 구성으로 접속된다. 이와 반대로, 본 발명의 이 실시예에서는, 제 2 출력회로 (80) 의 전압만이 별도의 캐스코드 회로에 의해 제어된다. 따라서, 제 2 출력회로 (80) 에서는 전류원 (60) 에서보다 더 적은 전압이 사용되게 된다.
제 1 출력전류 (I1) 와 매칭되는 또다른 전류를 발생시킬 수도 있다. 예를 들면, 도 3b 는 2개의 동일한 제 2 출력회로 (80), 회로 (80B 및 80C) 를 이용하여 발생된 전류 (I4 및 I5) 를 갖는 전류원 (100B) 을 나타낸다. 도 3b 에는 도 3a 의 종래의 기준회로 (65) 가 도시되어 있지 않다. 트랜지스터 (23B 및 23C) 는 트랜지스터 (23) 와 거의 동일한 크기로 또는 트랜지스터 (23) 보다 크거나 작은 크기가 되도록 제공된다. 트랜지스터 (31B 및 31C) 는 PMOS 트랜지스터 (31) 와 거의 동일한 크기이거나, PMOS 트랜지스터 (31) 보다 크거나 작은 크기이다. 따라서, 노드들 (N48B, N48c 및 N48 및 N47) 의 전압이 거의 동일하기 때문에, 전류 (I4 및 I5) 는 전류 (I2 및 I1) 와 거의 동일하게 된다.
본 발명의 제 2 실시예는, PMOS 트랜지스터 (31) 의 에스펙트비가 PMOS 트랜지스터 (32) 의 에스펙트비보다 약간 더 크다는 것을 제외하고는, 본 발명의 제 1 실시예의 전류원 (100A) 이 동일한 전류원을 제공한다. PMOS 트랜지스터 (31) 의 적당한 에스펙트비는 약 440/1 이다. PMOS 트랜지스터 (31) 의 에스펙트비를 크게 하면, 노드 (N49) 전압이 커질 경우에도 노드 (N48) 전압이 노드(N47) 의 전압과 매칭되게 된다. PMOS 트랜지스터 (31) 의 에스펙트비가 커질수록, 소스단자 (31a), 즉, 노드 (N48) 의 전압은, 드레인단자 (31b), 즉, 노드 (N49) 의 전압 증가에 덜 민감하게 된다. 이와 같이, 노드 (N49) 의 전압이 증대될 경우에도, 전류 (I1) 와 전류 (I2) 를 매칭시킬 수 있게 된다.
본 발명의 제 1 또는 제 2 실시예들은, 저전원전압이 공급되고 기준전류와 매칭되는 전류를 발생시켜야만 하는 다른 바이어스회로, 온도감지회로 또는 저전압 밴드갭 기준회로에서 적용될 수도 있다. 예를 들면, 온도감지회로는 및 밴드갭회로는 "절대온도에 비례하는 전류" (IPTAT) 회로 및 "베이스-이미터 전압에 비례하는 전류" (IPTVBE) 회로를 포함한다.
도 4a 는 적절한 IPTAT 회로 (200A) 를 나타낸다. 도 4b 는 IPTVBE 회로 (200B) 를 나타낸다. 도 4a 의 IPTAT 회로 (200A) 는 노드 (N100) 에 출력 전압 및 전류를 공급한다. IPTAT 회로 (200A) 의 온도가 증가함에 따라, 전류 (I100) 는 증대된다. 도 4b 의 IPTVBE 회로 (200B) 는 전류 (I110) 를 발생시킨다. IPTVBE 회로 (200B) 의 온도가 증가함에 따라, 전류 (I100) 는 감소된다. 온도감지회로는 IPTAT 회로 (200A) 의 전류 (I110) 와 IPTVBE 회로 (200B) 의 전류 (I110) 간의 차이를 측정하고 감한다. 밴드갭회로는 전류 (I100) 와 전류 (I110) 를 더한다.
본 발명의 제 1 실시예가 도 4a 의 IPTAT 발생회로 (200A) 에서 적용되는 경우, 트랜지스터들 (107 및111) 은 동일한 전류밀도를 갖는다. 트랜지스터들 (109, 110 및112) 은 동일한 전류밀도를 가지고, 트랜지스터들 (101 내지 105)은 동일한 전류밀도를 갖는다. 트랜지스터 (108) 는 트랜지스터 (107) 의 1/10 배 또는 1/20 배의 전류밀도를 갖는다. 저항체 (160) 는, 트랜지스터 (108) 가 트랜지스터 (107) 의 1/10 배의 전류밀도를 갖는 경우에는 9 ㏀ 이고, 트랜지스터 (108) 가 트랜지스터 (107) 의 1/20 배의 전류밀도를 갖는 경우에는 18 ㏀ 이다. 이는, 근래의 트랜지스터가 10 년에 90 ㎷ 씩 변하는 것과 일치한다. 바이어싱회로 (190) 는, 전류 (I101) 와 전류 (I100) 가 서로 매칭되도록 하기 위하여, 노드 (N101) 전압과 노드 (N104) 전압이 매칭되도록 한다.
본 발명의 제 2 실시예가 IPTAT 발생회로 (200A) 에서 적용되는 경우, 트랜지스터들 (109 및112) 은 트랜지스터 (110) 보다 약간 더 큰 전류밀도를 갖는다. 트랜지스터 (109 및 112) 는 트랜지스터 (110) 의 전류밀도보다 5 내지 10 % 낮은 전류밀도를 갖는다. IPTAT 발생회로 (200A) 는, 저항체들 (R1 및 R2) 이 고전압을 제공할 경우에도, 전류 (I102) 와 전류 (I100) 를 매칭시킨다.
도 4b 의 IPTVBE 발생회로 (200B) 는 도 3a 를 참조하여 상술된 바이어싱회로 (90) 와 유사한 바이어싱회로 (290) 를 구비한다. 본 발명의 제 1 실시예가 IPTVBE 발생회로 (200B) 에서 적용되는 경우, 바이어싱회로 (290) 의 트랜지스터 (292) 의 전류밀도 및 에스펙트비는 PMOS 트랜지스터들 (262, 266, 268 및 298) 의 전류밀도 및 에스펙트비와 일치한다. 따라서, 바이어싱회로 (290) 는 PMOS 트랜지스터들 (262, 266, 268 및 298) 의 문턱전압의 계통적인 변화를 제거한다. 트랜지스터들 (250, 256, 258 및 260) 은 동일한 에스펙트비와 전류밀도를 갖는다. 따라서, PMOS 트랜지스터 (268 및 262) 의 게이트-소스 전압이매칭되므로, 전류 (I110) 가 전류 (IPTAT) 와 매칭되게 된다.
증폭기 (276) 의 입력단자들은 저항체들 (272, 274 및 278) 에 접속된다. 트랜지스터 (252) 로부터 전류 (Iservo) 가 증폭기 (276) 에 전원공급을 한다. 증폭기 (276) 의 입력단자 (284) 가 저항체 (272) 와 저항체 (274) 사이에 접속됨으로 인하여, 입력단자 (284) 의 전압은 종래보다 더 낮아질 수 있다, 저항체 (272) 의 적당한 값은 400 ㏀ 이며, 저항체 (274 및 278) 의 적당한 값은 200 ㏀ 이다. 저항체 (280) 의 적당한 값은 100 또는 200 ㏀ 이다.
본 발명의 제 2 실시예가 IPTVBE 발생회로 (200B) 에서 적용되는 경우, PMOS 트랜지스터들 (262, 266, 268 및 298) 의 전류밀도 및 에스펙트비는 바이어싱회로 (290) 의 PMOS 트랜지스터 (292) 의 전류밀도 및 에스펙트비보다 약간 더 크다. PMOS 트랜지스터들 (262, 266, 268 및 298) 은 트랜지스터 (292) 보다 5 내지 10 % 낮은 전류밀도를 갖는다. IPTVBE 발생회로 (200B) 는, 트랜지스터 (282) 및 저항체 (280) 가 고전압을 제공할 경우에도, 전류 (I110) 와 IPTAT 를 매칭시킨다.
본 발명의 상기 실시예들에 대한 상세한 설명은 단지 설명을 목적으로 한다. 본 발명을 이상의 설명한 형태로만 한정시켜서는 안된다. 상기 교시를 참조하여 다양한 수정 및 변경이 가능하다. 예를 들면, 트랜지스터들 (21, 22 및 23) 의 크기를 변경함으로써, 전류들 (Iref, I1, I2) 간의 관계를 변경시킬 수 있다. MOS 트랜지스터를 BJT 트랜지스터로 대체할 수도 있다. 상기 실시예들은, 본 발명의 원리 및 이의 실제적인 응용에 대한 가장 효과적인 설명을 제공함으로써, 당업자들로 하여금 고려하고 있는 특정 목적에 적합한 다양한 실시예들에서 다양하게 수정하여 본 발명을 이용할 수 있도록 하기 위하여, 선택되었다.
본 발명에 의하면, PMOS 트랜지스터의 에스펙트비를 크게 함으로써, 이 PMOS 트랜지스터의 게이트단자전압과 소스단자전압간의 차를 감소시켜, 전압원의 레벨이 감소할 경우에도 동일 레벨의 출력전류를 공급할 수 있는 전류미러를 제공할 수 있게 된다.

Claims (7)

  1. 소정의 전류를 부하 장치에 공급하는 전류미러로서,
    제 1 기준전압 및 기준전류를 공급하는 기준회로;
    상기 기준전압을 받고, 상기 기준전류의 제 1 소정 배수 또는 분수와 실질적으로 동일한 전류를 갖는 제 1 전류경로를 구비하는 기준출력회로로서, 상기 제 1 전류경로는 제 1 전기노드를 포함하고, 상기 제 1 전기 노드는 제 1 MOS 트랜지스터의 게이트 단자와 제 1 전류 이송 단자에 결합된, 기준출력회로;
    상기 제 1 기준전압을 받고, 상기 기준전류의 상기 제 1 소정 배수 또는 분수와 실질적으로 동일한 전류를 갖는 제 2 전류경로를 구비하는 바이어스 회로로서, 상기 제 2 경로는 제 2 전기노드를 포함하며, 상기 바이어스 회로는 상기 제 2 전기노드가 상기 제 1 전기노드의 전압과 실질적으로 동일한 전압을 갖도록 구성되고, 상기 바이어스회로는 제 1 MOS 트랜지스터와 제 2 MOS 트랜지터를 구비하고, 상기 제 2 전기 노드는 제 2 MOS 트랜지스터의 제 1 전류이송단자에 접속되고 제 2 MOS 트랜지스터의 게이트와 제 2 전류이송단자는 제 1 MOS 트랜지스터의 제 1 전류이송단자에 접속되고, 제 1 MOS 트랜지스터의 게이트 단자는 제 2 MOS 트랜지스터의 제 1 전류이송단자에 접속되고, 제 1 MOS 트랜지스터의 제 2 전류이송단자는 그라운드에 접속된, 바이어스 회로; 및
    상기 제 1 및 제 2 전기 노드와 실질적으로 동일한 전압을 갖는 제 3 전기 노드, 상기 바이어스 회로의 제 2 MOS 트랜지스터의 게이트 단자에 접속된 게이트 단자, 상기 제 3 전기 노드에 접속된 제 1 전류이송단자, 및 상기 기준 전류의 제 2 소정 배수 또는 분수의 전류가 흐르는 부하 장치에 접속된 제 2 전류이송 단자를 갖는 캐스코드 트랜지스터, 및 상기 캐스코드 트랜지스터에 직렬로 접속된 상기 부하 장치를 구비하는 출력회로를 구비하는 것을 특징으로 하는 전류미러.
  2. 제 1 항에 있어서,
    상기 기준출력회로는, 기준 전압을 받고 제 1 전기 노드와 전원에 접속된 제 2 트랜지스터를 포함하고, 상기 바이어스 회로는, 기준 전압을 받고 상기 제 2 전기 노드와 상기 전원에 접속된 제 3 트랜지스터를 구비하는 것을 특징으로 하는 전류미러.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 소정의 배수 또는 분수 및 상기 제 2 소정의 배수 또는 분수는 실질적으로 동일한 것을 특징으로 하는 전류미러.
  5. 제 1 항에 있어서,
    상기 출력 회로의 상기 캐스코드 트랜지스터 및 상기 바이어스 회로의 제 2 MOS 트랜지스터는 실질적으로 유사한 에스펙트비를 갖는 것을 특징으로 하는 전류미러.
  6. 제 1 항에 있어서,
    상기 출력 회로의 상기 캐스코드 트랜지스터는 상기 바이어스 회로의 제 2 MOS 트랜지스터의 에스펙트비보다 더 큰 에스펙트비를 갖는 것을 특징으로 하는 전류미러.
  7. 제 1 항에 있어서,
    제 2 출력회로를 더 구비하고, 상기 제 2 출력회로는 캐스코드 트랜지스터 및 부하장치를 가지며, 상기 제 2 출력회로의 상기 캐스코드 트랜지스터 및 상기 제 2 출력회로의 상기 부하장치는 상기 출력회로의 상기 캐스코드 트랜지스터 및 상기 출력회로의 상기 부하장치에 비례하여 크기가 결정되는 것을 특징으로 하는 전류미러.
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