KR100761837B1 - 바이어스 회로 동작 차단회로를 구비하는 반도체메모리장치 및 바이어스 전압 발생방법 - Google Patents

바이어스 회로 동작 차단회로를 구비하는 반도체메모리장치 및 바이어스 전압 발생방법 Download PDF

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Abstract

바이어스 회로 동작 차단회로를 구비하는 반도체 메모리장치 및 이의 바이어스 전압 발생방법이 개시된다. 상기 반도체 메모리장치에서는 셀프 리프레쉬 모드시 바이어스 회로 동작 차단회로에 의해 바이어스 회로가 디스에이블되고 또한 바이어스 회로가 디스에이블되는 동안에는 목표전류 공급회로에 의해 바이어스 회로의 출력단이 플로우팅되지 않고 소정의 전압레벨로 프리차지된다. 따라서 바이어스 회로의 출력단에 연결되는 아날로그 회로들의 특성이 영향을 받지 않으면서 셀프 리프레쉬 모드에서의 전력소모가 크게 감소된다.

Description

바이어스 회로 동작 차단회로를 구비하는 반도체 메모리장치 및 바이어스 전압 발생방법{Semiconductor memory device including circuit for blocking operation of bias circuit and bias voltage generating method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리장치에서 바이어스 회로와 아날로그 회로들의 연결관계를 나타내는 블록도이다.
도 2는 본 발명에 따른 반도체 메모리장치를 나타내는 블록도이다.
도 3은 도 2에 도시된 바이어스 회로, 차단회로, 및 목표전류 공급회로의 일실시예를 나타내는 회로도이다.
도 4는 도 2에 도시된 셀프 리프레쉬 모드를 나타내는 제어신호(CPMIRR) 및 정전압 신호(PMIRR)의 파형도이다.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 셀프 리프레쉬 모드(self refresh mode)에서 바이어스 회로의 동작을 차단하는 회로를 구비하는 반도체 메모 리장치 및 이의 바이어스 전압 발생방법에 관한 것이다.
디램(DRAM)과 같은 반도체 메모리장치에는 도 1에 도시된 바와 같이 바이어스 전압(VBIAS)을 이용하는 여러가지 아날로그 회로들(13,15)이 포함된다. 반도체 메모리장치에 포함되는 대표적인 아날로그 회로가 DLL(Delay Locked Loop) 회로이다. 바이어스 전압(VBIAS)은 밴드갭 기준(bandgap reference) 회로와 같은 바이어스 회로(11)에 의해 발생된다.
한편 디지털 회로의 저전력화에 따라서 반도체 메모리장치의 저전력화가 매우 중요해지고 있다. 특히 반도체 메모리장치의 셀프 리프레쉬 모드에서는 주로 상기 바이어스 회로(11)에 의해 전력소모가 발생된다. 따라서 셀프 리프레쉬 모드에서의 전력소모, 다시말해 셀프 리프레쉬 전류(self refresh current)를 줄이기 위해서는 바이어스 회로(11)를 턴오프시켜 바이어스 전류를 감소시키는 것이 필요하다. 바이어스 전류를 감소시키는 방법중의 일예가 미국등록특허 5,959,471에 개시되어 있다.
그러나 바이어스 회로(11)를 턴오프시키는 경우에는 바이어스 회로(11)의 출력단, 즉 아날로그 회로들(13,15)의 입력단이 플로우팅(floating)되어 아날로그 회로들(13,15)이 오동작할 가능성이 있기 때문에, 일반적으로 바이어스 회로(11)를 턴오프시키지 않는다.
따라서 본 발명이 이루고자하는 기술적 과제는, 아날로그 회로들의 특성에 영향을 주지 않으면서 셀프 리프레쉬 모드에서의 전력소모를 감소시키는 바이어스 회로 동작 차단회로를 구비하는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 아날로그 회로들의 특성에 영향을 주지 않으면서 셀프 리프레쉬 모드에서의 전력소모를 감소시키는 바이어스 전압 발생방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 적어도 하나의 아날로그 회로, 바이어스 전압을 발생하여 상기 아날로그 회로에 제공하는 바이어스 회로, 상기 반도체 메모리장치의 셀프 리프레쉬 모드시 상기 바이어스 회로의 동작을 차단시키는 차단회로, 및 상기 차단회로에 의해 상기 바이어스 회로의 동작이 차단되는 동안에 상기 바이어스 회로의 출력단에 목표전류를 공급하는 전류 공급회로를 구비하는 것을 특징으로 한다.
바람직한 일실시예에 따르면 상기 차단회로는 상기 셀프 리프레쉬 모드를 나타내는 제어신호에 응답하여 상기 바이어스 회로를 디스에이블시킨다.
바람직한 일실시예에 따르면 상기 전류 공급회로는, 전원전압에 일단이 연결되는 저항, 및 상기 저항의 타단과 상기 바이어스 회로의 출력단 사이에 연결되고, 상기 바이어스 회로의 동작이 차단되는 동안에 턴온되는 스위치를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 바이어스 전압 발생방법은, 적어도 하나의 아날로그 회로를 구비하는 반도체 메모리장치의 바이어스 전압 발생방법에 있어서, 상기 반도체 메모리장치의 정상동작 모드시에는 바이어스 전압을 발생하여 상기 아날로그 회로에 제공하는 단계; 상기 반도체 메모리장치의 셀프 리프레쉬 모드시에는 상기 바이어스 전압의 발생을 차단하는 단계; 및 상기 바이어스 전압의 발생이 차단되는 동안에 상기 아날로그 회로의 입력단에 목표전류를 공급하는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명에 따른 반도체 메모리장치를 나타내는 블록도이다. 여기에서는 본 발명과 관련되는 회로들만이 도시되었다.
도 2를 참조하면, 본 발명에 따른 반도체 메모리장치는 바이어스 회로(21), 바이어스 회로(21)의 동작을 차단시키는 차단회로(22), 목표전류 공급회로(23), 및 적어도 하나의 아날로그 회로(24,25)를 구비한다. 도 2에 도시된 반도체 메모리장치는 본 발명에 따른 바이어스 전압 발생방법에 따라 바이어스 전압(VBIAS)을 발생한다.
바이어스 회로(21)는 반도체 메모리장치의 정상동작 모드시에는 바이어스 전압(VBIAS)을 발생하여 아날로그 회로(24,25)에 제공한다. 바이어스 회로(21)는 일정한 기준전압을 발생하기 위한 회로이며 일반적으로 바이어스 회로(21)로서 밴드갭 기준(bandgap reference) 회로가 사용된다.
바이어스 회로 동작 차단회로(22)는 반도체 메모리장치의 셀프 리프레쉬 모드시 바이어스 회로(21)의 동작을 차단시킨다. 즉 바이어스 회로 동작 차단회로(22)는 반도체 메모리장치의 셀프 리프레쉬 모드를 나타내는 제어신호(CPMIRR)에 응답하여 바이어스 회로(21)를 디스에이블시킨다.
목표전류 공급회로(23)는 차단회로(22)에 의해 바이어스 회로(21)의 동작이 차단되는 동안에 바이어스 회로(21)의 출력단에 목표전류(taget current)를 공급한다. 다시말해 목표전류 공급회로(23)는 바이어스 회로(21)의 동작이 차단되는 동안에 아날로그 회로(24,25)의 입력단에 목표전류를 공급한다.
아날로그 회로(24,25)는 바이어스 전압(VBIAS)을 기준전압으로 하여 소정의 아날로그 동작을 수행하는 회로로서, 반도체 메모리장치에 포함되는 대표적인 아날로그 회로가 DLL(Delay Locked Loop) 회로이다.
좀더 설명하면, 종래기술에서는 셀프 리프레쉬 모드시에 DLL과 같은 아날로그 회로(24,25)가 동작하지 않음에도 불구하고 바이어스 회로(21)는 계속 동작하여 전류를 소모한다. 반면에 본 발명에 따른 반도체 메모리장치에서는 셀프 리프레쉬 모드시 제어신호(CPMIRR)가 활성화되면 바이어스 회로 동작 차단회로(22)에 의해 신호(PMIRR)가 활성화되어 바이어스 회로(21)가 디스에이블(턴오프)된다.
그런데 바이어스 회로(21)가 디스에이블되는 경우에는 바이어스 회로(21)의 출력단이 플로우팅되어 바이어스 전압(VBIAS)이 불명확한 값을 갖게 된다. 따라서 본 발명에서는 바이어스 전압(VBIAS)이 불명확한 값을 갖는 것을 방지하기 위해 바이어스 회로(21)가 디스에이블되는 동안에 목표전류 공급회로(23)에 의해 바이어스 회로(21)의 출력단에 목표전류(taget current)가 공급된다. 이에 따라 바이어스 회로(21)의 출력단이 소정의 전압레벨로 프리차지된다.
이때 바이어스 회로(21)가 동작할 때의 바이어스 전압(VBIAS)과 바이어스 회로(21)가 디스에이블될 때의 바이어스 전압(VBIAS) 간의 차이가 10% 미만이 되도록 바이어스 회로(21)의 출력단을 프리차지시키는 것이 바람직하다. 이러한 경우에는 바이어스 회로(21)의 출력단이 미리 프리차지되어 있으므로, 셀프 리프레쉬 모드에서 빠져 나가면 바이어스 회로(21)는 짧은 시간내에 바이어스 전압(VBIAS)을 원하는 목표 레벨로 만들 수 있다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치에서는 셀프 리프레쉬 모드시 바이어스 회로(21)가 디스에이블되므로 전력소모가 크게 감소된다. 또한 바이어스 회로(21)가 디스에이블되는 동안에 목표전류 공급회로(23)에 의해 바이어스 회로(21)의 출력단이 플로우팅되지 않고 소정의 전압레벨로 프리차지되므로 아날로그 회로(24,25)의 특성에 영향을 주지 않는다.
도 3은 도 2에 도시된 바이어스 회로(21), 차단회로(22), 및 목표전류 공급회로(23)의 일실시예를 나타내는 회로도이다. 도 4는 도 2에 도시된 셀프 리프레쉬 모드를 나타내는 제어신호(CPMIRR) 및 정전압 신호(PMIRR)의 파형도이다.
도 3을 참조하면, 바이어스 회로(21)는 밴드갭 기준(bandgap reference) 회로의 일종으로서 초기전류(start-up current) 발생회로(211), 정전압 발생회로(212), 및 바이어스 전압 발생회로(213)를 구비한다.
초기전류 발생회로(211)는 초기전류(start-up current)(IS)를 발생하는 회로 이며, 저항(R1), 다이오드들(D1,D2), 피모스 트랜지스터(P1), 및 엔모스 트랜지스터들(N1-N3)을 포함하여 구성된다.
정전압 발생회로(212)는 온도의 변화에 무관하게 일정한 정전압(PMIRR)을 발생하는 회로이며, 피모스 트랜지스터들(P2,P3), 저항(R2), 다이오드들(D3,D4), 및 연산증폭기(OP)를 포함하여 구성된다. 피모스 트랜지스터(P2)를 통해 흐르는 전류(I1)와 피모스 트랜지스터(P3)를 통해 흐르는 전류(I2)는 동일하다. 정전압(PMIRR) 노드에는 초기전류 발생회로(211)가 연결되고, 초기전류(IS)가 정전압(PMIRR) 노드에 흐르게 된다.
바이어스 전압 발생회로(213)는 정전압 발생회로(212) 내의 전류(I2)를 미러링(Mirroring)하여 바이어스 전류(IBIAS)를 생성하고 바이어스 전류(IBIAS)를 이용하여 바이어스 전압(VBIAS)를 발생한다. 바이어스 전압 발생회로(213)는 피모스 트랜지스터(P4) 및 엔모스 트랜지스터(N4)를 포함하여 구성된다.
상술한 바와 같은 구성을 갖는 바이어스 회로(21)는 당업자에게 널리 알려진 것이므로 여기에서 상세한 동작설명은 생략한다. 한편 바이어스 회로(21)는 다양한 형태로 변형 가능하며 이러한 점은 당업자에게 자명하다.
차단회로(22)는 소오스에 전원전압(VDD)이 인가되고 드레인이 신호(PMIRR) 노드에 연결되고 게이트에 셀프 리프레쉬 모드를 나타내는 제어신호(CPMIRR)가 인가되는 피모스 트랜지스터(P5)를 포함하여 구성된다.
따라서 도 4의 파형도에 도시된 바와 같이 셀프 리프레쉬 모드시 제어신호(CPMIRR)가 논리 로우(low)로 활성화되면 피모스 트랜지스터(P5)가 턴온되어 정전 압 신호(PMIRR)의 레벨이 전원전압(VDD) 레벨이 된다. 이에 따라 정전압 발생회로(212) 내의 피모스 트랜지스터들(P2,P3) 및 바이어스 전압 발생회로(213) 내의 피모스 트랜지스터(P4)가 턴오프되어 결국 바이어스 회로(21)가 디스에이블된다. 정상동작시에는 제어신호(CPMIRR)가 논리 하이(high)가 되어 피모스 트랜지스터(P5)가 턴오프되고 바이어스 회로(21)는 정상 동작된다.
목표전류 공급회로(23)는 저항(R3) 및 스위치(SW)를 포함하여 구성된다. 저항(R3)의 일단은 전원전압(VDD)에 연결된다. 스위치(SW)는 저항(R3)의 타단과 바이어스 전압(VBIAS)이 출력되는 바이어스 회로(21)의 출력단 사이에 연결되고, 바이어스 회로(21)가 디스에이블되는 동안에 턴온된다.
따라서 바이어스 회로(21)가 디스에이블되는 동안에는 저항(R3) 및 스위치(SW)를 통해 전원전압(VDD)으로부터 전류가 공급되어 바이어스 회로(21)의 출력단이 소정의 전압레벨로 프리차지된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치 및 바이어스 전압 발생방법은 아날로그 회로들의 특성에 영향을 주지 않으면서 셀프 리프레쉬 모드에서의 전력소모를 감소시키는 장점이 있다.

Claims (6)

  1. 적어도 하나의 아날로그 회로를 구비하는 반도체 메모리장치에 있어서,
    바이어스 전압을 발생하여 상기 아날로그 회로에 제공하는 바이어스 회로;
    상기 반도체 메모리장치의 셀프 리프레쉬 모드시 상기 바이어스 회로의 동작을 차단시키는 차단회로; 및
    상기 차단회로에 의해 상기 바이어스 회로의 동작이 차단되는 동안에 상기 바이어스 회로의 출력단을 프리차지시키기 위해 상기 바이어스 회로의 출력단에 목표전류를 공급하는 전류 공급회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 차단회로는 상기 셀프 리프레쉬 모드를 나타내는 제어신호에 응답하여 상기 바이어스 회로를 디스에이블시키는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 바이어스 회로는,
    온도의 변화에 무관하게 일정한 정전압을 발생하는 정전압 발생회로;
    초기전류(start-up current)를 발생하여 상기 정전압 발생회로의 상기 정전압 노드에 흐르게 하는 초기전류 발생회로; 및
    상기 정전압 발생회로 내의 전류를 미러링(Mirroring)하여 바이어스 전류를 생성하고 상기 바이어스 전류를 이용하여 상기 바이어스 전압을 발생하는 바이어스 전압 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 차단회로는,
    상기 셀프 리프레쉬 모드를 나타내는 제어신호에 의해 제어되는 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 전류 공급회로는,
    전원전압에 일단이 연결되는 저항; 및
    상기 저항의 타단과 상기 바이어스 회로의 출력단 사이에 연결되고, 상기 바이어스 회로의 동작이 차단되는 동안에 턴온되는 스위치를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  6. 적어도 하나의 아날로그 회로를 구비하는 반도체 메모리장치의 바이어스 전압 발생방법에 있어서,
    상기 반도체 메모리장치의 정상동작 모드시에는 바이어스 전압을 발생하여 상기 아날로그 회로에 제공하는 단계;
    상기 반도체 메모리장치의 셀프 리프레쉬 모드시에는 상기 바이어스 전압의 발생을 차단하는 단계; 및
    상기 바이어스 전압의 발생이 차단되는 동안에 상기 아날로그 회로의 입력단을 프리차지시키기 위해 상기 아날로그 회로의 입력단에 목표전류를 공급하는 단계를 구비하는 것을 특징으로 하는 바이어스 전압 발생방법.
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