JP2013246628A - 基準電圧発生回路及び基準電圧発生方法 - Google Patents

Abstract

【課題】基準電圧を製造後に調整して製造バラツキがない任意の基準電圧を生成できるようにするとともに、同じＭＯＳトランジスタを使って基準電圧を生成して温度特性を抑えることができ、製造工程数を増やすことなく実現すること。
【解決手段】１個以上の第１のディプレッション型ＭＯＳトランジスタ１１と、第１のディプレッション型ＭＯＳトランジスタ１１と電源ＶＤＤとの間に設置され、第１のディプレッション型ＭＯＳトランジスタ１１の閾値よりも大きい閾値を有する１個以上の第２のディプレッション型ＭＯＳトランジスタ１２と、流れる電流がディプレッション型ＭＯＳトランジスタ１１，１２に流れる電流と同じ電流又は関連する電流である１個以上のエンハンスメント型ＭＯＳトランジスタ１３とを備え、各ＭＯＳトランジスタは不揮発性記憶素子である。
【選択図】図４

Description

本発明は、基準電圧発生回路及び基準電圧発生方法に関し、より詳細には、半導体装置に利用され、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路及び基準電圧発生方法に関する。

一般に、基準電圧発生回路を内蔵する半導体装置は、製造時において、各々のトランジスタの閾値や抵抗素子の抵抗値などには、製造バラツキが有るため、設計時に想定した基準電圧が所望の値にならずに大きくばらついてしまう。このため、かなり安定した基準電圧を必要とする回路に基準電圧発生回路を用いた場合にも、製造バラツキに起因して基準電圧のバラツキが発生するという不具合が生じる。

また、設計段階のシミュレーションでは、アナログ値である基準電圧を実物と同等に設定することは極めて困難であり、そのため、配線層修正で電圧を調整するための予備トランジスタを多数内蔵したり、製造後レーザートリマで調整可能な様にしているが、レイアウト面積の増大や、電圧調整のための工数増加が問題となる。
そこで、この種の問題を解決するために、種々の基準電圧発生回路が提案されている。例えば、発生する基準電圧のバラツキの無い安定した基準電圧発生回路が提供されている。このものは、電源電圧とは無関係に一定電流を流す電流源を有するとともに、この電流源には不揮発性記憶素子が接続されており、この不揮発性記憶素子は、書込動作／消去動作の少なくとも一方の動作が可能で、かつ、その閾値電圧を基準電圧として発生するものであり、不揮発性記憶素子の書込動作又は消去動作に伴う閾値電圧の変化によって基準電圧を設定するようにしたものである。

また、ディプレッション型ＭＯＳトランジスタの定電流性を利用して、その定電流で動作するゲートとドレインを接続したエンハンスメント型ＭＯＳトランジスタに発生する電圧を基準電圧として用いる基準電圧回路が提案されている。
図１は、従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた基準電圧発生回路の回路構成図で、特許文献１に記載されているものである。この基準電圧発生回路は、同一導電型で、かつ、導電係数を略等しくするディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとをそれぞれ直列に接続し、ディプレッション型ＭＯＳトランジスタのゲート１とソース３とを接続し、エンハンスメント型ＭＯＳトランジスタのゲート２とドレイン３とを接続し、高電圧供給端子を、ディプレッション型ＭＯＳトランジスタのドレイン４に設け、低電圧供給端子を、エンハンスメント型ＭＯＳトランジスタのソース５に設け、出力端子６を両ＭＯＳトランジスタの接続点に設けたものである。

なお、ディプレッション型とエンハンスメント型は、ゲート電圧とドレイン電流の関係による分類されたもので、ディプレッション型（ｄｅｐｌｅｔｉｏｎ ｔｙｐｅ）は、ゲート電圧をかけないときにチャネルが存在してドレイン電流が流れるもので、エンハンスメント型（ｅｎｈａｎｃｅｍｅｎｔ ｔｙｐｅ）は、ゲート電圧をかけないときはチャネルが存在せずにドレイン電流が流れないものである。また、ＭＯＳは、金属（Ｍｅｔａｌ）−半導体酸化物（Ｏｘｉｄｅ）−半導体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を意味している。
また、高い電源電圧変動除去特性を得る基準電圧発生回路として、例えば、特許文献２に記載のような回路が提案されている。

図２は、従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた他の基準電圧発生回路の回路構成図で、特許文献２に記載されているものである。この基準電圧発生回路は、サブストレート領域が第２電圧Ｖ２に接続されウェル領域が第１電位Ｖ１に接続されゲート領域とソース領域とが基準電圧出力ノードに接続されドレイン領域が第２ディプレッション型Ｔｒ３のソース領域に接続された第１ディプレッション型Ｔｒ１と、サブストレート領域が第２電位Ｖ２に接続されウェル領域が第１電位Ｖ１に接続され第１ディプレッション型Ｔｒ１に直列に接続されゲート領域とドレイン領域とが基準電圧出力ノードに接続されソース領域が第１電位Ｖ１に接続されたエンハンスメント型Ｔｒ２とサブストレート領域が第２電位Ｖ２に接続されウェル領域が第１電位Ｖ１に接続されゲート領域とソース領域とが共通接続されドレイン領域が第２電位Ｖ２に接続された第２ディプレッション型Ｔｒ３を有する。

これにより、第１ディプレッション型ｎチャネルＭＯＳトランジスタＴｒ１のｎ^＋ドレイン領域への入力電圧ＶＩＮにノイズ成分が重畳してきた場合であっても、寄生容量を介して伝播されてきたノイズ成分をバックバイアス電位にバイパスして基準電圧出力ノードＡの基準電圧Ｖｒｅｆへの伝播を回避でききるようになり、その結果、高いノイズ耐性を有する基準電圧Ｖｒｅｆを得ることができるようになるといった効果を奏するものである。

上述した特許文献２に記載のものは、上述した特許文献１に記載のものと比べて、電源とディプレッションＭＯＳの間にもう一つ、ディプレッションＭＯＳを追加することで高い電源電圧変動除去特性を実現している。生成される基準電圧は、特許文献１と同じで非特許文献１のようになる。この非特許文献１には、基準電圧源の構成及び基準電圧生成の仕組みについて記載されている。

図３は、従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた更に他の基準電圧発生回路の回路構成図で、特許文献３に記載されているものである。この基準電圧回路は、Ｎチャンネルのエンハンスメント型トランジスタである第１のトランジスタＭ１と、第１のトランジスタＭ１のドレインを介して直列接続されたＮチャンネルのディプレッション型トランジスタである第２のトランジスタＭ２とを有し、第１のトランジスタＭ１と第２のトランジスタＭ２との閾値ＶＴＨの差に起因する基準電圧Ｖｒｅｆを第１のトランジスタＭ１及び第２のトランジスタＭ２のゲートに発生する回路を基本回路とするもので、この基本回路に、第２のトランジスタＭ２のドレインを介して自身のゲートが自身のソースに接続されたＮチャンネルのディプレッション型トランジスタである第３のトランジスタＭ３を直列接続したものである。

特公平４−６５５４６号公報 特開平１１−１３５７３２号公報 特開２０１１−１１３３２１号公報

"ＣＭＯＳアナログＩＣ回路の実務設計"（第３章） 吉田晴彦著、ＣＱ出版、２０１０年２月１５日発行

しかしながら、上述した特許文献２に記載のものは、上述した特許文献１に記載のもの比べ高い電源電圧変動除去特性が得られ、なおかつディプレッションＭＯＳを使う基準電圧生成回路なので温度特性はキャンセルされる。しかし、エンハンスメントＭＯＳとディプレッションＭＯＳの製造バラツキの依存性により、基準電圧が変動するという問題があった。また、上段のディプレッションＭＯＳが、下段のディプレッションＭＯＳよりも閾値の絶対値が大きい必要があるため、作り分けをする必要がり、製造工程数が増えるという問題があった。

本発明は、このような問題に鑑みてなされたもので、その目的とするところは、基準電圧を製造後に調整して製造バラツキがない任意の基準電圧を生成できるようにするとともに、同じＭＯＳトランジスタを使って基準電圧を生成して温度特性を抑えることができ、さらに、製造工程数を増やすことなく実現できるようにした基準電圧発生回路及び基準電圧発生方法を提供することにある。

本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路において、少なくとも１個以上の第１のディプレッション型ＭＯＳトランジスタと、該第１のディプレッション型ＭＯＳトランジスタと電源との間に設置され、前記第１のディプレッション型ＭＯＳトランジスタの閾値よりも大きい閾値を有する少なくとも１個以上の第２のディプレッション型ＭＯＳトランジスタと、流れる電流が前記ディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、前記各ＭＯＳトランジスタが、不揮発性記憶素子であることを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１及び第２ディプレッション型ＭＯＳトランジスタが、前記不揮発性記憶素子の消去動作によりなされ、前記エンハンスメント型ＭＯＳトランジスタが、前記不揮発性記憶素子の書き込み動作によりなされることを特徴とする。
また、請求項３に記載の発明は、請求項１又は３に記載の発明において、前記各ＭＯＳトランジスタの各端子を所望の電位に設定するスイッチ部を備えることを特徴とする。

また、請求項４に記載の発明は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生方法において、少なくとも１個以上の第１ディプレッション型ＭＯＳトランジスタと、該第１ディプレッション型ＭＯＳトランジスタと電源との間に設置され、前記第１ディプレッション型ＭＯＳトランジスタの閾値よりも大きい閾値を有する少なくとも１個以上の第２ディプレッション型ＭＯＳトランジスタと、流れる電流が前記ディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、前記各ＭＯＳトランジスタが、不揮発性記憶素子であり、まず、それぞれに流れる電流が互いに同じ又は関連する電流である複数の不揮発性記憶素子のうち少なくとも１個に対し消去動作を行い、かつ、前記複数の不揮発性記憶素子のうち少なくとも１個に対し書き込み動作を行うステップと、次に、基準電圧を発生するステップと、次に、前記消去動作を行った不揮発性記憶素子と電源との間に設置された複数の不揮発性記憶素子のうち少なくとも１個に対し、前記消去動作を行った不揮発性記憶素子の閾値よりも大きな閾値を有するように消去動作を行うステップとを有することを特徴とする。

本発明によれば、少なくとも１個以上の第１のディプレッション型ＭＯＳトランジスタと、第１のディプレッション型ＭＯＳトランジスタと電源との間に設置され、第１のディプレッション型ＭＯＳトランジスタの閾値よりも大きい閾値を有する少なくとも１個以上の第２のディプレッション型ＭＯＳトランジスタと、流れる電流がディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、各ＭＯＳトランジスタが不揮発性記憶素子であるので、基準電圧を製造後に調整するため、製造バラツキがない任意の基準電圧を生成でき、また、同じＭＯＳトランジスタを使って基準電圧を生成するため、温度特性を抑えることができ、さらに、製造工程数を増やすことなく実現できる。

従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた基準電圧発生回路の回路構成図である。 従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた他の基準電圧発生回路の回路構成図である。 従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた更に他の基準電圧発生回路の回路構成図である。 （ａ），（ｂ）は、本発明に係る基準電圧発生回路の基本回路を説明するための回路構成図である。 （ａ），（ｂ）は、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する第１の調整方法を説明するための図である。 （ａ），（ｂ）は、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する第２の調整方法を説明するための図である。 （ａ），（ｂ）は、本発明に係る基準電圧発生回路を説明するための構成図である。 図７における基準電圧発生回路の実際の回路例を示す構成図である。 本発明に係る基準電圧発生回路の実際の回路例を示す構成図である。 図９に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。 図１０における書き込み時間に対するＭ２の閾値の関係を示す図である。 図９に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。 図９に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。 図１３における書き込み時間に対するＭ２の閾値の関係を示す図である。 調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。 図９に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。 図１６における書き込み時間に対するＭ１の閾値の関係を示す図である。 図９に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。 図９に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。 図１８における書き込み時間に対するＭ１の閾値の関係を示す図である。 調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。 調整後のＶＤＤ２電圧が出力している状態を示す図である。 ＶＤＤ２電圧の調整シーケンスを示す図である。 図２３における書き込み時間に対するＭ３の閾値の関係を示す図である。 図９に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。 ＶＤＤ２電圧の確認する状態を示す図である。 図２５における書き込み時間に対するＭ３の閾値の関係を示す図である。 調整時間に対するＶＤＤ２電圧の遷移状態を示す図である。 本発明に係る他の基準電圧発生方法を説明するためのフローチャートを示す図である。

以下、図面を参照して本発明の実施例について説明する。
本発明の基準電圧発生回路は、不揮発性記憶素子がエンハンスメント型ＭＯＳトランジスタとディプレッション型ＭＯＳトランジスタの２状態にすることができることを利用して基準電圧を生成するものである。
図４（ａ），（ｂ）は、本発明に係る基準電圧発生回路の基本回路を説明するための回路構成図で、図４（ａ）は、ディプレッションＭＯＳトランジスタとエンハンスメントＭＯＳトランジスタを使った回路図で、図４（ｂ）は、不揮発性記憶素子がエンハンスメント型ＭＯＳトランジスタとディプレッション型ＭＯＳトランジスタの２状態を示す図である。

本発明に係る基準電圧発生回路は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路で、少なくとも１個以上の第１のディプレッション型ＭＯＳトランジスタ１１と、この第１のディプレッション型ＭＯＳトランジスタ１１と電源ＶＤＤとの間に設置され、第１のディプレッション型ＭＯＳトランジスタ１１の閾値よりも大きい閾値を有する少なくとも１個以上の第２のディプレッション型ＭＯＳトランジスタ１２と、流れる電流がディプレッション型ＭＯＳトランジスタ１１，１２に流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタ１３とを備え、各ＭＯＳトランジスタ１１，１２，１３が、不揮発性記憶素子である。

また、第１及び第２ディプレッション型ＭＯＳトランジスタは、不揮発性記憶素子の消去動作によりなされ、エンハンスメント型ＭＯＳトランジスタは、不揮発性記憶素子の書き込み動作によりなされる。
つまり、図４（ｂ）に示した下段の不揮発性記憶素子１３をエンハンスメント状態になるように調整して、中段の不揮発性記憶素子１１をディプレッション状態になるように調整する。最後に、上段の不揮発性記憶素子１２をディプレッション状態になるように調整する。上段の不揮発性記憶素子の閾値Ｖｔｈｄは、以下の条件の必要がある。
ＶＤＤ＞｜Ｖｔｈｄ｜＞ＶＲＥＦ
不揮発性記憶素子は、エンハンスメント状態とディプレッション状態にすることができるＮＭＯＳタイプの素子が必要である。

図４（ｂ）に示したように、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する調整方法は、以下に説明するような２通りがある。
図５（ａ），（ｂ）は、基準電圧発生回路の主要部である下段の不揮発性記憶素子１３と中段の不揮発性記憶素子１１をエンハンスメント状態とディプレッション状態とになるように調整する第１の調整方法を説明するための図である。なお、図５（ａ），（ｂ）では上段の不揮発性記憶素子１２は省略されている。

外部から調整用の電流Ｉｒｅｆを印可して、まず、下側の不揮発性記憶素子Ｍ２（下段の不揮発性記憶素子１３に相当）をエンハンスメント状態になるようにして、ＶＲＥＦを所望の電圧が出力されるように調整する。その後、外部からの調整用電流Ｉｒｅｆを止めて、上側の不揮発性記憶素子Ｍ１（中段の不揮発性記憶素子１１に相当）をディプレッション状態になるようにして、不揮発性記憶素子Ｍ１に流れる電流が外部からの調整用電流Ｉｒｅｆと同じになるように調整する（ＶＲＥＦをモニタしながら所望の電圧ＶＲＥＦが出力されるように調整する）。このＶＲＥＦを調整後、上段の不揮発性記憶素子１２をディプレッション状態になるように調整する。

図６（ａ），（ｂ）は、基準電圧発生回路の主要部である下段の不揮発性記憶素子１３と中段の不揮発性記憶素子１１をエンハンスメント状態とディプレッション状態とになるように調整する第２の調整方法を説明するための図である。なお、図６（ａ），（ｂ）では上段の不揮発性記憶素子１２は省略されている。
まず、上側の不揮発性記憶素子Ｍ１（中段の不揮発性記憶素子１１に相当）をディプレッション状態になるようにして、Ｍ１に流れる電流Ｉｒｅｆが所望に値になるように調整する。その後、下側の不揮発性記憶素子Ｍ２（下段の不揮発性記憶素子１３に相当）をエンハンスメント状態になるようにして、ＶＲＥＦが所望の電圧となるように調整する（ＶＲＥＦをモニタしながら所望の電圧ＶＲＥＦが出力されるように調整する）。このＶＲＥＦを調整後、上段の不揮発性記憶素子１２をディプレッション状態になるように調整する。

図７（ａ），（ｂ）は、本発明に係る基準電圧発生回路を説明するための構成図で、図７（ａ）は、エンハンスメント状態の遷移を示し、図７（ｂ）は、ディプレッション状態の遷移を示している。
不揮発性記憶素子は、エンハンスメント状態とディプレッション状態にすることができるＮＭＯＳタイプの素子であり、それぞれの状態にするバイアス条件は以下のようになる。以下のようなバイアス条件を印可すると経時的に状態が遷移する。

図８は、図７における基準電圧発生回路の実際の回路例を示す構成図である。図７に示したＶＰＰは、不揮発性記憶素子がＦＮトンネリングをするために必要な電圧で、通常は１０Ｖ以上である。
図８に示したＲＥＦ回路の調整方法を以下に示す。
図９は、本発明に係る基準電圧発生回路の実際の回路例を示す構成図である。図９が基準電圧ＶＲＥＦを出力している状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ２
ＳＷ２：ＶＳＳ
ＳＷ３，ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＳＨＯＲＴ（接続）
ＳＷ９，ＳＷ１０：任意（どちらでもＯＫ）

この状態でＭ１がディプレッション状態、Ｍ２がエンハンスメント状態のとき、基準電圧ＶＲＥＦが生成される。つまり、各ＭＯＳトランジスタの各端子を所望の電位に設定するスイッチ部を備えている。
上述した図５（ａ），（ｂ）に示した第１の調整方法による調整シーケンスは、以下に説明する図１０乃至図２８に示す＜調整シーケンス（１）＞乃至＜調整シーケンス（６）＞のとおりである。

＜調整シーケンス（１）＞
図１０は、図９に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子Ｍ２をエンハンスメント状態（閾値を基準電圧ＶＲＥＦよりも大きく）にする。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ２
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：ＶＰＰ

図１１は、図１０における書き込み時間に対するＭ２の閾値の関係を示す図である。上述した図１０の状態ではＭ２の閾値が、図１１のように経時的に変化してする。書き込み時間を調整することでＭ２の閾値Ｖｔｈを基準電圧ＶＲＥＦより大きな値にする。

＜調整シーケンス（２）＞
図１２は、図９に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
外部から調整用電流Ｉｒｅｆを印可して、不揮発性記憶素子Ｍ２を所望のエンハンスメント状態にすることで基準電圧ＶＲＥＦを調整する。ＶＲＥＦをモニタして確認しながら実施する。ＶＲＥＦが所望の電圧より下がりすぎた場合は、上述した＜調整シーケンス（１）＞に戻る。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ２
ＳＷ２：ＶＰＰ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＯＰＥＮ
ＳＷ９：任意
ＳＷ１０：ＶＳＳ

図１３は、図９に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。この確認状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ２
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６：ＯＰＥＮ
ＳＷ７，ＳＷ８：ＳＨＯＲＴ
ＳＷ９：任意
ＳＷ１０：任意

図１４は、図１３における書き込み時間に対するＭ２の閾値の関係を示す図である。図１２の状態では、Ｍ２の閾値が、図１４のように経時的に変化してする。書き込み時間を調整することでＭ２の閾値Ｖｔｈを基準電圧ＶＲＥＦ値にする。
図１５は、調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。上述した＜調整シーケンス（１）＞及び＜調整シーケンス（２）＞の基準電圧ＶＲＥＦの遷移状態を示している。これで外部から調整用電流Ｉｒｅｆを使ったときのＶＲＥＦの調整は終了する。

＜調整シーケンス（３）＞
図１６は、図９に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子Ｍ１をエンハンスメント状態にする。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＯＰＥＮ
ＳＷ９：ＶＰＰ
ＳＷ１０：任意

図１７は、図１６における書き込み時間に対するＭ１の閾値の関係を示す図である。図１６の状態では、Ｍ１の閾値が、図１７のように経時的に変化してする。書き込み時間を調整することでＭ１の閾値Ｖｔｈをエンハンスメント状態にする。

＜調整シーケンス（４）＞
図１８は、図９に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子Ｍ２を所望のディプレッション状態にすることで基準電圧ＶＲＥＦを調整する。ＶＲＥＦをモニタして確認しながら実施する。ＶＲＥＦが所望の電圧より上がりすぎた場合は、上述した＜調整シーケンス（３）＞に戻る。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＰＰ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＯＰＥＮ
ＳＷ９：ＶＳＳ
ＳＷ１０：任意

図１９は、図９に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。この確認状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ２
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６：ＳＨＯＲＴ
ＳＷ７，ＳＷ８：ＳＨＯＲＴ
ＳＷ９：任意
ＳＷ１０：任意

図２０は、図１８における書き込み時間に対するＭ１の閾値の関係を示す図である。図１８の状態では、Ｍ１の閾値が、図２０のように経時的に変化してする。書き込み時間を調整することでＭ１の閾値Ｖｔｈを外部から印可した調整用電流Ｉｒｅｆと同じ電流になるように調整する。
図２１は、調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。上述した＜調整シーケンス（３）＞及び＜調整シーケンス（４）＞の基準電圧ＶＲＥＦの遷移状態を示している。これでＶＲＥＦの調整は終了する。
上述した基準電圧ＶＲＥＦを調整後、以下に説明するようにＶＤＤ２電圧を調整する。

図２２は、基準電圧ＶＲＥＦの調整後のＶＤＤ２電圧が出力している状態を示す図である。この場合のＳＷの状態は、以下のようになる。
ＳＷ１１：ＶＤＤ
ＳＷ１２：ＯＰＥＮ
ＳＷ１３：任意
ＳＷ１４，ＳＷ１５：ＳＨＯＲＴ（接続）
ＶＤＤ２電圧の調整シーケンスは、以下のとおりである。

＜調整シーケンス（５）＞
図２３は、ＶＤＤ２電圧の調整シーケンスを示す図である。不揮発性記憶素子Ｍ３をエンハンスメント状態にする。この場合のＳＷの状態は、以下のようになる。
ＳＷ１１：ＶＳＳ
ＳＷ１２：ＳＨＯＲＴ
ＳＷ１３：ＶＰＰ
ＳＷ１４，ＳＷ１５：ＯＰＥＮ
図２４は、図２３における書き込み時間に対するＭ３の閾値の関係を示す図である。図２３の状態では、Ｍ３の閾値が、図２４のように経時的に変化してする。書き込み時間を調整することでＭ３の閾値Ｖｔｈをエンハンスメント状態にする。

＜調整シーケンス（６）＞
図２５は、図９に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子Ｍ３を所望のディプレッション状態にすることでＶＤＤ２電圧を調整する。ＶＤＤ２をモニタして確認しながら実施する。ＶＤＤ２が所望の電圧より上がりすぎた場合は、上述した＜調整シーケンス（５）＞に戻る。このディプレッション状態でのＳＷの状態は、以下のようになる。
ＳＷ１１：ＶＰＰ
ＳＷ１２：ＳＨＯＲＴ
ＳＷ１３：ＶＳＳ
ＳＷ１４，ＳＷ１５：ＯＰＥＮ

図２６は、ＶＤＤ２電圧の確認する状態を示す図である。この場合の確認する状態でのＳＷの状態は、以下のようになる。
ＳＷ１１：ＶＤＤ
ＳＷ１２：ＯＰＥＮ
ＳＷ１３：任意
ＳＷ１４，ＳＷ１５：ＳＨＯＲＴ（接続）
図２７は、図２５における書き込み時間に対するＭ３の閾値の関係を示す図である。図２５の状態では、Ｍ３の閾値が、図２７のように経時的に変化してする。書き込み時間を調整することで、Ｍ３の閾値ＶｔｈがＶＲＥＦ電圧を調整した電源電圧ＶＤＤと同じになるように調整する。

図２８は、調整時間に対するＶＤＤ２電圧の遷移状態を示す図である。上述した＜調整シーケンス（５）＞及び＜調整シーケンス（６）＞のＶＤＤ２電圧の遷移状態を示している。これでＶＤＤ２電圧の調整は終了する。ＶＤＤ２電圧がＶＤＤと同じになったため、ＶＲＥＦ電圧は調整した電圧になる。
図２９は、本発明に係る他の基準電圧発生方法を説明するためのフローチャートを示す図である。本発明の基準電圧発生方法は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生方法である。

少なくとも１個以上の第１ディプレッション型ＭＯＳトランジスタ１１と、この第１ディプレッション型ＭＯＳトランジスタ１１と電源ＶＤＤとの間に設置され、第１ディプレッション型ＭＯＳトランジスタ１１の閾値よりも大きい閾値を有する少なくとも１個以上の第２ディプレッション型ＭＯＳトランジスタ１２と、流れる電流がディプレッション型ＭＯＳトランジスタ１１，１２に流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタ１３を備え、各ＭＯＳトランジスタ１１，１２，１３が、不揮発性記憶素子である。

まず、それぞれに流れる電流が互いに同じ又は関連する電流である複数の不揮発性記憶素子のうち少なくとも１個に対し消去動作を行い、かつ、複数の不揮発性記憶素子のうち少なくとも１個に対し書き込み動作を行うステップ（Ｓ１）と、次に、基準電圧を発生するステップ（Ｓ２）と、次に、消去動作を行った不揮発性記憶素子と電源ＶＤＤとの間に設置された複数の不揮発性記憶素子のうち少なくとも１個に対し、消去動作を行った不揮発性記憶素子の閾値よりも大きな閾値を有するように消去動作を行うステップ（Ｓ３）とを有している。

生成される基準電圧ＶＲＥＦは、ディプレッションＭＯＳを使用した回路と同じである。温度特性も同様である。生成される基準電圧の調整は不揮発性記憶素子により調整することができる。また、同じ不揮発性記憶素子を使うため、製造バラツキも抑制でき、製造工程数を増やすことなく実現できる。
本発明は、ＦＮトンネリングを使用した不揮発性記憶素子を例にしたが、他の方法（ＣＨＥ）などで閾値を変動させる不揮発性記憶素子でも問題はない。また、本発明の例は、特許文献２の回路構成を例としたが、特許文献３などの回路構成であっても、同様に不揮発性記憶素子を使った基準電圧発生回路を生成できることは明らかである。

１ ディプレッション型ＭＯＳトランジスタのゲート
２ エンハンスメント型ＭＯＳトランジスタのゲート
３ ディプレッション型ＭＯＳトランジスタのソース
４ ディプレッション型ＭＯＳトランジスタのドレイン
５ エンハンスメント型ＭＯＳトランジスタのソース
６ 出力端子
１１ 第１のディプレッション型ＭＯＳトランジスタ
１２ 第２のディプレッション型ＭＯＳトランジスタ
１３ エンハンスメント型ＭＯＳトランジスタ
ＶＤＤ 電源

Claims (4)

1. 各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路において、
   少なくとも１個以上の第１のディプレッション型ＭＯＳトランジスタと、該第１のディプレッション型ＭＯＳトランジスタと電源との間に設置され、前記第１のディプレッション型ＭＯＳトランジスタの閾値よりも大きい閾値を有する少なくとも１個以上の第２のディプレッション型ＭＯＳトランジスタと、流れる電流が前記ディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、前記各ＭＯＳトランジスタが、不揮発性記憶素子であることを特徴とする基準電圧発生回路。
2. 前記第１及び第２ディプレッション型ＭＯＳトランジスタが、前記不揮発性記憶素子の消去動作によりなされ、前記エンハンスメント型ＭＯＳトランジスタが、前記不揮発性記憶素子の書き込み動作によりなされることを特徴とする請求項１に記載の基準電圧発生回路。
3. 前記各ＭＯＳトランジスタの各端子を所望の電位に設定するスイッチ部を備えることを特徴とする請求項１又は２に記載の基準電圧発生回路。
4. 各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生方法において、
   少なくとも１個以上の第１ディプレッション型ＭＯＳトランジスタと、該第１ディプレッション型ＭＯＳトランジスタと電源との間に設置され、前記第１ディプレッション型ＭＯＳトランジスタの閾値よりも大きい閾値を有する少なくとも１個以上の第２ディプレッション型ＭＯＳトランジスタと、流れる電流が前記ディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、前記各ＭＯＳトランジスタが、不揮発性記憶素子であり、
   まず、それぞれに流れる電流が互いに同じ又は関連する電流である複数の不揮発性記憶素子のうち少なくとも１個に対し消去動作を行い、かつ、前記複数の不揮発性記憶素子のうち少なくとも１個に対し書き込み動作を行うステップと、
   次に、基準電圧を発生するステップと、
   次に、前記消去動作を行った不揮発性記憶素子と電源との間に設置された複数の不揮発性記憶素子のうち少なくとも１個に対し、前記消去動作を行った不揮発性記憶素子の閾値よりも大きな閾値を有するように消去動作を行うステップと
   を有することを特徴とする基準電圧発生方法。

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