CN106200735B - 负基准电压产生电路及负基准电压产生系统 - Google Patents

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Abstract

本发明提供一种负基准电压产生电路及负基准电压产生系统。所述负基准电压产生电路包括：差分放大器，具有非反相输入端子、反相输入端子及输出端子且是以正侧电源电压与负侧电源电压所驱动的差分放大器，从所述输出端子经由第一电阻连接所述非反相输入端子，并从所述输出端子经由第二电阻连接所述反相输入端子；第一二极管，具有连接所述差分放大器的非反相输入端子的阴极及接地的阳极；多个第二二极管，分别具有连接规定连接点的阴极与接地的阳极，且彼此并联连接；以及第三电阻，连接在所述连接点与所述差分放大器的反相输入端子之间。

Description

负基准电压产生电路及负基准电压产生系统
技术领域
本发明是有关于一种例如用于或非(NOR)型闪存(flash memory)的负基准电压产生电路、以及使用该负基准电压产生电路的负基准电压产生系统。
背景技术
图7A及图7B分别为现有技术例1的NOR型快闪存储单元(cell)的纵剖面图，是显示以最大电压18V或者10V进行富尔诺罕(Fowler-Nordheim)的编程(program)/擦除(eraser)动作时所需的电压关系图。图7A及图7B中，100为半导体基板，101为控制栅极(controlgate)，102为源极(source)，103为漏极(drain)，104为浮动栅极(floating gate)。
例如，NOR型闪存在随机存取(random access)时需要高速性能(performance)，如图7A及图7B所示，为了编程/擦除动作，取代正的高电压而使用10V等正的中间电压及-8V等负的中间电压。藉由使用该些正的中间电压及负的中间电压，用于周边电路的金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)晶体管(transistor)显示出比高电压晶体管更高的性能。这是因为可使用薄的栅极氧化膜及短的栅极长度。
为了产生正的电压，一般多使用带隙参考(bandgap reference，BGK)电压产生电路，例如使用于与非(NAND)型闪存的周边电路。
现有技术文献
专利文献
专利文献1：美国申请公开第2012/0218032号说明书
专利文献2：日本特开2009-016929号公报
专利文献3：日本特开2009-074973号公报
专利文献4：美国申请公开第2008/0018318说明书
[发明所解决的问题]
然而，为了产生负电压，一般并非使用产生负电压的BGR电压产生电路，而是使用如图8及图9所述的正电压的BGR电压产生电路来产生负电压基准。
图8是显示专利文献1中公开的现有技术例2的负电压产生器的结构的电路图。图8中，负电压产生器包括电阻R21、R22、差分放大器20及电荷泵(charge pump)21。此处，Vdd为正的电源电压，Vss为接地电压，被施加至电阻R21的正的电源电压Vpp是依照正基准电压PVref而受到调节(regulate)。由图8的负电压产生器所产生的负电压Vneg以下式表示。
Vneg＝-R22/R21×Vpp+(1+R22/R21)×PVref (1)
图9是显示专利文献2及专利文献3中公开的现在技术例3的负电压产生电路的结构的电路图。图9中，负电压产生电路包括差分放大器31、32、P通道(channel)MOS晶体管(以下称作PMOS晶体管)P31、P32、电阻R31、R32以及电荷泵33。此处，Vdd为正的电源电压，Vss为接地电压。而且，PMOS晶体管P31、P32构成电流镜(current mirror)电路，分别使相同的基准电流Iref流经电阻R31、R32。由图9的负电压产生电路产生的负电压Vneg以下式表示。
Vneg＝-Iref×R32+PVref (2)
Iref＝PVref/R31 (3)
但是，考虑到，若可使用负基准电压NVref，便可产生更准确的负电压Vneg，电路结构亦变得简单。为了产生负电压Vneg＝-10V，若负基准电压NVref＝-1.0V±0.1V，则负电压Vneg以10倍的误差被控制为-10V±1V，因此该负电压产生电路需要与BGR电压产生电路同样的准确度即±0.01V。
图10是显示使用该概念的负电压产生电路的结构例的电路图，与使用正的基准电压的正的升压电压产生电路的结构相同。图10的负电压产生电路包括电阻R41、R42、差分放大器41以及电荷泵42。图10中，构成分压电路的电阻R41、R42能以2个电容器(capacitor)的串联电路来置换。此处，由图10的负电压产生电路产生的负电压以下式表示。
Vneg＝(R42/R41+1)×NVref (4)
问题是实现精度良好地产生该负基准电压NVref的电路，图11是显示现有技术例4的负基准电压产生电路的结构的电路图。图11的负基准电压产生电路包括基于正基准电压PVref而产生基准电流Iref的电流源50、电阻R51、R52以及N通道MOS晶体管(以下称作NMOS晶体管)N51、N52。由图11的负基准电压产生电路产生的负基准电压NVref以下式表示。
NVref＝-Iref×R52 (5)
图12是显示现有技术例5的负基准电压产生电路的结构的电路图。图12的负基准电压产生电路包括电阻R61、R62以及差分放大器60。由图12的负基准电压产生电路产生的负基准电压NVref以下式表示。
NVref＝-PVref×R62/R61 (6)
在以上的现有技术例的控制电路中，存在下述问题，即：负基准电压是由正基准电压PVref而获得，因而具有正基准电压PVref的精度，此外还会带有若干误差。该现有技术例的控制电路被分类成以下的两个类型(type)。
(类型1(图11))由正基准电压PVref产生基准电流Iref，基于基准电流Iref，作为Iref·R而产生负基准电压NVref(例如参照专利文献4)。此时，由于使用电流镜，因此动作条件完全不同，因而会进一步带有误差，且会进一步带有多余的差分放大器的偏差(offset)。
(类型2(图12))采用比较正基准电压PVref与负基准电压NVref的电路，使用来自天线(antenna)电源的正基准电压PVref产生反相的负基准电压NVref。此时，使用正基准电压PVref来作为电源，因此会加上该产生时的误差及因减去电流引起的压降的误差。
图13是显示比较例1的BGR型正基准电压产生电路的结构的电路图。图13中，比较例1的BGR型正基准电压产生电路包括：
(1)作为运算放大器(operational amplifier)的差分放大器1；
(2)反馈电阻(feedback resistor)Rc，连接在差分放大器1的输出端子与非反相输入端子之间；
(3)反馈电阻Rc，连接在差分放大器1的输出端子与反相输入端子之间；
(4)二极管(diode)Dc，具有连接于差分放大器1的非反相输入端子的阳极(anode)与接地的阴极(cathode)；以及
(5)多个m个二极管D1～Dm，分别具有经由电阻Rb连接于差分放大器1的反相输入端子的阳极与接地的阴极，且彼此并联连接。
以上述方式构成的比较例1的BGR型正基准电压产生电路是从差分放大器1的输出端子产生正基准电压PVbgr并输出。
图14A是显示比较例2的BGR型正基准电压产生电路的结构的电路图，图14B是显示图14A的BGR型正基准电压产生电路的各PNP型晶体管的结构的纵剖面图。图14A中，比较例2的BGR型正基准电压产生电路与图13的BGR型正基准电压产生电路相比，以下方面不同。
(1)取代二极管Dc而具备二极管连接的PNP型晶体管Qc。
(2)取代二极管D1～Dm的并联电路而具备多个m个PNP型晶体管Q1～Qm，所述多个m个PNP型晶体管Q1～Qm彼此并联连接，且各自独立地二极管连接。
图14B中，在P型半导体基板10中注入磷等N型杂质而形成N井(well)11，形成具有发射极(emitter)E、基极(base)B及集电极(collector)C的PNP型晶体管。
以上述方式构成的比较例2的BGR型正基准电压产生电路与比较例1同样地，从差分放大器1的输出端子产生正基准电压PVbgr并输出。
然而，在比较例1及比较例2的BGR型正基准电压产生电路，存在无法产生负基准电压的问题。
发明内容
本发明的目的在于解决以上的问题点，提供一种负基准电压产生电路及负基准电压产生系统，能与现有技术技术相比高精度产生负基准电压，并且电路结构简单。
[解决问题的技术手段]
本发明的负基准电压产生电路使用带隙参考产生负基准电压，所述负基准电压产生电路的特征在于包括：
差分放大器，具有非反相输入端子、反相输入端子及输出端子，且是以正侧电源电压与负侧电源电压所驱动的差分放大器，从所述输出端子经由第一电阻连接于所述非反相输入端子，并从所述输出端子经由第二电阻连接于所述反相输入端子；
第一二极管，具有连接于所述差分放大器的非反相输入端子的阴极及接地的阳极；
多个第二二极管，分别具有连接于规定连接点的阴极与接地的阳极，且彼此并联连接；以及
第三电阻，连接在所述连接点与所述差分放大器的反相输入端子之间。
在所述负基准电压产生电路中，向半导体基板注入P型杂质而形成P井，在该P井的中央部形成N+杂质区域而形成阴极，在围绕该阴极的位置形成P+杂质区域而形成阳极，藉此构成所述第一二极管及所述多个第二二极管。
此处，在位于所述第一二极管及所述多个第二二极管外侧的所述半导体基板形成P+杂质区域，藉此构成基板分接头(tap)。
在所述负基准电压产生电路中，向半导体基板注入N型杂质而形成N井，在该N井中注入P型杂质而形成P井，在该P井的中央部形成N+杂质区域而形成阴极，在围绕该阴极的位置形成P+杂质区域而形成阳极，藉此构成所述第一二极管及所述多个第二二极管。
此处，藉由在所述N井形成N+杂质区域而构成第一基板分接头，藉由在所述半导体基板形成P+杂质区域而构成第二基板分接头。
在所述负基准电压产生电路中，所述第一二极管及所述多个第二二极管包含具有三井结构的NPN型晶体管的基极-射极间的二极管。
此处，向半导体基板注入N型杂质而形成N井，在该N井中注入P型杂质而形成P井，在该P井的中央部形成N+杂质区域而形成发射极，在围绕该射极的位置形成P+杂质区域而形成基极，藉此构成所述第一二极管及所述多个第二二极管，进而，在围绕所述基极的位置形成N+杂质区域而形成集电极，藉此构成所述NPN型晶体管。
而且，藉由在所述N井形成N+杂质区域而构成第一基板分接头，藉由在所述半导体基板形成P+杂质区域而构成第二基板分接头。
在所述负基准电压产生电路中，对所述差分放大器的正侧电源端子施加规定的正电源电压Vdd或接地电压，
对所述差分放大器的负侧电源端子施加规定的负电源电压Vnn。
而且，在所述负基准电压产生电路中，所述差分放大器包含具有三井结构的多个NMOS晶体管，所述三井结构是在形成于P型半导体基板的N井上形成P井，并在所述P井形成多个电极用杂质区域而构成。
此处，对于所述N井施加规定的正电源电压Vdd或接地电压而使其偏压。
第2发明的负基准电压产生系统的特征在于包括：
所述负基准电压产生电路；以及
负电压产生电路，包含电荷泵，产生规定的负电源电压并作为负侧电源电压而供给至所述负基准电压产生电路。
在所述负基准电压产生系统中，还包括：控制电路，基于从所述负电压产生电路输出的负电源电压，使用规定的基准电压来控制所述负电源电压，以使所述负电源电压的变动变小。
而且，在所述负基准电压产生系统中，还包括：控制电路，基于从所述负电压产生电路输出的负电源电压，使用从所述负基准电压产生电路输出的负基准电压作为基准电压来控制所述负电源电压，以使所述负电源电压的变动变小。
(发明的效果)
因此，根据本发明的负基准电压产生电路及负基准电压产生系统，可提供一种能与现有技术相比高精度产生负基准电压，并且电路结构简单的负基准电压产生电路及负基准电压产生系统。
附图说明
图1A是显示实施例1的BGR型负基准电压产生电路的结构的电路图。
图1B是显示图1A的BGR型负基准电压产生电路的二极管D1～Drn、Dc的结构例的纵剖面图。
图1C是显示以三井结构制作图1A的BGR型负基准电压产生电路的二极管D1～Dm、Dc时的示例的纵剖面图。
图2A是显示实施例2的BGR型负基准电压产生电路的结构的电路图。
图2B是显示图2A的BGR型负基准电压产生电路的NPN型晶体管Q1～Qm、Qc的三井结构的纵剖面图。
图3A是显示实施例3的以负电压进行动作的差分放大器1的结构例的电路图。
图3B是显示图3A的差分放大器1的各MOS晶体管的结构的纵剖面图。
图4是显示实施例4的负基准电压产生系统的结构例的方块图。
图5是显示实施例5的负基准电压产生系统的结构例的方块图。
图6是显示实施例6的负基准电压产生系统的结构例的方块图。
图7A是现有技术例1的NOR型快闪存储单元的纵剖面图，是显示以最大电压18V进行富尔诺罕的编程/擦除动作时所需的电压关系的图。
图7B是现有技术例1的NOR型快闪存储单元的纵剖面图，是显示以最大电压10V进行富尔诺罕的编程/擦除动作时所需的电压关系的图。
图8是显示现有技术例2的负电压产生电路的结构的电路图。
图9是显示现有技术例3的负电压产生电路的结构的电路图。
图10是显示使用负基准电压的负电压产生电路的结构例的电路图。
图11是显示现有技术例4的负基准电压产生电路的结构的电路图。
图12是显示现有技术例5的负基准电压产生电路的结构的电路图。
图13是显示比较例1的BGR型正基准电压产生电路的结构的电路图。
图14A是显示比较例2的BGR型正基准电压产生电路的结构的电路图。
图14B是显示图14A的BGR型正基准电压产生电路的各PNP型晶体管的结构的纵剖面图。
附图标记说明
1、20、31、32、41、60、74：差分放大器
10：P型半导体基板
11：N井
11d：深的N井
12：P井
13、14、15、16：杂质区域
17：绝缘区域
21、33、42：电荷泵
50：电流源
71：负电压产生电路
72：BGR型负基准电压产生电路
73：电阻分压电路
100：半导体基板
101：控制栅极
102：源极
103：漏极
104：浮动栅极
A：阳极
B：基极
C：集电极
Cc：相位补偿电容器
D1、Dm、Dc：二极管
E：发射极
GND：基板分接头
If：反馈电流
Iref：基准电流
K：阴极
M1～M8：MOS晶体管
N51、N52：NMOS晶体管
NVbgr、NVref、Vbgr：负基准电压
P31、P32：PMOS晶体管
PVref、Vbgr：正基准电压
Q1、Qm、Qc：PNP型晶体管、NPN型晶体管
R1、R2、R21、R22、R31、R32、R41、R42、R51、R52、R61、R62、Rb、Rc、Rbias：电阻
T1、T2：输入端子
T3：输出端子
Vd：阴极电压
Vdd：正电源电压
Vdf、Vn、Vp、Vpp：电源电压
Vneg：负电压
Vnn：负电源电压
Vref：基准电压
Vss：接地电压
具体实施方式
以下，参照附图来说明本发明的实施形态。另外，在以下各实施形态中，对同样的构成要素标注相同的标号。
图1A是显示实施形态1的BGR型负基准电压产生电路的结构的电路图。图1A中，实施形态1的BGR型负基准电压产生电路包括：
(1)作为运算放大器的差分放大器1，分别经由正侧电源端子、负侧电源端子而供给有正电源电压Vdd与负电源电压Vnn；
(2)反馈电阻Rc，连接在差分放大器1的输出端子与非反相输入端子之间；
(3)反馈电阻Rc，连接在差分放大器1的输出端子与反相输入端子之间；
(4)二极管Dc，具有连接于差分放大器1的非反相输入端子的阴极与接地的阳极；以及
(5)多个m个二极管D1～Dm，分别具有经由电阻Rb连接于差分放大器1的反相输入端子的阴极与接地的阳极，且彼此并联连接。
此处，电阻Rc、Rc、Rb例如包含多晶硅(polysilicon)电阻等电阻。
以上述方式构成的实施例1的BGR型负基准电压产生电路是从差分放大器1的输出端子产生负基准电压NVbgr并输出。该BGR型负基准电压产生电路是基于如图13的BGR型正基准电压产生电路而形成，但需要负电源电压Vnn。因此，还必须一并设置产生负基准电压的负电压电荷泵电路。
图1B是显示图1A的BGR型负基准电压产生电路的二极管D1～Dm、Dc的结构例的纵剖面图。图13的正基准电压的BGR型基准电压产生电路使用N井而不是P井，因此必须使用图14般的PNP型晶体管的基极·射极间的寄生二极管(parasitic diode)，但本例中可利用单纯的二极管结构来制作。图1B中，向P型半导体基板10注入例如硼等P型杂质而形成P井12。P井12未必需要，但可减少阳极A、阴极K间的电阻。而且，一般而言，阳极A及基板分接头GND是以围绕阴极K的方式而形成。
另外，藉由向图1B的P井12注入N+杂质而形成N+杂质区域13构成阴极K，藉由注入P+杂质而形成P+杂质区域14构成阳极A。而且，藉由向P型半导体基板10注入P+杂质而形成P+杂质区域16构成基板分接头GND。进而，各端子间是以浅沟槽隔离(Shallow TrenchIsolation，STI)结构的绝缘区域17而分离。
图1C是显示以三井结构制作图1A的BGR型负基准电压产生电路的二极管D1～Dm、Dc时的示例的纵剖面图。向P型半导体基板10注入例如磷等N型杂质而形成N井11，向该N井11上注入例如硼等P型杂质而形成P井12，藉此形成三井结构，藉由在P井12中注入N+杂质形成N+杂质区域13且连接电极而作为阴极K，藉由在P井12中注入P+杂质，形成P+杂质区域14且连接电极而作为阳极A。而且，藉由在N井11中注入N+杂质形成N+杂质区域15且将连接于该杂质区域15的电极连接于基板分接头GND。进而，藉由在P型半导体基板10中注入P+杂质形成P+杂质区域16且将连接于该杂质区域16的电极连接于基板分接头GND。此处，P+杂质区域14以接触且围绕N+杂质区域13的方式形成。即，以由阳极A所围绕的方式形成阴极K。这是为了使将N+杂质区域13设为射极、将P井12设为基极、并且将N井11设为集电极的寄生NPN型晶体管的效果为最小。
在图1A的BGR型负基准电压产生电路中，若将流至电阻Rb的反馈电流设为If，将各二极管D1～Dm的阴极电压设为Vd，则从差分放大器1输出的负基准电压NVbgr以下式表示。
NVbgr＝If×(Rc+Rb)+Vd (7)
此处，二极管电流If及阴极电压Vd以下式表示。
If＝kT/q×(1/Rb)×Ln(m)
Vd＝kT/q×Ln(If/Is/m)
此处，k为波兹曼常数(Boltzmann constant)，T为绝对温度，q为基本电荷，Is为二极管的逆饱和电流。
此时，若满足下式，则可去除温度依存性。
[数1]
如以上所说明般，根据实施例1，可提供一种负基准电压产生电路，其能与现有技术相比高精度产生负基准电压，并且电路结构简单。
实施例2.
图2A是显示实施例2的BGR型负基准电压产生电路的结构的电路图。实施形态2的BGR型负基准电压产生电路与实施形态1的BGR型负基准电压产生电路相比，以下方面不同。
(1)取代二极管Dc而具备二极管连接的NPN型晶体管Qc。
(2)取代二极管D1～Dm而具备分别二极管连接的m个NPN型晶体管Q1～Qm。
图2B是显示图2A的BGR型负基准电压产生电路的NPN型晶体管Q1～Qm、Qc的三井结构的纵剖面图。各NPN型晶体管Q1～Qm、Qc例如具有图2B所示的结构。图2B中，藉由向P型半导体基板10注入例如磷等N型杂质形成N井11，藉由在该N井11上注入例如硼等P型杂质形成P井12。进而，藉由在P井12中注入N+杂质形成N+杂质区域13且连接电极而作为发射极，藉由在P井12中注入P+杂质形成P+杂质区域14且连接电极而作为基极。而且，藉由在N井中11注入N+杂质形成N+杂质区域15且连接电极而作为集电极。进而，藉由在P型半导体基板10中注入P+杂质形成P+杂质区域16且形成电极而作为接地连接用基板分接头。藉由以上所述，可形成各NPN型晶体管Q1～Qm、Qc。
在以上述方式构成的BGR型负基准电压产生电路中，根据图2B可明确的是，在各NPN型晶体管Q1～Qm、Qc的基极-集电极-基板间同样地形成寄生PNP型晶体管，因此存在电流流至该寄生晶体管的可能性，因此必须注意。在本实施形态，基极B、集电极C及P型半导体基板全部为0V(GND)，因此无须担心，但较佳为以由基极B、集电极C及基板分接头GND围绕发射极E周围的方式而形成。另外，一般而言，所述各端子间是以STI(Shallow TrenchIsolation)结构的绝缘区域17而分离。
如以上所说明般，根据实施例2，可提供一种负基准电压产生电路，其与实施例1同样地进行动作，能与现有技术相比高精度产生负基准电压，并且电路结构简单。
实施例3.
图3A是显示实施例3的以负电压进行动作的差分放大器1的结构例的电路图。图3A中，差分放大器1为运算放大器，包括MOS晶体管M1～M8、偏压电阻Rbias、相位补偿电容器Cc、输入端子T1、T2及输出端子T3。差分放大器1的正电源电压端子被设定为接地电压Vss(亦可如图1A或图2A般为正电源电压Vdd)，差分放大器1对输入至非反相输入端子T1及反相输入端子T2的差分输入电压进行差分放大，并从输出端子T3输出。此处，Vss为接地电压，Vnn为规定的负电压。
实施例1及实施例2中使用的差分放大器1必须以负电源电压Vnn进行动作，初始的负电源电压Vnn及BGR输出电压为接地电平(level)(Vss电平)。此时，负电源电压Vnn例如是自电荷泵供给，因此关键在于避免因在动作启动时产生的噪声(noise)造成的闩锁效应(latch-up)等现象。
图3B是显示图3A的差分放大器1的各MOS晶体管的三井结构的纵剖面图。图3B中，右侧的MOS晶体管为PMOS晶体管M1、M2、M5～M7，左侧的MOS晶体管为NMOS晶体管M3、M4、M8，将PMOS晶体管M1、M2、M5～M7的N井11与NMOS晶体管M3、M4、M8的深的N井11d偏压至正电源电压Vdd。藉此，当从例如电荷泵供给负电源电压Vnn时，可防止因在动作启动时产生的噪声造成的闩锁效应等现象。
实施例4.
图4是显示实施例4的负基准电压产生系统的结构例的方块图。实施例1或实施例2的BGR型负基准电压产生电路需要负电源电压Vnn，因此必须从正电源电压Vdd产生。图4中，实施例4的负基准电压产生系统包括负电压产生电路71及例如实施例1或实施例2的BGR型负基准电压产生电路72。此处，负电压产生电路71不具备输出电压控制器，可藉由以正电源电压Vdd受到驱动的一阶段电荷泵或开关电容器转换器(switched capacitor converter)来产生-Vdd附近的负电压。
实施例5.
图5是显示实施例5的负基准电压产生系统的结构例的方块图。实施例5的负基准电压产生系统的特征在于，除了负电压产生电路71与例如实施例1或实施例2的BGR型负基准电压产生电路72以外，还具备包含电阻R1、R2的电阻分压电路73与为运算放大器的差分放大器74。此处，在电阻R2的另一端连接有电源电压Vdf的电压源，在差分放大器74的反相输入端子连接有基准电压Vref的基准电压源，各电压Vdf、Vref可使用以下的电压。
(1)Vdf＝正电源电压Vdd，或者
例如由图13或图14A的正基准电压产生电路所产生的正基准电压PVref
(2)Vref＝例如由图13或图14A的正基准电压产生电路或0V(Vss)所产生的正基准电压PVref。
另外，差分放大器74的电源电压是使用正电源电压Vdd及接地电压Vss。
图5中，将来自负电压产生电路71的负电源电压Vnn与电压Vdf之间的电压以电阻分压电路73予以分压，经分压的电压被施加至差分放大器74的非反相输入端子。对差分放大器74的反相输入端子施加基准电压Vref，差分放大器74将表示所输入的2个电压差的电压输出至负电压产生电路71。负电压产生电路71根据所输入的所述电压差来产生负电源电压Vnn并输出。藉由以上述方式构成，差分放大器74对负电压产生电路71进行反馈(feedback)控制，藉此可抑制负电源电压Vnn的变动。
实施例6.
图6是显示实施例6的负基准电压产生系统的结构例的方块图。实施例6的负基准电压产生系统与实施例5的负基准电压产生系统相比，以下方面不同。
(1)取代对差分放大器74的反相输入端子施加的基准电压Vref，而使用从BGR型负基准电压产生电路72输出的负基准电压Vbgr。
(2)差分放大器74的电源电压Vp/Vn可使用电压Vdd/Vss、电压Vss/Vnn或电压Vdd/Vnn。
藉由以上述方式构成，使用负基准电压Vbgr来作为差分放大器74的基准电压，差分放大器74对负电压产生电路71进行反馈控制，藉此可抑制负电源电压Vnn的变动。
实施例的效果.
如以上所说明，根据本实施例的负基准电压产生电路及使用该负基准电压产生电路的负基准电压产生系统，具有如下所述的特有效果，即，与现有技术相比，可相对于温度变化而极为准确地产生高精度的负基准电压，并且电路结构简单。
[产业上的可利用性]
如以上所详述，根据本发明的负基准电压产生电路及负基准电压产生系统，可提供一种能与现有技术相比高精度产生负基准电压、并且电路结构简单的负基准电压产生电路及负基准电压产生系统。本发明的负基准电压产生电路及负基准电压产生系统例如可适用于NOR型闪存等非易失性存储装置或者动态随机存取存储器(Dynamic Random AccessMemory，DRAM)等。

Claims (13)

1.一种负基准电压产生系统，包括负基准电压产生电路以及负电压产生电路，所述负基准电压产生电路使用带隙参考产生负基准电压，所述负基准电压产生电路的特征在于包括：
差分放大器，具有非反相输入端子、反相输入端子及输出端子，且是以正侧电源电压与负侧电源电压所驱动的所述差分放大器，从所述输出端子经由第一电阻连接于所述非反相输入端子，并从所述输出端子经由第二电阻连接于所述反相输入端子；
第一二极管，具有连接于所述差分放大器的所述非反相输入端子的阴极及接地的阳极；
多个第二二极管，分别具有连接于差分放大器的反相输入端子的阴极与接地的阳极，且彼此并联连接；以及
第三电阻，连接在所述多个第二二极管的阴极与所述差分放大器的所述反相输入端子之间；
所述负电压产生电路包含电荷泵，产生规定的负电源电压并作为负侧电源电压而供给至所述负基准电压产生电路。
2.如权利要求1所述的负基准电压产生系统，其中
向半导体基板注入P型杂质而形成P井，在所述P井的中央部形成N+杂质区域而形成阴极，在围绕所述阴极的位置形成P+杂质区域而形成阳极，藉此构成所述第一二极管及所述多个第二二极管。
3.如权利要求2所述的负基准电压产生系统，其中
在位于所述第一二极管及所述多个第二二极管外侧的所述半导体基板形成P+杂质区域，藉此构成基板分接头。
4.如权利要求1所述的负基准电压产生系统，其中
向半导体基板注入N型杂质而形成N井，在所述N井中注入P型杂质而形成P井，在所述P井的中央部形成N+杂质区域而形成阴极，在围绕所述阴极的位置形成P+杂质区域而形成阳极，藉此构成所述第一二极管及所述多个第二二极管。
5.如权利要求4所述的负基准电压产生系统，其中
藉由在所述N井形成N+杂质区域而构成第一基板分接头，藉由在所述半导体基板形成P+杂质区域而构成第二基板分接头。
6.如权利要求1所述的负基准电压产生系统，其中
所述第一二极管及所述多个第二二极管包含具有三井结构的NPN型晶体管的基极-射极间的二极管。
7.如权利要求6所述的负基准电压产生系统，其中
向半导体基板注入N型杂质而形成N井，在所述N井中注入P型杂质而形成P井，在所述P井的中央部形成N+杂质区域而形成射极，在围绕所述射极的位置形成P+杂质区域而形成基极，藉此构成所述第一二极管及所述多个第二二极管，进而，在围绕所述基极的位置形成N+杂质区域而形成集电极，藉此构成所述NPN型晶体管。
8.如权利要求7所述的负基准电压产生系统，其中
藉由在所述N井形成N+杂质区域而构成第一基板分接头，藉由在所述半导体基板形成P+杂质区域而构成第二基板分接头。
9.如权利要求1所述的负基准电压产生系统，其中
对所述差分放大器的正侧电源端子施加规定的正电源电压或接地电压，对所述差分放大器的负侧电源端子施加规定的负电源电压。
10.如权利要求1所述的负基准电压产生系统，其中
所述差分放大器包含具有三井结构的多个NMOS晶体管，所述三井结构是在形成于P型半导体基板的N井中形成P井，并在所述P井形成多个电极用杂质区域而构成。
11.如权利要求10所述的负基准电压产生系统，其中对于所述N井施加规定的正电源电压或接地电压。
12.如权利要求1所述的负基准电压产生系统，还包括：
控制电路，藉由使用规定的基准电压来控制从所述负电压产生电路输出的所述负电源电压，以使所述负电源电压的变动变小。
13.如权利要求1所述的负基准电压产生系统，还包括：
控制电路，基于从所述负电压产生电路输出的所述负电源电压，使用从所述负基准电压产生电路输出的负基准电压作为基准电压来控制所述负电源电压，以使所述负电源电压的变动变小。
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