CN105807835B - 负基准电压产生电路 - Google Patents

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Abstract

本发明公开一种负基准电压产生电路，与现有技术相比，可高精度地产生负基准电压，且电路结构简单。负基准电压产生电路包括：开关电容器电路，具备连接第1及第2节点的电容器、连接第1节点的第1及第2开关、及连接第2节点的第3及第4开关；控制电路，产生第1至第4控制信号，以分别控制第1～第4开关。控制电路于第1期间对第1节点施加规定的正基准电压，以对电容器充电，在异于第1期间的第2期间，在第2期间基于对电容器充电的电压，自第2节点输出负电压，并通过重复第1及第2期间，自第2节点输出正基准电压的反转负电压做为负基准电压。

Description

负基准电压产生电路
技术领域
本发明涉及一种负基准电压产生电路，其用于例如NOR型闪存存储器，并产生负的基准电压。
背景技术
图7A及图7B分别是现有例1的NOR型闪存存储单元的纵剖视图，且是表示以最大电压18V或10V进行福勒-诺德海姆(Fowler Nordheim)的编程/抹除动作时所需的电压关系图。在图7A及图7B中，100是半导体基板，101是控制栅极，102是源极，103是漏极，104是浮置栅极。
例如，NOR型闪存存储器为随机存取且需要高速性能，如图7A及图7B所示，为了进行编程/抹除动作，使用10V等的正中间电压及-8V等的负中间电压，来代替正的高电压。通过使用这些正中间电压及负中间电压，用于周边电路的MOS晶体管表现出高于高电压晶体管的效能。此可使用具短栅极长度之薄栅极氧化膜及。
为了产生正电压，通常多使用带隙(bandgap)基准电压产生电路，例如用于NAND型闪存存储器的周边电路。
[专利文献]
美国申请公开第2012/0218032号说明书
[专利文献2]日本专利特开2009-016929号公报
[专利文献3]日本专利特开2009-074973号公报
[专利文献4]美国申请公开第2008/0018318说明书
[专利文献5]日本专利特开平10-239357号公报
[专利文献6]日本专利特开2000-339047号公报
[专利文献7]日本专利特开2002-367374号公报
[专利文献8]美国申请公开第2012/155168号说明书
[专利文献9]国际公开第2006/025099号公报
[专利文献10]日本专利特开2004-350290号公报
[非专利文献]
[非专利文献1]Comel Stanescu et al.,"High PSRR CMOS Voltage Referencefor Negative IDOS",Proceedings of 2004International Semiconductor Conference(CAS 2004),27th Edition,October 4-6,2004,in Sinaia,Romania.
[非专利文献2]Oguey et al.,"MOS Voltage Reference Based on PolysiliconGate Work Function Difference",IEEE Journal of Solid-State Circuits,Vol.SC-15,No.3,June 1980.
发明内容
然而，为了产生负电压，并非使用如上所述的产生负电压的带隙基准电压产生电路，而是如图8及图9般使用上述正电压的带隙基准电压来产生电路产生负电压基准。
图8是显示专利文献1所揭示的现有例2的负电压产生器102的结构的电路图。在图8，负电压产生器102构成为具备电阻R21、电阻R22、差动放大器120、及电荷泵121。此处，Vdd是正电源电压，Vss是接地电压，施加于电阻R21的正电源电压Vpp是依照正基准电压PVref而调整。通过图8的负电压产生器102而产生的负电压Vneg是以下式表示。
Vneg＝-R22/R21×Vpp+(1+R22/R21)×PVref (1)
图9是表示专利文献2及专利文献3所揭示的现有例3的负电压产生电路的结构的电路图。在图9，负电压产生电路构成为具备差动放大器131、差动放大器132、P通道MOS晶体管(以下称为PMOS晶体管)P31、P通道MOS晶体管P32、电阻R31、电阻R32、及电荷泵133。此处，Vdd是正电源电压，Vss是接地电压。此外，PMOS晶体管P31、PMOS晶体管P32构成电流镜电路，使相同的基准电流Iref分别流过电阻R31、电阻R32。通过图9的负电压产生电路而产生的负电压Vneg是以下式表示。
Vneg＝-Iref×R32+PVref (2)
Iref＝PVref/R31 (3)
但是，如果可使用负基准电压NVref，认为可产生更正确的负电压Vneg，而且电路构成也变得简单。为了产生负电压Vneg＝-10V，若负基准电压为Nvref＝-1.0V±0.1V，负电压Vneg是以误差10倍控制为-10V±1V，故而该负电压产生电路需要与带隙基准电压产生电路同样的准确度±0.01V。
图10是表示使用此概念的负电压产生电路的构成例的电路图，与使用正基准电压的正升压电压产生电路的构成相同。图10的负电压产生电路构成为具备电阻R41、电阻R42、差动放大器141、及电荷泵142。在图10，构成分压电路的电阻R41、电阻R42可替换为电容器的串联电路。此处，通过图10的负电压产生电路而产生的负电压是以下式表示。
Vneg＝(R42/R41+1)×NVref (4)
问题是实现产生具有良好精度的负基准电压NVref的电路，图11是表示现有例4的负基准电压产生电路的结构的电路图。图11的负基准电压产生电路构成为具备基于正基准电压PVref产生基准电流Iref的电流源50、电阻R51、电阻R52、N通道MOS晶体管(以下称为NMOS晶体管)N51、N通道MOS晶体管N52。通过图11的负基准电压产生电路而产生的负基准电压NVref是以下式表示。
NVref＝-Iref×R52 (5)
图12是表示现有例5的负基准电压产生电路的结构的电路图。图12的负基准电压产生电路构成为具备电阻R61、电阻R62、及差动放大器160。通过图12的负基准电压产生电路而产生的负基准电压NVref是以下式表示。
NVref＝-PVref×R62/R61 (6)
在以上现有例的控制电路，负基准电压是从正基准电压PVref而获得，存在除了正基准电压PVref的精度以外还有若干误差的问题。上述现有例的控制电路分类为以下两种类型。
(类型1(图11))从正基准电压PVref产生基准电流Iref，基于基准电流Iref而产生负基准电压NVref做为Iref·R(例如参照专利文献4)。在此情形，因为使用电流镜，动作条件并不完全相同，故进一步增加误差，且进一步增加了多余的差动放大器的偏移(offset)。
(类型2(图12))其为对正基准电压PVref及负基准电压NVref进行比较的电路，使用来自天线电源的正基准电压PVref进行反转而产生负基准电压NVref。在此情形，因为使用正基准电压PVref做为电源，故而增加了因此发生的误差以及因引入电流所致的电压降的误差。
而且，在专利文献10中，存在如下问题：为了提供无需修整电路的带隙电压基准产生器，而使用了基准电压产生器单元，但为了实现带隙电压基准产生器，需要二极管的热侦测电路，电路结构变得复杂。另外，该带隙电压基准产生器是例如1.25V的正基准电压产生器，并不产生负基准电压。
本发明的目的在于提供一种负基准电压产生电路，解决以上问题，与现有技术相比能高精度地产生负基准电压，且电路结构简单。
本发明的负基准电压产生电路包括：开关电容器电路，具备连接于第1节点及第2节点的电容器、连接于上述第1节点的第1及第2开关、及连接于上述第2节点的第3及第4开关；以及控制电路，产生第1控制信号～第4控制信号，上述第1控制信号～第4控制信号分别控制上述第1开关～第4开关。其中上述控制电路于第1期间经由上述第1开关对上述第1节点施加规定的正基准电压，由此对上述电容器进行充电，在与上述第1期间不同的第2期间，在上述第2期间基于对上述电容器充电的电压，经由上述第4开关而自上述第2节点输出第1负电压，并通过重复上述第1期间及上述第2期间，自上述第2节点输出上述第1负电压以做为负基准电压。上述负基准电压产生电路的特征在于，其中上述第1负电压的绝对值等于上述正基准电压，上述第1节点是经由上述第2开关而接地，上述第2节点经由上述第3开关而接地，上述第1开关～第4开关分别由MOS晶体管构成，且上述负基准电压产生电路包括：第1电位移位器，对上述第1的控制信号、或上述第1控制信号的反转信号进行电位移位，产生具有正电压及第2负电压的二准位的第3控制信号，并将该第3控制信号施加至做为上述第3开关的MOS晶体管的栅极；以及第2电位移位器，对上述第2控制信号、或上述第2控制信号的反转信号进行电位移位，产生具有上述正电压及第3负电压的二准位的第4控制信号，并将该第4控制信号施加至做为上述第4开关的MOS晶体管的栅极。
如上述负基准电压产生电路，其特征在于：上述第2负电压或上述第3负电压为规定的负电源电压或自上述负基准电压产生电路输出的负电压。
此外，上述负基准电压产生电路的特征在于：还包括开关电容器电路，该开关电容器电路具备连接于第3节点及第4节点的另一电容器；连接于上述第3节点的第5开关及第6开关；以及连接于上述第4节点的第7开关及第8开关。上述控制电路，产生第5至第8控制信号，分别控制上述第5开关～第8开关，上述控制电路于第3期间经由上述第5开关对上述第3节点施加规定的正电压，由此对上述另一电容器进行充电，于与上述第3期间不同的第4期间，基于对上述另一电容器充电的电压，经由上述第8开关自上述第4节点输出第4负电压，并通过交互地重复上述第3期间及上述第4期间，自上述第4节点输出上述第4负电压，并且上述第4负电压被提供给上述第2和上述第3负电压。
而且，上述负基准电压产生电路的特征在于：上述第3节点是经由上述第6开关而接地，上述第4节点是经由上述第7开关而接地，上述第5开关～第8开关分别由MOS晶体管构成，且上述负基准电压产生电路还包括：第3电位移位器，对上述第5控制信号、或上述第5控制信号的反转信号进行电位移位，产生具有上述正电压及上述第4负电压的二准位的第7控制信号，并将该第7控制信号施加至做为上述第7开关的MOS晶体管的栅极；以及第4电位移位器，对上述第6控制信号、或上述第6控制信号的反转信号进行电位移位，产生具有上述正电压及上述第4负电压的二准位的第8控制信号，并将该第8控制信号施加至做为上述第8开关的MOS晶体管的栅极。
此外，上述负基准电压产生电路的特征在于：上述第1及第2控制信号为彼此不重叠的两相时钟脉冲(clock)。上述第5及第6控制信号为彼此不重叠的两相时钟脉冲(clock)。上述负基准电压产生电路的特征在于：上述第1开关是由P通道MOS晶体管构成，上述第2开关～第4开关是由N通道MOS晶体管构成。
此外，上述负基准电压产生电路的特征在于：上述第1开关～第4开关是由N通道MOS晶体管构成。
而且，上述负基准电压产生电路的特征在于：上述第1开关及第2开关是由N通道MOS晶体管构成，上述第3开关及第4开关是由P通道MOS晶体管构成。
此外，上述负基准电压产生电路的特征在于：上述第1开关及第3开关是由P通道MOS晶体管构成，上述第2开关及第4开关是由N通道MOS晶体管构成。
上述负基准电压产生电路的特征在于：在形成于半导体基板的栅极与P阱之间，形成上述电容器。
此外，上述负基准电压产生电路的特征在于：在形成于半导体基板的P通道MOS晶体管的栅极与通道之间，形成上述电容器。
而且，上述负基准电压产生电路的特征在于：在形成于半导体基板的具有堆叠栅极的电容器中，在浮置栅极与控制栅极之间，形成上述电容器。
此外，上述负基准电压产生电路的特征在于：在形成于半导体基板的具有堆叠栅极的MOS晶体管中，在浮置栅极以及控制栅极和P阱之间，形成上述电容器。
此外，上述负基准电压产生电路的特征在于：以在半导体基板上所形成的至少一层配线间的电容，来形成上述电容器。
此外，上述负基准电压产生电路的特征在于：还包括低通滤波器，该低通滤波器连接于该负基准电压产生电路的输出端子。
[发明效果]
因此，根据本发明的负基准电压产生电路，可提供一种负基准电压产生电路及负基准电压产生系统，与现有技术相比可高精度地产生负基准电压，而且电路结构简单且不使用复杂的模拟电路技术。
附图说明
图1A为实施方式1的负基准电压产生电路的结构的电路图；
图1B为图1A的负基准电压产生电路的动作的各信号的时序图；
图2A为示实施方式2的负基准电压产生电路的结构的电路图；
图2B的(a)(b)(c)部分为用以使用各实施方式中使用的电位移位器的图；
图2C为图2A的负基准电压产生电路中使用的MOS晶体管的三重阱结构的纵剖视图；
图3A为实施方式3的负基准电压产生电路的结构的电路图；
图3B为实施方式4的负电压产生电路的结构的电路图；
图3C为图3A的负基准电压产生电路的动作的各信号的时序图；
图3D为图3B的负电压产生电路的动作的各信号的时序图；
图3E为对图3A的实施方式3的负基准电压产生电路的负电压Vnn应用实施方式4的负电压产生电路时的动作的各信号的时序图；
图4A为实施方式5的负基准电压产生电路的结构的电路图；
图4B为实施方式6的负电压产生电路的结构的电路图；
图4C为图4A的负基准电压产生电路及图4B的负电压产生电路的动作的各信号的时序图；
图4D为实施方式7的负基准电压产生电路的结构例1的电路图；
图4E为实施方式7的负基准电压产生电路的结构例2的电路图；
图5A为各实施方式1～实施方式7中使用的实施方式8的电容器的结构例1的结构的纵剖视图；
图5B为各实施方式1～实施方式7中使用的实施方式8的电容器的结构例2的结构的纵剖视图；
图5C为各实施方式1～实施方式7中使用的实施方式8的电容器的结构例3的结构的纵剖视图；
图5D为各实施方式1～实施方式7中使用的实施方式8的电容器的结构例4的结构的纵剖视图；
图6A为实施方式9的负基准电压产生电路的结构的电路图；
图6B为实施方式10的负基准电压产生电路的结构的电路图；
图7A为现有例1的NOR型闪存存储单元的纵剖视图，且是表示以最大电压18V进行福勒-诺德海姆的编程/抹除动作时需要的电压关系的图；
图7B为现有例1的NOR型闪存存储单元的纵剖视图，且是表示以最大电压10V进行福勒-诺德海姆的编程/抹除动作时需要的电压关系的图；
图8为现有例2的负电压产生电路的结构的电路图；
图9为现有例3的负电压产生电路的结构的电路图；
图10为使用负基准电压的负电压产生电路的结构例的电路图；
图11为现有例4的负基准电压产生电路的结构的电路图；
图12为现有例5的负基准电压产生电路的结构的电路图。
符号说明
1、2：电位移位器
3、4：反相器
5、5A：低通滤波器
10：半导体基板
11：深的N阱
12：P阱
13：N阱
20：时钟脉冲产生电路
21、22、24、25、26、31、32、34、41、42、44、45、51、52、54、55、61、64、65：掺杂区域
23、33、43、53：电极
62：浮置栅极
63：控制栅极
100：半导体基板
102：源极
103：漏极
104：浮置栅极
120、131、132、141、160：差动放大器
121、133、142：电荷泵
Cn、Cp、Cs、Cs、Csa、Cw：电容器
CLK、CLKa：时钟脉冲
CLKB、CLKBa：反转时钟脉冲
Iref：基准电流
n1～n4：节点
NVref：负基准电压
PVref：正基准电压
P31、P32：PMOS晶体管
N51、N52：NMOS晶体管
R、R21、R22、R31、R32、R41、R42、R51、R52、R61、R62：电阻
SW1～SW4：开关
T1：输入端子
T2：输出端子
T11～T22：MOS晶体管
Vdd、Vpp：正的电源电压
Vn1、Vn2：节点电压
Vneg、Vnn：负电压
Vg1、Vg2：栅极电压
Vss：接地电压
具体实施方式
以下，参照附图来说明本发明的实施方式。另外，以下各实施方式中，对相同构成要素赋予相同符号。
实施方式1.
图1A是表示实施方式1的负基准电压产生电路的结构的电路图。在图1A中，实施方式1的负基准电压产生电路的特征在于：使用开关电容器电路将正基准电压PVref变压成负电压-PVref，并将其做为负基准电压NVref输出。此处，开关电容器电路构成为具备4个开关SW1～SW4、2个电容器Cw,Cs、及时钟脉冲产生电路20。时钟脉冲产生电路20产生并输出在彼此不同期间变为高电位的时钟脉冲CLK及反转时钟脉冲CLKB。另外，关于时钟脉冲产生电路20，在以后的附图中省略图示。
在图1A中，输入端子T1经由被时钟脉冲CLK控制的开关SW1而连接于具有节点电压Vn1的节点n1，节点n1经由被反转时钟脉冲CLKB控制的开关SW2而接地。在节点n1以及具有节点电压Vn2的节点n2之间连接有电容器Cw。节点n2经由被时钟脉冲CLK控制的开关SW3而接地，且经由被反转时钟脉冲CLKB控制的开关SW4而连接于输出端子T2，该输出端子T2经由电容器Cs而接地。
图1B是表示图1A的负基准电压产生电路的动作的各信号的时序图。如图1B所示，当时钟脉冲CLK为高电位时，正基准电压PVref及0V(接地电压)连接于电容器Cw。而且，电容器Cw两端的2个节点n1,n2通过反转时钟脉冲CLKB而切换，经切换的输出电压被电容器Cs保持并做为负基准电压NVref输出。经过多个时钟脉冲周期之后，负基准电压NVref变成负电压-PVref。
根据以上述方式构成的负基准电压产生电路，在第1期间对节点n1施加正基准电压PVref，由此对电容器Cw进行充电，在与上述第1期间不同的第2期间，基于充电至电容器Cw的电压而自节点n2输出负电压，并通过重复上述第1期间及上述第2期间，自第2节点n2输出负电压做为负基准电压NVref。若电容器Cs足够大且输出漏电流足够小，也能使正基准电压PVref的电压降、输出节点n2的电压变动足够小。不会自做为输出电压的负基准电压NVref流通DC的负荷电流，晶体管、漏极·源极的接面的漏电流虽无法避免但充分小。即，基于正基准电压PVref，产生其反转后的电压值的负电压，故而可提供一种负基准电压产生电路，其与先前技术相比，能高精度地产生负基准电压，且电路结构简单。
实施方式2.
图2A是表示实施方式2的负基准电压产生电路的结构的电路图。此外，图2B是用以说明各实施方式中使用的准移位器1、电位移位器2的图。图2B的(a)表示将时钟脉冲CLK反转为反转时钟脉冲/CLK的一般的反相器3，图2B的(b)表示将反转时钟脉冲CLKB反转为经反转的反转时钟脉冲/CLKB的一般的反相器4。图2B的(c)表示各实施方式中使用的电位移位器1、电位移位器2，电位移位器1、电位移位器2是以正电源电压Vdd及负电源电压-Vn被驱动，分别使反转时钟脉冲/CLK或反转时钟脉冲/CLKB反转且使电位移位，输出时钟脉冲CLKa或CLKBa。
在图2A中，实施方式2的负基准电压产生电路与实施方式1的负基准电压产生电路相比，有以下不同处。
(1)以PMOS晶体管T11构成开关SW1，该PMOS晶体管T11的基板接触部(tab)施加有正电源电压Vdd，且被反转时钟脉冲/CLK控制。
(2)以NMOS晶体管T12构成开关SW2，该NMOS晶体管T12的基板接触部接地，且被反转时钟脉冲CLKB控制。
(3)还包括电位移位器7，该电位移位器7以正电源电压Vdd及负电源电压-Vn2驱动，使反转时钟脉冲/CLK反转且使电位移位，输出具有正电源电压Vdd及负电源电压-Vn2的二电位的时钟脉冲CLKa。
(4)还包括电位移位器2，该电位移位器2以正电源电压Vdd及负电源电压NVref驱动，使反转时钟脉冲/CLKB反转且使电位移位，输出具有正电源电压Vdd及负电源电压NVref的二电位的时钟脉冲CLKBa。
(5)以NMOS晶体管T21构成开关SW3，该NMOS晶体管T21的基板接触部施加有节点电压Vn2，且被时钟脉冲CLKa控制。
(6)以NMOS晶体管T22构成开关SW4，该NMOS晶体管T22的基板接触部施加有负电压NVref，且被时钟脉冲CLKBa控制。
使用实施方式2的开关电容器电路构成负基准电压产生电路时的问题为，如何切换节点n2的节点电压Vn2。即，节点n2于0V与规定的负电压之间切换，而负电压的切换无法由在正电源电压Vdd与0V之间正常动作的NMOS晶体管T21,T22进行。NMOS晶体管T21,T22为了切换节点电压Vn2，需要以下所示的三重阱结构及电位移位器1,2。原因在于，要使源极、漏极电压的负电压成为可能，将晶体管断开(OFF)时栅极同样需要负电压。
另外，正基准电压PVref为例如1.2V，正电源电压Vdd为例如1.8V，此时节点电压Vn2是在0V与-1.2V之间切换。
图2C是表示图2A的负基准电压产生电路中使用的MOS晶体管的三重阱结构的纵剖视图。
在图2C中，向P型半导体基板10掺杂例如磷等N型掺质而形成N阱13，通过向N阱13掺杂P+掺质而形成P+掺杂区域31从而构成源极，通过向N阱13掺杂P+掺质而形成P+掺杂区域32从而构成漏极。在源极与漏极之间隔着例如绝缘膜而形成电极33从而构成栅极。而且，通过向N阱13掺杂例如磷等N+掺质而形成N+掺杂区域34从而构成基板接触部。通过以上而可构成PMOS晶体管T11。
此外，向P型半导体基板10掺杂例如磷等N型掺质而形成深的N阱11，通过向深的N阱11掺杂例如硼等P型掺质而形成P阱12，并向P阱12掺杂N+掺质而形成N+掺杂区域21从而构成源极，向P阱12掺杂N+掺质而形成N+掺杂区域22从而构成漏极。在源极与漏极之间隔着例如绝缘膜而形成电极23从而构成栅极。而且，通过向P阱12掺杂例如硼等P+掺质而形成P+掺杂区域24从而构成P阱12的基板接触部。通过以上而可构成具有三重阱结构的NMOS晶体管T21、NMOS晶体管T22。
而且，向P型半导体基板10掺杂例如硼等P+型掺质而形成P+掺杂区域26从而构成P型半导体基板10的基板接触部。
如以上说明般，可构成具有三重阱结构的NMOS晶体管T21,T22。
在本实施方式中，可使用MOS晶体管T11～T22来代替开关SW1～SW4，而构成使用开关电容器电路的负基准电压产生电路。此外，根据该负基准电压产生电路，也无正基准电压PVref的电位降，且产生与正基准电压PVref的反转电压正好相等的负电压，故而可提供一种负基准电压产生电路，其与现有技术相比，能高精度地产生负基准电压，且电路结构简单。
实施方式3.
图3A是表示实施方式3的负基准电压产生电路的结构的电路图。如图3A所示，实施方式3的负基准电压产生电路与实施方式2的负基准电压产生电路相比，有以下不同处。
(1)施加规定的负电压Vnn(规定的负电源电压)做为电位移位器1,2的各负电源电压。负电压Vnn为例如电压-Vdd。另外，Vdd为正电源电压。
(2)对MOS晶体管T21的基板接触部施加上述负电压Vnn。
另外，节点n1,n2间的电容器Cw是由例如内连线(interconnection)间电容构成。
在实施方式2中，电位移位器1的负电源端子是连接于节点n2，故而每当输入时钟脉冲/CLK变化时，自节点n2消耗电流，电位移位器2同样自节点NVref消耗电流。此外，该多个电位移位器各自构成节点n2与节点NVref的寄生电容器。节点n2的寄生电容器及电位移位器1,2所造成的电流消耗对负基准电压NVref的误差产生影响，故而需要使该寄生电容器及电流消耗最小化。为此，如图3A所示，通过使用另一负电压Vnn做为电位移位器1,2的各负电源电压，可除去上述寄生电容器及电流消耗。
图3C是表示图3A的负基准电压产生电路的动作的各信号的时序图。另外，在图3C的动作例中，时钟脉冲CLKB是时钟脉冲CLK的非重叠(non-overlap)的反转信号。
在图3C，在时钟脉冲CLK为高电位的期间，时钟脉冲/CLK为0V，MOS晶体管T11导通(ON)。此时，栅极电压Vg1变成电压Vdd，MOS晶体管T21导通。此外，时钟脉冲CLKB为低电位，MOS晶体管T12断开，且反转时钟脉冲/CLKB为高电位，故而栅极电压Vg2为负电压Vnn。此处，MOS晶体管T22断开，节点电压Vn1为正基准电压PVref，节点电压Vn2为0V，对电容器Cw进行充电。
接着，在时钟脉冲CLKB为高电位的期间，时钟脉冲CLKB为Vdd，MOS晶体管T12导通，栅极电压Vg2为Vdd。此外，MOS晶体管T22导通。此处，时钟脉冲CLK为低电位，反转时钟脉冲/CLK为高电位，故而MOS晶体管T11断开，栅极电压Vg1为Vnn。此处，MOS晶体管T21断开，节点电压Vn1为0V，节点电压Vn2经过多个时钟脉冲周期之后为-PVref，且做为负基准电压NVref输出。
通过以上的动作，可将正基准电压PVref转换成负电压-PVref并做为负基准电压NVref输出。
如以上说明般，根据本实施方式，通过上述简单控制动作，可除去节点n2的寄生电容器及自节点n2与节点NVref的电流消耗，从而可抑制输出电压误差。此外，由于产生正基准电压PVref的准确的反转电压的负电压，故而可提供一种负基准电压产生电路，与现有技术相比，能高精度地产生负基准电压，且电路构成简单。
实施方式4.
图3B是表示实施方式4的负电压产生电路的结构的电路图。实施方式4的负电压产生电路是导入实施方式3的负电压Vnn的产生电路，如图3B所示，与实施方式3的负基准电压产生电路相比，有以下不同处。
(1)将节点n1、节点n2分别做为节点n3、节点n4，且于节点n3、节点n4间连接有电容器Cp。另外，节点n3、节点n4间的电容器Cp是由例如内连线间电容构成。
(2)在输出端子T2产生负电压Vnn，对电位移位器1、电位偏移器2的各负电源电压及MOS晶体管T21的基板接触部施加上述负电压Vnn。
图3D是表示图3B的负电压产生电路的动作的各信号的时序图。另外，在图3D的动作例中，时钟脉冲CLKB是时钟脉冲CLK的非重叠的反转信号。
另外，在各实施方式中，各时钟脉冲CLK、时钟脉冲CLKB为非重叠时钟脉冲，为产生负电压Vnn及负基准电压NVref可共通地使用，但无须使用相同的时钟脉冲或同步的时钟脉冲。此处，各时钟脉冲CLK、时钟脉冲CLKB的高电位期间也可不相互重叠地产生。此外，如图2B所示，时钟脉冲/CLK及时钟脉冲/CLKB分别是CLK及CLKB的反转信号。
在图3D中，在时钟脉冲CLK为高电位的期间，时钟脉冲/CLK为0V，MOS晶体管T11导通。此时，栅极电压Vg1为电压Vdd，MOS晶体管T21导通。此外，时钟脉冲CLKB为低电位，MOS晶体管T12断开，且反转时钟脉冲/CLKB为高电位，故而栅极电压Vg2为负电压Vnn。此处，MOS晶体管T22断开，节点电压Vn3为电压Vdd，节点电压Vn4为0V，对电容器Cp进行充电。
接着，在时钟脉冲CLKB为高电位的期间，时钟脉冲CLKB为Vdd，MOS晶体管T12导通，栅极电压Vg2为Vdd。此外，MOS晶体管T22导通。此处，时钟脉冲CLK为低电位，且反转时钟脉冲/CLK为高电位，故而MOS晶体管T11断开，栅极电压Vg1为Vnn。此处，MOS晶体管T21断开，节点电压Vn3为0V，节点电压Vn4经过多个时钟脉冲周期之后为-Vdd且做为负电压Vnn输出。此时，电容器Cp的电荷是和电容器Cn分开保持。
通过以上的动作，可将正电源电压Vdd转换成负电压-Vdd并做为负电压Vnn输出。
如以上所说明般，根据本实施方式，可通过与实施方式3基本上相同的电路，无需调整电压的差动放大电路、比较器等，而产生大致为-Vdd的负电压。
此外，图3E是表示对图3A的实施方式3的负基准电压产生电路的负电压Vnn应用实施方式4的负电压产生电路时的动作的各信号的时序图。另外，各时钟脉冲CLK、时钟脉冲CLKB共通地使用于产生负电压Vnn及负基准电压NVref，但也可毫无问题地使用不同的时钟脉冲、如CLK1与CLKB1、及CLK2与CLKB2。
此外，在实施方式3及实施方式4中是使用相同晶体管编号T11～T22，但并不意味着使用相同晶体管种类、通道长、通道宽，当然可视需要进行变更。
实施方式5.
图4A是表示实施方式5的负基准电压产生电路的结构的电路图。如图4A所示，实施方式5的负基准电压产生电路与实施方式3的负基准电压产生电路相比，有以下不同处。
(1)具备NMOS晶体管T11来代替PMOS晶体管T11。另外，NMOS晶体管T11的基板接触部接地。
(2)具备PMOS晶体管T21来代替NMOS晶体管T21。另外，对PMOS晶体管T21的基板接触部施加电压Vdd、或者使其接地。此外，对电位移位器1施加时钟脉冲CLK。
(3)具备PMOS晶体管T22来代替NMOS晶体管T22。另外，对PMOS晶体管T22的基板接触部施加电压Vdd、或使其接地。此外，对电位移位器2施加时钟脉冲CLKB。
在本实施方式中，与实施方式3相比，除了MOS晶体管T12以外，可将PMOS晶体管置换为NMOS晶体管，将NMOS晶体管置换成PMOS晶体管，但与电源电压Vdd、正基准电压PVref、及MOS晶体管的阈值电压Vth有关。在图4A的结构例中，当Vdd≥2.5V、PVref≒1.2V、Vth＜0.8V时可进行动作。由于时钟脉冲CLK的高电位电压Vdd＞PVref+Vth，故MOS晶体管T11可使正基准电压PVref通过。此外，当MOS晶体管T12使0V电压通过时，该MOS晶体管T12必须为NMOS晶体管。若T12为PMOS晶体管，在栅极电压为0V的导通期间无法使该电压通过，故该负基准电压产生电路无法产生准确的基准电压。
实施方式6.
图4B是表示实施方式6的负电压产生电路的结构的电路图。如图4B所示，实施方式6的负电压产生电路与实施方式4的负电压产生电路相比，有以下不同处。
(1)具备PMOS晶体管T21来代替NMOS晶体管T21。另外，对PMOS晶体管T21的基板接触部施加电压Vdd。此外，对电位移位器1施加时钟脉冲CLK。
在本实施方式中，与实施方式5相比，并没有将MOS晶体管T22变更为PMOS晶体管。原因在于，若在时钟脉冲CLKB为高电位且节点n4为负电压时，将PMOS晶体管T22的漏极设为Vn4，源极Vnn且栅极Vnn，因Vn4＜Vnn而PMOS晶体管T22处于断开状态，故无法将节点n4的负电压传递至节点T2。
图4C是表示对图4A的负基准电压产生电路组合图4B的负电压产生电路时的动作的各信号的时序图。除了以下方面以外，图4A的负基准电压产生电路及图4B的负电压产生电路与实施方式3及实施方式4同样地进行动作。
在第1次的时钟脉冲CLK，节点电压Vn4上升至|Vth(PMOS晶体管)|为止。此时，负电压Vnn仍为0V，栅极电压Vg1＝0V且MOS晶体管T21的源极电压为0V，故做为上述漏极电压的节点电压Vn4仅下降MOS晶体管的阈值电压|Vth|。然而，电源电压Vdd－|Vth|后的电荷对电容器Cp进行充电，故而经过数次时钟脉冲周期之后通过负电压Vnn而顺利地下降至0V。
通过以上的动作，可将正电源电压Vdd转换成负电压Vnn，且将正基准电压PVref转换成负基准电压NVref并予以输出。
如以上所说明般，根据本实施方式5及实施方式6，可通过上述简单控制动作，除去节点n2的寄生电容器及自节点n2与节点NVref的电流消耗，从而可抑制输出电压误差。此外，由于产生正基准电压PVref的准确的反转电压的负电压，故而可提供一种负基准电压产生电路，与现有技术相比，能高精度地产生负基准电压，且电路结构简单。
实施方式7.
图4D是表示实施方式7的负基准电压产生电路的结构例1的电路图。实施方式7的负基准电压产生电路的特征在于：以NMOS晶体管T11(实施方式5)取代实施方式2中的PMOS晶体管T11。除此以外的结构、动作与实施方式2及实施方式5相同。同样地，图4E是表示实施方式7的负基准电压产生电路的结构例2的电路图，以NMOS晶体管T11(图4A的实施方式5)取代图3A的实施方式3的负基准电压产生电路中的PMOS晶体管T11，且将NMOS晶体管T22的基板接触部连接于负电压Vnn。
实施方式8.
在实施方式8中，以下说明各实施方式1～实施方式7中使用的电容器Cw、电容器Cp的构造例。该多个电容器的要求是不论时钟脉冲CLK或时钟脉冲CLKB的电位高低，都能将电容值保持在固定值。若非如此，反转电压时的电压会发生变化。因此，应用的是使用内连线间电容的金属-氧化物-金属(MOM，Metal-Oxide-Metal)电容，但此外可使用如下所示的电容器。
图5A是表示各实施方式1～实施方式7中使用的电容器的结构例1的结构的纵剖视图。在图5A中，表示的是在掺杂N+型掺质的栅极与P阱之间形成的MOS电容器的结构例。在图5A中，向P型半导体基板10掺杂例如磷等N型掺质而形成深的N阱11，通过向深的N阱11上掺杂例如硼等P型掺质而形成P阱12，向P阱12掺杂两处P+掺质而形成P+掺杂区域41、P+掺杂区域42从而构成2个电极接触部，并将上述2个电极接触部连接于节点n1。在2个掺杂区域41,42之间的位置上，隔着绝缘层形成电极43并连接于节点n2。此外，向深的N阱11掺杂N+掺质而形成N+掺杂区域44并将其做为基板接触部，向P型半导体基板10掺杂P+掺质而形成P+掺杂区域45并将其做为接地用基板接触部。此处，可于节点n1,n2之间构成电容器C。不管时钟脉冲CLK或时钟脉冲CLKB的电位高低，节点n1为高电位而节点T12为低电位，所以该MOS电容器保持蓄积(accumulation)状态，故而电容值也可保持固定值。
图5B是表示各实施方式1～实施方式7中使用的电容器的结构例2的结构的纵剖视图。在图5B中，表示的是由PMOS晶体管形成的栅极、源极及漏极的通道间的电容器的结构例。在图5B中，向P型半导体基板10掺杂例如磷等N型掺质而形成N阱13。向N阱13掺杂两处P+掺质而形成P+掺杂区域51、P+掺杂区域52从而构成源极及漏极，将该多个连接于节点n1。在2个掺杂区域51,52之间的位置，隔着绝缘层而形成栅极53并将其连接于节点n2。此外，向N阱13掺杂N+掺质而形成N+掺杂区域54并将其做为基板接触部，向P型半导体基板10掺杂P+掺质而形成P+掺杂区域55并将其做为接地用基板接触部。此处，可于节点n1、节点n2之间构成电容器C。不管时钟脉冲CLK或时钟脉冲CLKB的电位高低，节点n1为高电位而节点n2为低电位，所以该PMOS晶体管保持导通状态，故电容值也可保持为固定值。
图5C是表示各实施方式1～实施方式7中使用的电容器的结构例3的结构的纵剖视图。在图5C中，表示的是在掺杂N+型掺质的浮置栅极62以及连接于P阱12的控制栅极63之间经堆叠而成的栅极电容器的结构例。在图5C中，向P型半导体基板10掺杂例如磷等N型掺质而形成深的N阱11，向深的N阱11上掺杂例如硼等P型掺质而形成P阱12，向P阱12掺杂P+掺质而形成P+掺杂区域61从而构成电极接触部，并将该电极接触部连接于节点n1。在该掺杂区域61附近的P阱12上介隔绝缘层而形成浮置栅极62并将其连接于节点n2。而且，在浮置栅极62上介隔绝缘层形成控制栅极63并将其连接于节点n1。此外，向深的N阱11掺杂N+掺质而形成N+掺杂区域64并将其做为基板接触部，向P型半导体基板10掺杂P+掺质而形成P+掺杂区域65并将其做为接地用基板接触部。此处，可于节点n1、节点n2之间构成电容器C。
图5D是表示各实施方式1～实施方式7中使用的实施方式7的电容器的构成例4的结构的纵剖视图。也可如图5D般组合图5B及图5C的结构，而于图5C中构成图5B的MOS晶体管(但通道不同)。即，在栅极的两侧形成N+掺杂区域61A及N+掺杂区域66而分别形成源极及漏极，并将上述源极及漏极连接于节点n1。此外，在如图5C般具有经堆叠的浮置栅极62及控制栅极63的MOS晶体管中，也可将浮置栅极62连接于节点n1，将控制栅极63连接于节点n2，由此可构成在浮置栅极62与控制栅极63之间形成的电容器。
各实施方式1～实施方式7中使用的电容器Cw、电容器Cp可通过图5A、图5B、图5C、图5D等的任一结构而构成。上述多个电容器C于Vn1＞Vn2时动作。当然，也可于2个电极间形成电容器C。各实施方式中的重要之处为，输出的负基准电压NVref会受到节点n2的寄生电容器影响，因此要尽量抑制该寄生电容器。MOS晶体管T21及MOS晶体管T22的漏极(节点n2)的对基板电容是主要的寄生电容器，因此若要估算其大小，当寄生电容器的电容Cpara相对于节点n1、节点n2间的电容器C的比例为1％，温度所致的变动为±30％(-40～85℃)时，此处若PVref＝1.25V，则NVref＝1.237V±4m V，且4m V相比于正基准电压PVref的准确度相容(compatible)或略微良好。此处，在NAND闪存存储器的制程中，假定Cw＝25×40μm＝4.3pF、MOS晶体管T21或MOS晶体管T22的栅极宽＝6μm、电源电压Vdd＝3.3V。
实施方式9.
图6A是表示实施方式9的负基准电压产生电路的结构的电路图。如图6A所示，实施方式9的负基准电压产生电路包括：实施方式3的负基准电压产生电路的输出端子T2，更具备由串联电阻R及并联电容器Csa所构成的RC低通滤波器5。
由于NVref为负基准电压，所以需要固定且抑制涟波噪声(ripple noise)。但是，会有以下问题：自节点n2的电荷输送为重复动作，会产生涟波噪声，要避免很难。为了解决该问题，通过于输出端具备RC滤波器，可抑制涟波噪声。尤其可抑制因驱动MOS晶体管T22产生的涟波噪声。另外，在实施方式9，是使实施方式3具备RC低通滤波器5，但也可于使实施方式1、实施方式2、实施方式4～实施方式8具备RC低通滤波器5。
实施方式10.
图6B是表示实施方式10的负基准电压产生电路的结构的电路图。如图6B所示，实施方式10的负基准电压产生电路包括：实施方式3的负基准电压产生电路的输出端子T2，还具备由串联电阻R及并联电容器Cs(将原本的电容器Cs连接于串联电阻R的输出端子T2侧)所构成的RC低通滤波器5A。
在实施方式10中，与实施方式9相同，通过具备低通滤波器5A而可抑制涟波噪声。尤其可抑制因驱动MOS晶体管T22产生的涟波噪声。此外，由于不使用并联电容器Csa而使用原本的电容器Cs构成RC低通滤波器5A，因此有电路构成变简单之类的优点。另外，在实施方式10中，是使实施方式3具备RC低通滤波器5，但也可使实施方式1、实施方式2、实施方式4～实施方式8具备RC低通滤波器5。
如以上所说明般，根据本实施方式的负基准电压产生电路具有如下特有效果：与现有技术相比，能针对温度变化极其准确地产生高精度的负基准电压，且电路结构简单。
在上述实施方式中，为了控制开关SW1～开关SW4、MOS晶体管T11～MOS晶体管T22的导通/断开，使用了时钟脉冲CLK、时钟脉冲/CLK、时钟脉冲CLKB、时钟脉冲/CLKB，但本发明并不限定于此，也可分别为规定的控制信号。
如以上详细叙述般，根据本发明的负基准电压产生电路，可提供一种负基准电压产生电路及负基准电压产生系统，与现有技术相比能高精度地产生负基准电压，且电路结构简单。本发明的负基准电压产生电路及负基准电压产生系统可应用于例如NOR闪存存储器等非挥发性存储装置、或动态随机存取存储器(DRAM，Dynamic Random Access Memory)等。

Claims (13)

1.一种负基准电压产生电路，包括：
开关电容器电路，具备连接于第1节点及第2节点的电容器、连接于上述第1节点的第1及第2开关、及连接于上述第2节点的第3及第4开关；以及
控制电路，产生第1控制信号～第4控制信号，分别控制上述第1开关～第4开关，
其中上述控制电路于第1期间经由上述第1开关对上述第1节点施加规定的正基准电压，由此对上述电容器充电，在与上述第1期间不同的第2期间，在上述第2期间基于对上述电容器充电的电压，经由上述第4开关自上述第2节点输出第1负电压，并通过重复上述第1期间及上述第2期间，自上述第2节点输出上述第1负电压以做为负基准电压，其中上述第1负电压的绝对值等于上述正基准电压，
上述负基准电压产生电路的特征在于：
上述第1节点经由上述第2开关而接地，
上述第2节点经由上述第3开关而接地，
上述第1开关至第4开关分别由金属氧化物半导体晶体管构成，且
上述负基准电压产生电路包括：
第1电位移位器，对上述第1控制信号、或上述第1控制信号的反转信号进行电位移位，产生具有正电压及第2负电压的二准位的第3控制信号，并将上述第3控制信号施加于做为上述第3开关的金属氧化物半导体晶体管的栅极；以及
第2电位移位器，对上述第2控制信号、或上述第2控制信号的反转信号进行电位移位，产生具有上述正电压及第3负电压的二准位的第4控制信号，并将上述第4控制信号施加于做为上述第4开关的金属氧化物半导体晶体管的栅极，
其中上述负基准电压产生电路还包括开关电容器电路，上述开关电容器电路具备连接于第3节点及第4节点的另一电容器；连接于上述第3节点的第5开关及第6开关；以及连接于上述第4节点的第7开关及第8开关，
其中上述控制电路，产生第5至第8控制信号，分别控制上述第5开关至第8开关，
上述控制电路于第3期间经由上述第5开关对上述第3节点施加规定的正电压，由此对上述另一电容器进行充电，在与上述第3期间不同的第4期间，基于对上述另一电容器充电的电压，经由上述第8开关而自上述第4节点输出第4负电压，通过交互地重复上述第3期间及上述第4期间，自上述第4节点输出上述第4负电压，并且上述第4负电压被提供给上述第2和上述第3负电压，
其中上述第3节点经由上述第6开关而接地，
上述第4节点经由上述第7开关而接地，
上述第5开关至第8开关分别由金属氧化物半导体晶体管构成，且
上述负基准电压产生电路还包括：
第3电位移位器，对上述第5控制信号、或上述第5控制信号的反转信号进行电位移位，产生具有上述正电压及上述第4负电压的二准位的第7控制信号，并将该第7控制信号施加至做为上述第7开关的金属氧化物半导体晶体管的栅极；以及
第4电位移位器，对上述第6控制信号、或上述第6控制信号的反转信号进行电位移位，产生具有上述正电压及上述第4负电压的二准位的第8控制信号，并将该第8控制信号施加至做为上述第8开关的金属氧化物半导体晶体管的栅极。
2.如权利要求1所述的负基准电压产生电路，其中上述第1控制信号及上述第2控制信号为彼此不重叠的两相时钟脉冲。
3.如权利要求1所述的负基准电压产生电路，其中上述第5控制信号及上述第6控制信号为彼此不重叠的两相时钟脉冲。
4.如权利要求1所述的负基准电压产生电路，其中上述第1开关是由P通道金属氧化物半导体晶体管构成，
上述第2开关至第4开关是由N通道金属氧化物半导体晶体管构成。
5.如权利要求1所述的负基准电压产生电路，其中上述第1开关至第4开关是由N通道金属氧化物半导体晶体管构成。
6.如权利要求1所述的负基准电压产生电路，其中上述第1开关及第2开关是由N通道金属氧化物半导体晶体管构成，
上述第3开关及第4开关是由P通道金属氧化物半导体晶体管构成。
7.如权利要求1所述的负基准电压产生电路，其中上述第1开关及第3开关是由P通道金属氧化物半导体晶体管构成，
上述第2开关及第4开关是由N通道金属氧化物半导体晶体管构成。
8.如权利要求1所述的负基准电压产生电路，其中在形成于半导体基板的栅极与P阱之间，形成上述电容器。
9.如权利要求1所述的负基准电压产生电路，其中在形成于半导体基板的P通道金属氧化物半导体晶体管的栅极与通道之间，形成上述电容器。
10.如权利要求1所述的负基准电压产生电路，其中在半导体基板上形成的具有堆叠栅极的电容器中，在浮置栅极与控制栅极之间，形成上述电容器。
11.如权利要求1所述的负基准电压产生电路，其中在半导体基板上形成的具有堆叠栅极的金属氧化物半导体晶体管中，在浮置栅极以及控制栅极和P阱之间，形成上述电容器。
12.如权利要求1所述的负基准电压产生电路，其中以在半导体基板上所形成的至少一层配线间的电容，来形成上述电容器。
13.如权利要求1所述的负基准电压产生电路，其中上述负基准电压产生电路还包括低通滤波器，该低通滤波器连接于该负基准电压产生电路的输出端子。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8947158B2 (en) * 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9755507B2 (en) * 2015-12-03 2017-09-05 Mediatek Inc. Reference voltage generator having at least one bipolar junction transistor biased by negative base voltage and associated reference voltage generating method
DE102016106015A1 (de) * 2016-04-01 2017-10-05 Tdk Corporation Negative Ladungspumpe und Audio-ASIC mit einer negativen Ladungspumpe
US10044449B2 (en) * 2016-07-04 2018-08-07 Electronics And Telecommunications Research Institute Reception device and transmission/reception system including the same
JP6805798B2 (ja) * 2016-12-19 2020-12-23 セイコーエプソン株式会社 過電流検出回路、半導体装置、及び、電源装置
CN107124101B (zh) * 2017-05-22 2019-06-21 南京矽力杰半导体技术有限公司 隔离型开关电容变换器
CN107493012B (zh) * 2017-07-17 2019-08-13 上海华虹宏力半导体制造有限公司 负压电荷泵
CN107968552B (zh) * 2017-12-29 2020-01-03 电子科技大学 一种用于开关电源的浮动栅电压驱动电路
TW201942604A (zh) * 2018-04-01 2019-11-01 香港商印芯科技股份有限公司 光學識別模組
JP6952644B2 (ja) * 2018-05-14 2021-10-20 株式会社東芝 半導体集積回路
CN111181394B (zh) * 2018-11-12 2021-05-07 台达电子企业管理（上海）有限公司 开关谐振腔直流变换器及其变比切换方法
CN110601511B (zh) * 2019-08-22 2020-11-24 敦泰电子（深圳）有限公司 栅极驱动电路、具有该栅极驱动电路的电荷泵及芯片
CN111124032B (zh) * 2019-12-20 2021-11-05 睿兴科技(南京)有限公司 抑制噪声干扰的滤波电路及微控制系统
CN112416043A (zh) * 2020-11-27 2021-02-26 敦泰电子（深圳）有限公司 负压产生电路以及芯片
CN113708747B (zh) * 2021-10-28 2022-02-08 广州慧智微电子股份有限公司 受控开关切换电路和开关装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2846211A1 (en) * 2013-09-10 2015-03-11 Dialog Semiconductor GmbH Reduction in on-resistance in pass device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3450629B2 (ja) 1997-02-26 2003-09-29 株式会社東芝 負電圧検知回路及び不揮発性半導体記憶装置
US6160440A (en) 1998-09-25 2000-12-12 Intel Corporation Scaleable charge pump for use with a low voltage power supply
JP4270336B2 (ja) 1999-05-27 2009-05-27 株式会社ルネサステクノロジ 半導体集積回路装置
TW486869B (en) * 1999-12-27 2002-05-11 Sanyo Electric Co Voltage producing circuit and a display device provided with such voltage producing circuit
JP3723445B2 (ja) * 1999-12-27 2005-12-07 三洋電機株式会社 電圧発生回路及び電圧発生回路を備えた表示装置
JP4754102B2 (ja) 2001-06-11 2011-08-24 エルピーダメモリ株式会社 負電圧発生回路および半導体記憶装置
JP3832575B2 (ja) * 2002-02-12 2006-10-11 シャープ株式会社 負電圧出力チャージポンプ回路
US7524108B2 (en) 2003-05-20 2009-04-28 Toshiba American Electronic Components, Inc. Thermal sensing circuits using bandgap voltage reference generators without trimming circuitry
WO2006025099A1 (ja) 2004-08-31 2006-03-09 Spansion Llc 不揮発性記憶装置、およびその制御方法
US20070279021A1 (en) 2004-12-28 2007-12-06 Rohm Co., Ltd. Power Supply Circuit, Charge Pump Circuit, and Portable Appliance Therewith
US7479775B2 (en) 2006-07-18 2009-01-20 Etron Technology, Inc. Negative voltage generator
CN100592153C (zh) 2007-06-08 2010-02-24 群康科技(深圳)有限公司 负电压产生电路
JP2009016929A (ja) 2007-06-29 2009-01-22 Toshiba Corp 負電圧検知回路及びこの負電圧検知回路を用いた半導体集積回路装置
JP2009081984A (ja) 2007-09-04 2009-04-16 Panasonic Corp チャージポンプ回路
JP4660526B2 (ja) 2007-09-21 2011-03-30 株式会社東芝 負電圧検知回路を備えた半導体集積回路
CN102195471A (zh) 2010-03-09 2011-09-21 曜鹏亿发(北京)科技有限公司 负压输出电荷泵电路
WO2012063494A1 (ja) 2010-11-12 2012-05-18 旭化成エレクトロニクス株式会社 チャージ・ポンプ回路及びその制御方法、半導体集積回路
DE102011056141A1 (de) 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negativspannungsgenerator, Dekoder, nicht-flüchtige Speichervorrichtung und Speichersystem, das eine negative Spannung verwendet
US8461910B2 (en) 2011-02-24 2013-06-11 Rf Micro Devices, Inc. High efficiency negative regulated charge-pump
JP2013172482A (ja) * 2012-02-17 2013-09-02 Toshiba Corp スイッチ制御回路、半導体装置および無線通信装置
US9111601B2 (en) * 2012-06-08 2015-08-18 Qualcomm Incorporated Negative voltage generators
US9509212B2 (en) * 2014-10-30 2016-11-29 Mediatek Singapore Pte. Ltd. Charge pump circuit, integrated circuit, electronic device and method therefor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2846211A1 (en) * 2013-09-10 2015-03-11 Dialog Semiconductor GmbH Reduction in on-resistance in pass device

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Publication number Publication date
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