JP2012070363A

JP2012070363A - 半導体装置

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Publication number: JP2012070363A
Application number: JP2011180396A
Authority: JP
Inventors: Yasuyuki Takahashi; 康之高橋
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2010-08-26
Filing date: 2011-08-22
Publication date: 2012-04-05
Anticipated expiration: 2031-08-22
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Abstract

【課題】基準電圧生成回路に電源電圧が投入されてから安定平衡状態に達するまでの時間を短縮する回路を提供することを課題とする。
【解決手段】スタートアップ回路から基準電圧生成回路に入力される初期電圧を、基準電圧生成回路の安定平衡状態における内部電圧に近い電圧とすればよい。また、このような電圧を電源が遮断された状態でも保持しておくことができ、且つ起動時に出力することのできるスタートアップ回路とすればよい。
【選択図】図１

Description

本発明は、半導体素子を利用した半導体装置に関するものである。

一般にアナログ回路は、その出力が電源電圧の揺れなどに依存せず高い精度や安定性が求められるため、多くの場合安定した基準電圧が必要となる。そのため、このような安定した基準電圧を生成する、基準電圧生成回路が知られている。基準電圧生成回路には、しきい値参照型やβ乗数自己バイアス型、バンドギャップ参照型など様々な回路が知られている。これら基準電圧生成回路の多くは、回路内に微弱な電流を流すことにより駆動する。

しかし、このような基準電圧生成回路を起動させる際、当該基準電圧生成回路に単純に電源電圧を入力させただけでは、うまく起動しない場合がある。具体的には、電源電圧を入力しても回路内に電流が流れない状態で安定してしまい、回路が起動しない、若しくは起動したとしても回路が安定平衡状態に達するまでの時間が非常に長くなってしまうような場合がある。そこで、電源投入時に基準電圧生成回路に起動を促すような初期電圧を与えるスタートアップ回路を接続し、起動性を高める手法が知られている（非特許文献１）。

図８に、従来のスタートアップ回路を接続したβ乗数自己バイアス型基準電圧生成回路の構成の一例を示す。スタートアップ回路５０１は、トランジスタ５１１、トランジスタ５１２、及びトランジスタ５１３を有する。トランジスタ５１１は、第１電極が電源入力部ＶＤＤと接続し、第２電極及びゲートがトランジスタ５１２の第１電極、及びトランジスタ５１３のゲートと接続される。トランジスタ５１２は、ゲートがトランジスタ５１３の第２電極と接続され、第２電極が接地電圧入力部ＧＮＤと接続される。ここで、トランジスタ５１１のゲートと接続するノードをｎｏｄｅ（ａ）と呼ぶことにする。

一方、基準電圧生成回路５０２は、トランジスタ５２１、トランジスタ５２２、トランジスタ５２３、及びトランジスタ５２４、並びに抵抗素子５２５を有する。トランジスタ５２１は、第１電極が電源入力部ＶＤＤと接続され、ゲート及び第２電極がトランジスタ５２２のゲート、及びトランジスタ５２３の第１電極と接続される。トランジスタ５２２は第１電極が電源入力部ＶＤＤと接続され、第２電極がトランジスタ５２３のゲート、並びにトランジスタ５２４の第１電極及びゲートに接続される。トランジスタ５２３の第２電極は抵抗素子５２５の第１電極と接続される。抵抗素子５２５の第２電極、及びトランジスタ５２４の第２電極はそれぞれ接地電圧入力部ＧＮＤと接続される。ここで、トランジスタ５２１及びトランジスタ５２２のそれぞれのゲートに接続されるノードをｎｏｄｅ（ｂ）とし、トランジスタ５２３及びトランジスタ５２４のそれぞれのゲートに接続されるノードをｎｏｄｅ（ｃ）と呼ぶことにする。ここで、ｎｏｄｅ（ｃ）は出力部ＯＵＴのノードに相当する。

スタートアップ回路５０１と基準電圧生成回路５０２とは、スタートアップ回路のトランジスタ５１３の第１電極がｎｏｄｅ（ｂ）と、また第２電極がｎｏｄｅ（ｃ）と接続することにより、電気的に接続されている。

なお、トランジスタ５１１、トランジスタ５２１、及びトランジスタ５２２はそれぞれｐチャネル型のトランジスタであり、トランジスタ５１２、トランジスタ５１３、トランジスタ５２３、及びトランジスタ５２４はｎチャネル型のトランジスタである。なお、本構成において、出力の負荷として負荷容量５３１を接続した構成としている。

電源入力部ＶＤＤには、電源電圧Ｖ_ｄｄが入力される。また、電源投入を行わない状態ではフローティング状態となっているか、又は接地電圧Ｖ_ｇｎｄを入力することができるよう構成されている。また、接地電圧入力部ＧＮＤには、接地電圧Ｖ_ｇｎｄが入力されている。ここで、接地電圧Ｖ_ｇｎｄの代わりに電源電圧Ｖ_ｄｄよりも低い電圧を用いることもできる。例えば、回路間に共通する共通電圧や、０Ｖを入力することができる。また、接地電圧入力部ＧＮＤには、低電源電圧が設定されていても良い。なお、低電源電圧とは、電源入力部ＶＤＤに設定される高電源電圧を基準にして、低電源電圧＜高電源電圧を満たす電圧である。本構成では、接地電圧入力部ＧＮＤには接地電圧Ｖ_ｇｎｄが入力される。

次に、スタートアップ回路５０１及び基準電圧生成回路５０２の動作について説明する。

まず、電源投入前、つまり電源入力部ＶＤＤに電源電圧Ｖ_ｄｄが与えられていない場合では、基準電圧生成回路５０２のトランジスタ５２１、トランジスタ５２２、トランジスタ５２３、及びトランジスタ５２４、並びに抵抗素子５２５には電流が流れない。ここで、上記トランジスタが全てオフ状態であり、これらに電流が流れていない状態は、基準電圧生成回路５０２における一つの準安定状態である。

次に、電源入力部ＶＤＤに電源電圧Ｖ_ｄｄを入力する。しかし、基準電圧生成回路５０２は、上記準安定状態で安定しているため、電源入力部ＶＤＤに電源電圧Ｖ_ｄｄが入力されても、この状態が維持するように動作する。すなわち、電源入力部ＶＤＤに電源電圧Ｖ_ｄｄが入力された直後においては、トランジスタ５２１及びトランジスタ５２２がオフ状態を維持するよう、それぞれのゲート‐ソース間に電圧差を生じさせないように、トランジスタ５２１及びトランジスタ５２２のそれぞれのゲートに接続されるｎｏｄｅ（ｂ）の電圧はＶ_ｄｄとなる。これと同様に、トランジスタ５２３及びトランジスタ５２４もオフ状態となるように、トランジスタ５２３及びトランジスタ５２４のゲートに接続されるｎｏｄｅ（ｃ）の電圧は、接地電圧Ｖ_ｇｎｄとなる。

一方、スタートアップ回路５０１に着目すると、電源入力部ＶＤＤに電源電圧Ｖ_ｄｄが入力されると、トランジスタ５１１のゲートに接続されるｎｏｄｅ（ａ）の電圧はＶ_ｄｄからＶ_ｄｄ―Ｖ_ｔｈｐ（ここでＶ_ｔｈｐはｐチャネル型トランジスタのしきい値電圧）の間の電圧となる。したがって、ｎｏｄｅ（ａ）に接続されたトランジスタ５１３のゲートと第２電極とに電圧差が生じるためトランジスタ５１３はオン状態となり、ｎｏｄｅ（ｂ）からｎｏｄｅ（ｃ）に向かって電流が流れる。これに伴い、トランジスタ５１３の第１電極の電圧、すなわちｎｏｄｅ（ｂ）の電圧は電源電圧Ｖ_ｄｄから降下し、同時にトランジスタ５１３の第２電極の電圧、すなわちｎｏｄｅ（ｃ）の電圧は接地電圧Ｖ_ｇｎｄから上昇する。

基準電圧生成回路５０２において、ｎｏｄｅ（ｂ）の電圧がＶ_ｄｄから減少することにより、トランジスタ５２１及びトランジスタ５２２がオン状態となり、同時にｎｏｄｅ（ｃ）の電圧が接地電圧Ｖ_ｇｎｄから上昇することによりトランジスタ５２３及びトランジスタ５２４がオン状態となるため、基準電圧生成回路５０２は、電流が流れない準安定状態から脱し、駆動し始める。

一方、ｎｏｄｅ（ｃ）の電圧上昇に伴い、ｎｏｄｅ（ｃ）にゲートが接続されるトランジスタ５１２はオン状態となる。したがって、ｎｏｄｅ（ａ）の電圧はトランジスタ５１２を介して接地電圧Ｖ_ｇｎｄまで降下するために、トランジスタ５１３はオフ状態となる。トランジスタ５１３がオフ状態となることで、上記で示したｎｏｄｅ（ｂ）からｎｏｄｅ（ｃ）へ流れる電流が遮断されると共に、スタートアップ回路５０１は基準電圧生成回路５０２から電気的に完全に切り離されることとなる。

その後、基準電圧生成回路５０２は安定平衡状態に達する。すなわち、ｎｏｄｅ（ｂ）の電圧は、Ｖ_ｄｄから降下した後、接地電圧Ｖ_ｇｎｄ以上、電源電圧Ｖ_ｄｄ以下の一定の電圧に達して安定し、同様にｎｏｄｅ（ｃ）の電圧は接地電圧Ｖ_ｇｎｄから上昇した後、接地電圧Ｖ_ｇｎｄ以上、電源電圧Ｖ_ｄｄ以下の一定の電圧に達して安定する。ここでｎｏｄｅ（ｃ）の電圧が基準電圧生成回路５０２の出力電圧に相当する。

このように、スタートアップ回路は電源投入時において、基準電圧生成回路を準安定状態から脱させて、起動を促すような電圧を、当該基準電圧生成回路内に入力する機能を有する。

Ｒ．ＪａｃｏｂＢａｋｅｒ（２００５），ＣＭＯＳＣｉｒｃｕｉｔＤｅｓｉｇｎ，Ｌａｙｏｕｔ，ａｎｄＳｉｍｕｌａｔｉｏｎ．ＳｅｃｏｎｄＥｄｉｔｉｏｎ，（ＩＥＥＥＰｒｅｓｓ），ｐｐ．６２５

しかしながら、上記で示したような従来のスタートアップ回路を接続した基準電圧生成回路においては、基準電圧生成回路へ電源電圧を投入してから出力電圧が安定するまでに長い時間を要するという問題があった。

したがって、本発明の目的は、基準電圧生成回路に電源電圧が投入されてから安定平衡状態に達するまでの時間を短縮する回路を提供することを課題とする。

上記目的を達成するために、本発明は、スタートアップ回路が出力する初期電圧に着目した。

従来のスタートアップ回路から出力される初期電圧（以降、初期電圧Ｖ_０とも呼ぶ）は、電源電圧Ｖ_ｄｄから僅かだけ低い電圧、若しくは接地電圧Ｖ_ｇｎｄから僅かだけ高い電圧が出力される。しかしながら、基準電圧生成回路においては、スタートアップ回路から出力される初期電圧Ｖ_０が入力される入力ノードが、当該入力ノードの安定平衡状態における電圧（以降電圧Ｖ_ｓｔａとも呼ぶ）に達するまでの時間（以降、スタートアップ時間とも呼ぶ）は、入力される初期電圧Ｖ_０とＶ_ｓｔａとの差が大きいほど、長くなる。

したがって、基準電圧生成回路における、電源投入時から安定平衡状態に達するまでの時間を短縮するためには、スタートアップ回路から基準電圧生成回路に入力される初期電圧Ｖ_０を、当該基準電圧生成回路の安定平衡状態における内部電圧Ｖ_ｓｔａに近い電圧とすればよい。また、このような電圧を電源が遮断された状態でも保持しておくことができ、且つ起動時に出力することのできるスタートアップ回路とすればよい。

すなわち、本発明の一態様は、第１電極が容量素子と電気的に接続し、第２電極が基準電圧生成回路と電気的に接続するトランジスタと、トランジスタのゲートに電気的に接続する制御回路と、を有し、制御回路は、基準電圧生成回路が停止するより前にトランジスタをオン状態からオフ状態として、トランジスタの第２電極に入力される電圧を、トランジスタの第１電極と容量素子との間のノードに保持し、基準電圧生成回路が起動するときにトランジスタをオフ状態からオン状態として、トランジスタの第２電極に上記ノードに保持された電圧を出力する、半導体装置である。

スタートアップ回路が有するトランジスタは、ソース又はドレインの一方を容量素子の一方の電極と接続し、ソース又はドレインの他方を基準電圧生成回路の入力部のノード（以降、入力ノードとも呼ぶ）と電気的に接続し、ゲートに接続された制御回路によって制御される。当該トランジスタと容量素子の間の記憶ノードには、安定平衡状態での当該基準電圧生成回路の内部電圧、具体的には、安定平衡状態における入力ノードの電圧Ｖ_ｓｔａに近い電圧を保持することができる。制御回路は、基準電圧生成回路が動作し、安定平衡状態であるときには、トランジスタをオン状態とし、基準電圧生成回路の動作を終了する場合には、その直前にトランジスタをオフ状態とすることにより、当該記憶ノードには、Ｖ_ｓｔａに近い電圧を保持しておくことができる。

記憶ノードに電圧Ｖ_ｓｔａに近い電圧が保持された状態で、再度基準電圧生成回路に電源を投入し起動させる場合は、制御回路によりトランジスタをオン状態とすることにより、記憶ノードに保持されていた電圧によって、当該基準電圧生成回路の入力ノードがＶ_ｓｔａに近い電圧まで瞬時に上昇し、極めて短い時間で基準電圧生成回路が安定平衡状態をとることができる。このような構成及び手法により、基準電圧生成回路における、電源投入時から安定平衡状態に達するまでの時間を極めて短くすることができる。

また、本発明の一態様は、上記トランジスタのチャネルを形成する半導体材料は、酸化物半導体材料を含んで構成される、半導体装置である。

また、本発明の一態様は、上記トランジスタのオフ状態における、チャネル幅１μｍあたりの電流密度が、１００ｙＡ／μｍ以下である、半導体装置である。

上記記憶ノードに接続されるトランジスタは、チャネルが形成される半導体材料として酸化物半導体を含む半導体材料を用いて形成することができる。酸化物半導体を含む半導体層を用いたトランジスタとすることにより、オフ状態におけるリーク電流を極めて小さくすることができ、より長期間にわたって記憶ノードに電圧を保持することができるため、長期間電源を投入せずとも動作する基準電圧生成回路用スタートアップ回路とすることができる。

また、本発明の一態様は、基準電圧生成回路への電源供給を制御する、半導体装置である。

スタートアップ回路内の制御回路によって、基準電圧生成回路に入力する電源電圧を制御する。このような構成とすることにより、電源が投入された場合においても上記制御回路によって基準電圧生成回路への電源供給を行わないことができるため、必要なとき以外では基準電圧生成回路を非活性状態とすることができ、無用な電力消費を抑え、低消費電力で駆動する基準電圧生成回路を実現することができる。

また、本発明の一態様は、上記容量素子の容量の値は、基準電圧生成回路に接続される負荷容量の値よりも大きい、半導体装置である。

本発明に係るスタートアップ回路が出力できる初期電圧Ｖ_０の最大値Ｖ_０ｍａｘは、上記記憶ノードに接続される容量素子の容量の値と、基準電圧生成回路が有する容量、及び出力部に接続される容量をあわせた負荷容量の値との関係で決まる。例えば、記憶ノードに接続される容量素子の容量の値をＣ_ｆ、負荷容量の値をＣ_Ｌとし、且つ記憶ノードに保持された電圧がＶ_ｓｔａと一致し、入力ノードの初期の電圧が接地電圧Ｖ_ｇｎｄと等しいとした場合、初期電圧の最大値は、Ｖ_０ｍａｘ＝Ｖ_ｓｔａ×（Ｃ_ｆ／（Ｃ_ｆ＋Ｃ_Ｌ））となる。したがって、Ｃ_Ｌに対してＣ_ｆの値が大きいほど、基準電圧生成回路の入力ノードに出力できる初期電圧Ｖ_０は、Ｖ_ｓｔａに近い電圧とすることができ、基準電圧生成回路のスタートアップ時間を短縮することができる。ここで少なくともＣ_ｆはＣ_Ｌよりも大きい値とすることで、入力ノードにはＶ_ｓｔａの半分の電圧よりも大きい電圧を入力することができ、十分に基準電圧生成回路スタートアップ時間を短縮することができる。また、これは入力ノードの初期の電圧がＶ_ｄｄと等しく、初期電圧Ｖ_０としてＶ_ｄｄよりも低い電圧を当該入力ノードに出力する場合においても、同様の効果を奏する。

本発明によれば、基準電圧生成回路に電源電圧が投入されてから安定平衡状態に達するまでの時間を短縮する回路を提供できる。

本発明の一態様である、基準電圧生成回路用スタートアップ回路等の構成を説明する図。本発明の一態様である、基準電圧生成回路用スタートアップ回路等におけるタイミングチャート。本発明の一態様である、基準電圧生成回路用スタートアップ回路等の構成を説明する図。本発明の一態様である、基準電圧生成回路用スタートアップ回路等におけるタイミングチャート。本発明の一態様である、基準電圧生成回路用スタートアップ回路等の構成を説明する図。本発明の一態様である、基準電圧生成回路用スタートアップ回路等の構成を説明する図。本発明の一態様である、基準電圧生成回路用スタートアップ回路等の構成を説明する図。従来技術の基準電圧生成回路用スタートアップ回路等の構成を説明する図。本発明の一態様である、トランジスタの構成及び作製方法を説明する図。本発明の一態様である、トランジスタの構成を説明する図。本発明の実施例１で用いた回路の回路図。本発明の実施例１における経過時間と出力電位との関係を示す図。特性評価用回路の回路図。特性評価用回路におけるタイミングチャート。特性評価用回路における経過時間と、出力信号の電位との関係を示す図。特性評価用回路における経過時間と、該測定によって算出されたリーク電流との関係を示す図。特性評価用回路におけるノードＡの電位とリーク電流の関係を示す図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）を含む。

なお、本明細書で説明する回路図、またはブロック図内において、特に酸化物半導体を半導体層に用いたトランジスタを用いる箇所においては、明瞭化のため「ＯＳ」の符号を合わせて付す場合がある。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

また、本明細書において、トランジスタのソース、又はドレインのどちらか一方のことを「第１電極」と呼び、ソース、又はドレインの他方を「第２電極」とも呼ぶことがある。なお、この際、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。

また、本明細書において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

なお、本明細書等においてノードとは、回路を構成する素子の電気的な接続を可能とする素子（例えば、配線など）のことをいう。したがって、”Ａが接続されたノード”とは、Ａと電気的に接続され、且つＡと同電位と見なせる配線のことをいう。なお、配線の途中に電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオードなど）が１個以上配置されていても、Ａと同電位と見なせれば同じノードであるとする。

（実施の形態１）
本実施の形態では、酸化物半導体を半導体層としたトランジスタと、容量素子とを組み合わせた構成を含む、基準電圧生成回路用スタートアップ回路の構成、及び動作について図１及び図２を用いて説明する。

≪回路構成例≫
図１は、本実施の形態で例示する、スタートアップ回路と、これに接続される基準電圧生成回路、及び当該基準電圧生成回路の出力部に接続される負荷回路について、これらの接続関係を示したブロック図である。

基準電圧生成回路１０２は、電源入力部ＶＤＤ、及びスタートアップ回路１０１にそれぞれ接続する２つの入力部と、負荷回路１０３と接続する出力部とを有する。基準電圧生成回路の出力部には基準電圧Ｖ_ｒｅｆが出力される。基準電圧生成回路１０２には、トランジスタのしきい電圧を利用したしきい値参照型基準電圧生成回路や、これの発展型であるβ乗数自己バイアス型基準電圧生成回路、及びバンドギャップ参照型基準電圧生成回路など、基準電圧を生成する様々な回路を用いることができる。

負荷回路１０３は、基準電圧生成回路１０２の出力部に接続され、基準電圧生成回路１０２から出力された基準電圧を利用して動作する回路である。負荷回路としては、基準電圧を利用する回路であれば特に限定されない。負荷回路１０３としては、例えば増幅回路や、電源回路、演算回路などが例として挙げられる。

スタートアップ回路１０１は、制御回路１１５、トランジスタ１１１、及び容量素子１１３を有する。

トランジスタ１１１は、ゲートが制御回路１１５と接続し、第１電極が容量素子１１３の第１電極と接続し、第２電極が基準電圧生成回路１０２の入力部に接続する。容量素子１１３の第２電極は、接地電圧入力部ＧＮＤと接続する。

制御回路１１５は、トランジスタ１１１のゲートに制御信号を送信することによって、トランジスタ１１１のオン状態、オフ状態を制御することができる。例えば、トランジスタ１１１をオン状態とする場合には、電源電圧Ｖ_ｄｄをトランジスタ１１１のゲートに入力することができ、また例えばトランジスタ１１１をオフ状態とする場合には、接地電圧Ｖ_ｇｎｄをトランジスタ１１１のゲートに入力することができる。制御回路１１５の出力電圧は、上記の電圧に限定されず、トランジスタ１１１を確実にオン、オフさせることができれば、どのような電圧を出力しても良い。本実施の形態では、制御回路の出力として、トランジスタ１１１をオン状態にするときにはＶ_ｄｄを出力し、トランジスタ１１１をオフ状態とするときには接地電圧Ｖ_ｇｎｄを出力する。

トランジスタ１１１の第１電極と、容量素子１１３の第１電極とが接続されるノードを記憶ノードｆｎと呼び、トランジスタ１１１の第２電極と基準電圧生成回路１０２の入力部とが接続されるノードを入力ノードｉｎと呼ぶ。また、制御回路１１５とトランジスタ１１１のゲートとが接続されるノードを制御ノードｃｎと呼ぶ。ここで、トランジスタ１１１のゲートに十分高い電圧が入力され線形動作が保証された場合、記憶ノードｆｎと入力ノードｉｎとは同じ電圧とすることができる。その後、トランジスタ１１１が確実にオフされると、記憶ノードｆｎにはオフされる以前の電圧が保持される。

トランジスタ１１１は、チャネルが形成される半導体層に、酸化物半導体を用いたｎチャネル型のトランジスタとすることができる。後の実施の形態で示すような、適切な材料を用い、適切な作製工程を経て作製された、酸化物半導体を半導体層に用いたトランジスタは、オフ状態でのリーク電流を極めて小さいものとすることができる。このようなトランジスタをトランジスタ１１１に用いることにより、トランジスタのリークによる電圧降下の影響が抑制され、記憶ノードｆｎに保持された電圧を、長時間保持することが可能となる。

酸化物半導体を用いたトランジスタは、オフ状態でのソースとドレイン間のチャネル幅１μｍあたりのリーク電流密度（オフ電流密度）は、ソースとドレイン間の電圧が３．０Ｖ、使用時の温度条件下（例えば、２５℃）において、１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下、もしくは１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下、さらには１００ｙＡ／μｍ（１×１０^−２２Ａ／μｍ）以下とすることができる。

≪回路動作例≫
次に、図２に示すタイミングチャートを用いて、図１のスタートアップ回路１０１、及び基準電圧生成回路１０２の動作について説明する。

図２は図１に示す回路における、電源入力部ＶＤＤ、制御ノードｃｎ、記憶ノードｆｎ、及び入力ノードｉｎの、それぞれの電圧を示すタイミングチャートである。図２において、縦軸は電圧、横軸は時間をそれぞれ示している。本実施の形態では、図２に示す時刻Ｔ（１）以前では基準電圧生成回路１０２が安定平衡状態で動作し、時刻Ｔ（２）において電源を遮断し、その後時刻Ｔ（３）において再度電源を投入した場合の動作について説明する。

図２に示す、時刻Ｔ（１）より以前の状態、すなわち、基準電圧生成回路１０２が安定平衡状態で動作しているときでは、電源入力部ＶＤＤ、及び制御回路１１５からの制御ノードｃｎの電圧はどちらも電源電圧Ｖ_ｄｄである。基準電圧生成回路１０２は安定平衡状態で動作しているため、入力ノードｉｎの電圧は安定平衡状態での電圧であるＶ_ｓｔａに維持されている。また、制御ノードｃｎの電圧がＶ_ｄｄであるため、トランジスタ１１１はオン状態となって導通し、記憶ノードｆｎの電圧は入力ノードｉｎと同じ電圧、すなわちＶ_ｓｔａとなる。ここで、Ｖ_ｄｄとＶ_ｓｔａとの差はトランジスタ１１１のしきい値電圧に対して十分大きいとする。すなわち、トランジスタ１１１は線形領域で動作するとし、トランジスタ１１１のしきい値電圧の影響は無視できるものとする。

まず、時刻Ｔ（２）で電源が遮断されるより以前の時刻Ｔ（１）において、制御ノードｃｎの電圧を接地電圧Ｖ_ｇｎｄとする。したがって、トランジスタ１１１はオフ状態となる。ここで、記憶ノードｆｎにはＶ_ｓｔａが保持されたままの状態となる。なお、図２に示すように、トランジスタ１１１のゲート容量の影響により、記憶ノードｆｎに保持される電圧は、Ｖ_ｓｔａよりも低い電圧となることがある。

次に、時刻Ｔ（２）において電源が遮断される。ここでは、電源入力部ＶＤＤの電圧が電源電圧Ｖ_ｄｄから接地電圧Ｖ_ｇｎｄに低下する。電源入力部ＶＤＤが遮断されると、基準電圧生成回路１０２の駆動が止まり、回路内部の電圧は低下する。これに伴い、入力ノードｉｎの電圧は接地電圧Ｖ_ｇｎｄに低下する。一方、記憶ノードｆｎに関しては、トランジスタ１１１がオフ状態であり、且つトランジスタ１１１のオフ状態でのリーク電流が極めて小さいため、記憶ノードｆｎに保持された電圧は低下することなく、ほぼそのままの電圧が保持された状態を維持する。

ここで、時刻Ｔ（２）から時刻Ｔ（３）の間の期間が、電源が遮断された状態に相当する。この間、スタートアップ回路１０１、及び基準電圧生成回路１０２の電源は非活性状態となっている。しかし、記憶ノードｆｎに保持された電圧は低下することなくほぼ一定電圧が長期間維持される。

その後、時刻Ｔ（３）において、再度電源が投入され、電源入力部ＶＤＤの電圧がＶ_ｄｄへと上昇する。制御回路１１５が動作可能な電圧まで電源電圧が上昇すると、制御回路１１５は出力電圧Ｖ_ｄｄをトランジスタ１１１のゲートに出力し、トランジスタ１１１はオン状態となる。トランジスタ１１１がオン状態となると、電圧の高い記憶ノードｆｎから入力ノードｉｎに向かって電流が流れ、入力ノードｉｎは極めて短い時間でＶ_ｓｔａに近い電圧まで瞬時に上昇する。

ここで、基準電圧生成回路１０２に電源が投入されてから安定平衡状態に達するスタートアップ時間は、入力ノードｉｎに入力される初期電圧と、安定平衡状態での入力ノードｉｎの電圧Ｖ_ｓｔａとの差が小さいほど、短くなる。したがって上記のように、記憶ノードｆｎに保持した電圧によって瞬間的に入力ノードｉｎの電圧をＶ_ｓｔａまで上昇させることにより、基準電圧生成回路１０２のスタートアップ時間を極めて短くすることができる。

なお、時刻Ｔ（３）においてトランジスタ１１１がオン状態となった瞬間に、入力ノードｉｎが到達する電圧は、容量素子１１３の容量の値と、基準電圧生成回路１０２内の容量、及び基準電圧生成回路の出力部に接続される負荷回路による負荷容量の値との関係で決まる。ここで、負荷容量の値が容量素子１１３の容量の値に対して無視できないほどの大きさである場合、図２に示すように、トランジスタ１１１がオン状態となり、記憶ノードｆｎと入力ノードｉｎとが導通した瞬間の記憶ノードｆｎ及び入力ノードｉｎの電圧は、記憶ノードｆｎに保持されていた電圧よりも低い電圧となる。例えば、容量素子１１３の容量の値が負荷容量の値に対して十分に大きい場合は、時刻Ｔ（３）において入力ノードｉｎの電圧は記憶ノードｆｎに保持されていた電圧とほぼ等しい電圧まで上昇する。また、容量素子１１３の値を少なくとも負荷容量の値よりも大きい値とすることにより、入力ノードｉｎはＶ_ｓｔａの半分に近い電圧にまで到達することができるため、基準電圧生成回路１０２のスタートアップ時間を十分短いものとすることができる。

なお、本実施の形態で示した回路構成は、これに限定されない。例えば、本実施の形態で示した回路に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路などを追加してもよい。

また、本実施の形態ではスタートアップ回路と、基準電圧生成回路とを直接接続する構成としたが、これに限定されず、基準電圧生成回路の入力ノードと、スタートアップ回路内の記憶ノードとの間で、電気的接続が可能であれば、これらの間に回路や素子が接続されていても良い。例えば、トランジスタ、アナログスイッチ、フィードバックをかけたオペアンプや、双方向バッファ回路などが接続されていても良い。

本実施の形態で示した基準電圧生成回路用スタートアップ回路は、容量素子と、オフ状態でのリークが極めて小さいトランジスタとを含む構成とすることにより、電源が遮断された状態においても、当該基準電圧生成回路の安定平衡状態における入力ノードの電圧を、記憶ノードに保持しておくことができ、再度電源が投入されたときに、当該入力ノードに安定平衡状態での電圧に近い電圧を瞬時に出力することができるため、当該基準電圧生成回路のスタートアップ時間を極めて短くすることができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、実施の形態１で示したものとは異なる構成の、基準電圧生成回路用スタートアップ回路の構成、及び動作について図３及び図４を用いて説明する。

≪回路構成例≫
図３は、本実施の形態で例示する、実施の形態１で示したものとは異なる構成のスタートアップ回路が接続された基準電圧生成回路、及び負荷回路について、これらの接続関係を示したブロック図である。

基準電圧生成回路２０２は、電源入力部ＶＤＤがスタートアップ回路２０１内の制御回路２１５を介して接続される点で実施の形態１で示した基準電圧生成回路１０２と異なっている。なお、基準電圧生成回路２０２に用いることのできる回路としては、実施の形態１で例示したような基準電圧生成回路を適宜用いることができる。

負荷回路２０３は、実施の形態１で示したものと等しく、基準電圧生成回路２０２から出力される基準電圧Ｖ_ｒｅｆを用いて駆動する回路を適宜用いることができる。

スタートアップ回路２０１は、実施の形態１で示した制御回路１１５とは異なる制御回路２１５を有する点以外はスタートアップ回路１０１と同様の構成となっている。

制御回路２１５は、電源入力部ＶＤＤが接続され、トランジスタ２１１、及び基準電圧生成回路２０２の両方を制御する回路である。トランジスタ２１１への制御信号は、実施の形態１で示した制御回路１１５と同様の制御信号を用いることができる。一方、制御回路２１５は、基準電圧生成回路２０２の電源電圧に相当する制御信号を出力することにより、基準電圧生成回路の動作、非動作を制御することができる。例えば、電源入力部ＶＤＤに電源電圧Ｖ_ｄｄが入力された場合において、基準電圧生成回路２０２を非動作状態にしておきたい場合には、当該制御信号として接地電圧Ｖ_ｇｎｄを基準電圧生成回路２０２に出力し、また基準電圧生成回路２０２を動作させたい場合には、電源電圧Ｖ_ｄｄを出力することができる。

ここで、制御回路２１５からトランジスタ２１１に接続されるノードを制御ノードｃｎ１と呼び、制御回路２１５から基準電圧生成回路２０２に接続するノードを制御ノードｃｎ２と呼ぶこととする。

このようなスタートアップ回路２０１は、電源が投入された後でも、必要なとき以外に基準電圧生成回路２０２への電源の入力を遮断させておくことが可能な構成となっている。すなわち、スタートアップ回路２０１は基準電圧生成回路２０２に入力する電源の制御を行うことができる。このような構成のスタートアップ回路２０１を用いることにより、基準電圧生成回路２０２の低電力動作が実現できる。

≪回路動作例≫
次に、図４に示すタイミングチャートを用いて、スタートアップ回路２０１、及び基準電圧生成回路２０２の動作について説明する。

図４は、図３に示す回路における、電源入力部ＶＤＤ、２つの制御ノード（制御ノードｃｎ１及び制御ノードｃｎ２）、記憶ノードｆｎ、及び入力ノードｉｎにおける、それぞれの電圧を示すタイミングチャートである。図４において、縦軸は電圧、横軸は時間をそれぞれ示している。本実施の形態では、図４に示す時刻Ｔ（１）以前では基準電圧生成回路２０２が安定平衡状態で動作し、図４に示す時刻Ｔ（２）において電源を遮断し、その後時刻Ｔ（３）において再度電源を投入した場合の動作について説明する。

図４に示す、時刻Ｔ（１）より以前の状態、すなわち、基準電圧生成回路２０２が安定平衡状態で動作しているときでは、電源入力部ＶＤＤ、及び２つの制御ノードｃｎ１、制御ノードｃｎ２の電圧はすべて電源電圧Ｖ_ｄｄである。基準電圧生成回路２０２が安定平衡状態で動作しているため、入力ノードｉｎの電圧はＶ_ｓｔａで安定している。また、記憶ノードｆｎの電圧は、トランジスタ２１１がオン状態であるため、同様にＶ_ｓｔａとなっている。ここで、実施の形態１と同様にＶ_ｄｄとＶ_ｓｔａとの差はトランジスタ２１１のしきい値電圧よりも十分大きいとし、トランジスタ２１１は線形領域での動作が保証され、トランジスタ２１１のしきい値電圧の影響はないものとする。

実施の形態１で示した場合と同様に、電源が遮断される時刻Ｔ（２）より以前の時刻Ｔ（１）において、トランジスタ２１１をオフ状態とするため、制御ノードｃｎ１の電圧を接地電圧Ｖ_ｇｎｄとする。したがって記憶ノードｆｎにはＶ_ｓｔａに近い電圧が保持される。

その後、時刻Ｔ（２）において電源が遮断されると同時に、制御回路２１５から基準電圧生成回路２０２への出力電圧も低下し、制御ノードｃｎ２の電圧は電源電圧Ｖ_ｄｄから接地電圧Ｖ_ｇｎｄまで低下する。一方、トランジスタ２１１はリーク電流の極めて小さいオフ状態を維持するため、記憶ノードｆｎの電圧は低下することなく保持された状態を長時間維持する。ここで時刻Ｔ（２）から時刻Ｔ（３）までの期間が、電源が遮断されている期間となる。

次に、時刻Ｔ（３）において、再度電源が投入される。電源入力部ＶＤＤは電源電圧Ｖ_ｄｄまで上昇する。この時点では、制御回路２１５から基準電圧生成回路２０２への電圧の供給はなされず、制御ノードｃｎ２の電圧は接地電圧Ｖ_ｇｎｄのままとなっている。また、制御回路２１５からトランジスタ２１１へも同様に、電圧の供給がなされないため、トランジスタ２１１はオフ状態を維持し、記憶ノードｆｎに電圧が保持された状態が維持される。したがって、時刻Ｔ（３）から時刻Ｔ（４）の間の期間では、電源投入後でも基準電圧生成回路２０２を動作させずにおくことができるため、無駄な電力を消費することがない。

時刻Ｔ（４）では、基準電圧生成回路２０２を起動させるため、制御回路２１５はトランジスタ２１１、及び基準電圧生成回路２０２へ電源電圧Ｖ_ｄｄを出力する。電源がすでに投入されているため、制御ノードｃｎ１及び制御ノードｃｎ２の電圧は瞬時に電源電圧Ｖ_ｄｄまで上昇する。制御ノードｃｎ１の電圧がＶ_ｄｄとなると、トランジスタ２１１がオン状態となり、記憶ノードｆｎに保持された電圧によって入力ノードｉｎの電圧が瞬時に上昇するため、その後極めて短い時間でＶ_ｓｔａまで上昇し、基準電圧生成回路２０２を安定平衡状態とすることができる。

本実施の形態で示した基準電圧生成回路用スタートアップ回路は、容量素子２１３と、オフ状態でのリークが極めて小さいトランジスタ２１１を含む構成とすることにより、電源が遮断された状態においても、当該基準電圧生成回路の安定平衡状態における、入力ノードの電圧を記憶ノードに保持しておくことができ、基準電圧生成回路を起動させるときに当該入力ノードに、安定平衡状態での電圧に近い電圧を瞬時に出力することができるため、当該基準電圧生成回路のスタートアップ時間を極めて短くすることができる。また、基準電圧生成回路への電源供給がスタートアップ回路内の制御回路により制御され、必要なとき以外では基準電圧生成回路を非活性状態とすることができるため、無用な電力消費を抑え、低消費電力で駆動する基準電圧生成回路を実現することができる。

（実施の形態３）
本実施の形態では、基準電圧生成回路として、β乗数自己バイアス型基準電圧生成回路を用いた場合の構成の一例について、図５を用いて説明する。

≪構成例≫
図５は本実施の形態で例示する、スタートアップ回路が接続された基準電圧生成回路の回路図である。

基準電圧生成回路３０２は、図８で例示した基準電圧生成回路５０２と同様の回路である。基準電圧生成回路３０２は、トランジスタ３２１、トランジスタ３２２、トランジスタ３２３、及びトランジスタ３２４、並びに抵抗素子３２５を有する。ここでは図８で示したものとは異なる符合で示したが、それぞれのトランジスタ、及び抵抗素子の接続関係は基準電圧生成回路５０２と同様である。ここで、トランジスタ３２１、及びトランジスタ３２２のゲートに接続されるノードを、入力ノードｉｎ１と呼び、トランジスタ３２３、及びトランジスタ３２４のゲートに接続されるノードを、入力ノードｉｎ２と呼ぶ。なお、入力ノードｉｎ２は、出力端子ＯＵＴと接続されるノードに相当する。

スタートアップ回路３０１は、制御回路３１５、２つのトランジスタ（トランジスタ３１１ａ、トランジスタ３１１ｂ）、及び２つの容量素子（容量素子３１３ａ、容量素子３１３ｂ）を有する。

トランジスタ３１１ａ、及びトランジスタ３１１ｂには、上記実施の形態で示したスタートアップ回路に適用するトランジスタと同様、チャネルが形成される半導体層に酸化物半導体を用いたｎチャネル型のトランジスタを用いることができる。このようなトランジスタを用いることにより、オフ状態でのリーク電流が極めて小さいものとすることができ、トランジスタのリークによる電圧降下の影響が抑制され、それぞれのトランジスタに接続された記憶ノードに保持された電圧を、長時間保持することが可能となる。

トランジスタ３１１ａ、及びトランジスタ３１１ｂはゲートが制御回路３１５と接続され、制御回路３１５によってオン状態とオフ状態の制御が行われる。トランジスタ３１１ａの第１電極には容量素子３１３ａの第１電極が、トランジスタ３１１ｂの第１電極には容量素子３１３ｂの第１電極がそれぞれ接続されている。また容量素子３１３ａ、及び容量素子３１３ｂのそれぞれの第２電極は、接地電圧入力部ＧＮＤと接続する。ここで、トランジスタ３１１ａと容量素子３１３ａとの間のノードを記憶ノードｆｎ１、また、トランジスタ３１１ｂと容量素子３１３ｂとの間のノードを記憶ノードｆｎ２と呼び、それぞれのトランジスタをオフ状態にすることにより各記憶ノードに異なる電圧を保持することができる。

トランジスタ３１１ａの第２電極が入力ノードｉｎ１と、またトランジスタ３１１ｂの第２電極が入力ノードｉｎ２とそれぞれ接続されることにより、スタートアップ回路３０１と、基準電圧生成回路３０２とが電気的に接続されている。また、本構成において、基準電圧生成回路３０２の出力部には出力負荷として負荷容量３３１を接続した構成としたが、ここには基準電圧を用いて動作する回路であればどのような回路を接続してもよい。

≪回路動作例≫
基準電圧生成回路３０２が、安定平衡状態で動作しているとき、入力ノードｉｎ１、及び入力ノードｉｎ２の電圧は、それぞれのノードの安定平衡状態における電圧Ｖ_ｓｔａ１、Ｖ_ｓｔａ２となる。このとき、制御回路３１５は、トランジスタ３１１ａ、及びトランジスタ３１１ｂをオン状態とするように、これらのゲートに例えば電源電圧Ｖ_ｄｄを出力する。

電源が遮断される際は、電源が遮断されるよりも以前に制御回路３１５はトランジスタ３１１ａ、及びトランジスタ３１１ｂをオフ状態とするように、例えば接地電圧Ｖ_ｇｎｄをそれぞれのトランジスタのゲートに出力する。このとき、記憶ノードｆｎ１には入力ノードｉｎ１の安定平衡状態における電圧Ｖ_ｓｔａ１に近い電圧が保持され、同様に記憶ノードｆｎ２には、入力ノードｉｎ２の安定平衡状態における電圧Ｖ_ｓｔａ２に近い電圧が保持される。

電源が遮断されると、基準電圧生成回路３０２は非活性状態となり、回路内のトランジスタが全てオフ状態となるため電流が流れない状態となる。一方、スタートアップ回路内のトランジスタ３１１ａ、及びトランジスタ３１１ｂはオフ状態を維持するため、記憶ノードｆｎ１、及び記憶ノードｆｎ２に保持された電圧は電圧降下することなく維持される。

再度電源が投入されると、制御回路３１５は、トランジスタ３１１ａ、及びトランジスタ３１１ｂがオン状態となるように、例えば電源電圧Ｖ_ｄｄをそれぞれのトランジスタのゲートに出力する。トランジスタ３１１ａがオン状態となると、入力ノードｉｎ１と記憶ノードｆｎ１との間に電流が流れることにより、入力ノードｉｎ１の電圧が入力ノードｉｎ１の安定平衡状態における電圧Ｖ_ｓｔａ１に近い電圧にまで瞬時に変化する。また同様に、トランジスタ３１１ｂがオン状態となることにより、記憶ノードｆｎ２に保持されていた電圧によって入力ノードｉｎ２の電圧がＶ_ｓｔａ２に近い電圧にまで瞬時に変化する。

したがって、２つの記憶ノードを有するスタートアップ回路３０１を用いることにより、電源投入時において基準電圧生成回路３０２内の２つのノードの電圧を同時に、安定平衡状態における電圧に近い値にまで瞬時に変化させることができるため、スタートアップ回路がどちらか一方の入力ノードに接続された場合に比べ、より効率よく基準電圧生成回路３０２のスタートアップ時間を短縮することができる。

≪変形例≫
以下では、上記で説明したスタートアップ回路３０１の変形例について図６を用いて説明する。

図６に示すスタートアップ回路３５１は、制御回路３１５に換えて制御回路３６５を用い、また新たにトランジスタ３６７を有するほかは、スタートアップ回路３０１と同じ構成である。

トランジスタ３６７は、ゲートが制御回路３６５と接続し、第１電極が電源入力部ＶＤＤと接続し、第２電極が基準電圧生成回路３０２内のトランジスタ３２１、及びトランジスタ３２２のそれぞれの第１電極と接続する。トランジスタ３６７としてｐチャネル型のトランジスタを用いることにより、トランジスタによる電圧降下の影響を受けることなく、基準電圧生成回路３０２に電源電圧Ｖ_ｄｄを入力することができる。

制御回路３６５は、制御回路３１５と同様にトランジスタ３１１ａ、及びトランジスタ３１１ｂのゲートと接続され、これらのトランジスタのオン状態、及びオフ状態を制御する。さらに制御回路３６５はトランジスタ３６７のゲートに制御信号を送信することにより、トランジスタ３６７のオン状態、及びオフ状態を制御する機能をも有する。

このような構成とすることにより、基準電圧生成回路３０２への電源入力を切り替えることができ、基準電圧生成回路３０２の動作、非動作を制御することができる。例えば、電源が投入された状態において、トランジスタ３６７をオン状態とするような電圧、例えば接地電圧Ｖ_ｇｎｄをゲートに出力すると、基準電圧生成回路３０２に電源電圧Ｖ_ｄｄを入力することができ、またトランジスタ３６７をオフ状態とするような電圧、例えば電源電圧Ｖ_ｄｄをゲートに出力すると、基準電圧生成回路３０２に電源電圧が入力されず、非動作状態とすることができる。

したがって、基準電圧生成回路３０２への電源供給がスタートアップ回路内の制御回路３６５により制御され、必要なとき以外では基準電圧生成回路を非活性状態とすることができるため、無用な電力消費を抑え、低消費電力で駆動する基準電圧生成回路を実現することができる。

なお、本実施の形態では、スタートアップ回路内に２つの記憶ノードを有する構成を例示したが、これと接続する基準電圧生成回路の構成によって、１つ以上の任意の記憶ノードを有する構成とすることができる。例えば３つの記憶ノードを有する構成とするには、ゲートが接続された３つのトランジスタと、それぞれのトランジスタに接続される容量素子とを有する構成とすればよい。また、１つの記憶ノードを有する構成とし、基準電圧生成回路内の一つのノードのみに接続する構成としてもよい。このような構成とすることにより、スタートアップ回路の占有面積を小さくすることができる。

本実施の形態で示した基準電圧生成回路用スタートアップ回路は、容量素子と、オフ状態でのリークが極めて小さいトランジスタを含む構成とすることにより、電源が遮断された状態においても、当該基準電圧生成回路の安定平衡状態における、入力ノードの電圧を記憶ノードに保持しておくことができ、再度電源が投入されたときに当該入力ノードに、安定平衡状態での電圧に近い電圧を瞬時に出力することができるため、当該基準電圧生成回路のスタートアップ時間を極めて短くすることができる。

（実施の形態４）
本実施の形態では、基準電圧生成回路として、バンドギャップ参照型基準電圧生成回路を用いた場合の構成の一例について図７を用いて説明する。

図７は、本発明に係るスタートアップ回路が接続された、バンドギャップ参照型基準電圧生成回路の構成を示す回路図である。

スタートアップ回路４０１は、制御回路４１５と、トランジスタ４１１と、容量素子４１３とを有し、トランジスタ４１１と容量素子４１３との間の記憶ノードｆｎに電圧を保持することができる。トランジスタ４１１は、ゲートと接続する制御回路４１５によって制御される。

トランジスタ４１１には上記実施の形態と同様に、チャネルが形成される半導体層に酸化物半導体を用いたｎチャネル型のトランジスタを用いることができる。このようなトランジスタを用いることにより、オフ状態におけるリーク電流を極めて小さいものとすることができるため、トランジスタ４１１のリークによる電圧降下の影響が抑制され、トランジスタ４１１に接続された記憶ノードｆｎに保持された電圧を、長時間保持することが可能となる。

基準電圧生成回路４０２は、バンドギャップ参照型基準電圧生成回路の一つであり、３つの抵抗素子（抵抗素子４２１、抵抗素子４２２、抵抗素子４２３）、２つのダイオード（ダイオード４２４、ダイオード４２５）、及びオペアンプ４２６から構成される。抵抗素子４２１は、第１電極が抵抗素子４２２の第１電極、及びオペアンプ４２６の出力端子と接続し、第２電極がオペアンプ４２６の正相入力端子、及びダイオード４２４の第１電極と接続される。抵抗素子４２２の第２電極は、オペアンプ４２６の逆相入力端子、及び抵抗素子４２３の第１電極と接続される。抵抗素子４２３の第２電極は、ダイオード４２５の第１電極と接続される。ダイオード４２４、及びダイオード４２５の第２電極は、それぞれ接地電圧入力部ＧＮＤと接続される。オペアンプ４２６の２つの電源端子は、一方が電源入力部ＶＤＤに、他方が接地電圧入力部ＧＮＤにそれぞれ接続されている。なお、抵抗素子４２１、抵抗素子４２２のそれぞれの第１電極と、オペアンプ４２６の出力端子とに接続されるノードを入力ノードｉｎとする。

基準電圧生成回路４０２は電源が投入されると、オペアンプ４２６の正相入力端子に接続されるノードの電圧と、逆相入力端子に接続されるノードの電圧との電圧差が０となるように動作する。したがって、基準電圧生成回路４０２の安定平衡状態における出力電圧は、オペアンプ４２６の２つの電源端子に入力される電圧の電圧差と、３つの抵抗素子の抵抗値の大小関係、及び２つのダイオード素子それぞれの電流電圧特性によって決定される。

スタートアップ回路４０１内のトランジスタ４１１の第１電極が、基準電圧生成回路４０２の入力ノードｉｎと接続することにより、スタートアップ回路４０１と、基準電圧生成回路４０２とが電気的に接続されている。また、本構成において、基準電圧生成回路４０２の出力部には出力負荷として負荷容量４３１を接続した構成としたが、ここには基準電圧生成回路４０２の出力電圧を用いて動作する回路であればどのような回路を接続してもよい。

このようなスタートアップ回路４０１は、制御回路４１５によってトランジスタ４１１を制御することにより、上記の実施の形態と同様に、電源が遮断された状態でも、基準電圧生成回路４０２が安定平衡状態で動作しているときの、入力ノードｉｎの電圧に近い電圧を、記憶ノードｆｎに保持することができる。また再度電源が投入されたときに、トランジスタ４１１をオン状態とすることにより、基準電圧生成回路４０２内の入力ノードｉｎの電圧を瞬時に安定平衡状態における電圧に近い電圧にまで変化させることができるため、基準電圧生成回路４０２のスタートアップ時間を極めて短くすることができる。

なお、本実施の形態では、スタートアップ回路４０１内の制御回路はトランジスタ４１１のみを制御する構成としたが、実施の形態３の変形例で示したような、基準電圧生成回路４０２への電源電圧の入力を制御する構成としてもよい。例えば、オペアンプ４２６の電源入力部ＶＤＤに接続されるノードにｐチャネル型のトランジスタを直列に接続し、このトランジスタをスタートアップ回路内の制御回路によって制御する構成とすればよい。このような構成とすることにより、基準電圧生成回路への電源供給がスタートアップ回路内の制御回路により制御され、必要なとき以外では基準電圧生成回路を非活性状態とすることができるため、無用な電力消費を抑え、低消費電力で駆動する基準電圧生成回路を実現することができる。

なお、本実施の形態では、スタートアップ回路内に１つの記憶ノードを有する構成を例示したが、これと接続する基準電圧生成回路の構成によって、１つ以上の任意の記憶ノードを有する構成とすることができる。例えば３つの記憶ノードを有する構成とするには、ゲートが接続された３つのトランジスタと、それぞれのトランジスタに接続される容量素子とを有する構成とすればよい。

また、本実施の形態ではスタートアップ回路と、基準電圧生成回路とを直接接続する構成としたが、これに限定されず、基準電圧生成回路の入力ノードと、スタートアップ回路内の記憶ノードとの間で、な電気的接続が可能であれば、これらの間に回路や素子が接続されていても良い。例えば、トランジスタ、アナログスイッチ、フィードバックをかけたオペアンプや、双方向バッファ回路などが接続されていても良い。

（実施の形態５）
本実施の形態では、上記実施の形態１乃至４において、スタートアップ回路に用いるチャネルが形成される半導体層に酸化物半導体を用いたトランジスタの構成、及びその作製方法の一例を、図９を用いて説明する。

図９（Ａ）乃至図９（Ｅ）にトランジスタの断面構造の一例を示す。図９（Ｄ）のトランジスタ６１０は、ボトムゲート構造の逆スタガ型トランジスタである。

本実施の形態の半導体層に用いる酸化物半導体は、ｎ型不純物である水素を酸化物半導体から除去し、不純物が極力含まれないように高純度化することによりＩ型（真性）の酸化物半導体、又はＩ型（真性）に限りなく近い酸化物半導体としたものである。

なお、高純度化された酸化物半導体中ではキャリアが極めて少なく、キャリア濃度は１×１０^１４／ｃｍ^３未満、１×１０^１２／ｃｍ^３未満、あるいは１×１０^１１／ｃｍ^３未満となる。また、このようにキャリアが少ないことで、オフ状態における電流（オフ電流）は十分に小さくなる。

具体的には、上述の酸化物半導体層を具備するトランジスタでは、オフ状態でのソースとドレイン間のチャネル幅１μｍあたりのリーク電流密度（オフ電流密度）は、ソースとドレイン間の電圧が３．０Ｖ、使用時の温度条件下（例えば、２５℃）において、１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下、もしくは１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下、さらには１００ｙＡ／μｍ（１×１０^−２２Ａ／μｍ）以下とすることができる。

また、高純度化された酸化物半導体層を具備するトランジスタ６１０は、オン電流の温度依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。

以下、図９（Ａ）乃至図９（Ｅ）を用い、基板６００上にトランジスタ６１０を作製する工程を説明する。

まず、絶縁表面を有する基板６００上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極層６０１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

基板６００は絶縁表面を有すればよく、大きな制限はないが、後の工程で加熱処理を行う場合は、少なくともその温度に耐えうる耐熱性を有している必要がある。例えばバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、石英基板、サファイア基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板又は半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチックなどの可撓性を有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低いが、作製工程における処理温度に耐えうるのであれば用いることが可能である。なお、基板６００の表面を、ＣＭＰ法などの研磨により平坦化しておいてもよい。

本実施の形態では絶縁表面を有する基板６００としてガラス基板を用いる。

なお、下地となる絶縁層を基板６００とゲート電極層６０１との間に設けてもよい。当該絶縁層には、基板６００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などから選ばれた一または複数の膜による積層構造により形成することができる。

また、ゲート電極層６０１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属又はこれらを主成分とする合金を用いて、単層で又は積層して形成することができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属としてアルミニウム、銅を用いることもできる。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属と組み合わせて用いると良い。高融点金属としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。

次いで、ゲート電極層６０１上にゲート絶縁層６０２を形成する。ゲート絶縁層６０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。またゲート絶縁層６０２は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜、酸化タンタル膜、または酸化ガリウム膜などから選ばれた一または複数の膜により単層、または積層して形成することができる。

本実施の形態の酸化物半導体層は、不純物を除去され、Ｉ型化又は実質的にＩ型化された酸化物半導体（高純度化された酸化物半導体）を用いる。このような高純度化された酸化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲート絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁層は、高品質化が要求される。

例えば、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁層とが接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。

もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であっても良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。

なお、ゲート絶縁層６０２は後に形成される酸化物半導体層と接する。酸化物半導体は、水素が含有されると特性に悪影響を及ぼすので、ゲート絶縁層６０２は水素、水酸基および水分が含まれないことが望ましい。ゲート絶縁層６０２、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜の成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極層６０１が形成された基板６００、又はゲート絶縁層６０２までが形成された基板６００を予備加熱し、基板６００に吸着した水素、水分などの不純物を除去することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁層６０７の成膜前に、ソース電極層６０５ａ及びドレイン電極層６０５ｂまで形成した基板６００にも同様に行ってもよい。

次いで、ゲート絶縁層６０２上に、膜厚２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下の酸化物半導体膜６０３を形成する（図９（Ａ）参照）。

酸化物半導体膜６０３は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜６０３は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。

なお、酸化物半導体膜６０３をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層６０２の表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、アルゴン雰囲気下で基板にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。

酸化物半導体膜６０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_３ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。

また、酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。

酸化物半導体膜６０３を成膜する際に用いるスパッタガスは水素、水、水酸基を含む化合物又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

減圧状態に保持された成膜室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて基板６００上に酸化物半導体膜６０３を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。

スパッタリング法を行う雰囲気は、希ガス（代表的にはアルゴン）、酸素、または希ガスと酸素の混合雰囲気とすればよい。

成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるために好ましい。

なお、酸化物半導体膜中に含まれる、Ｌｉ、Ｎａなどのアルカリ金属、及びＣａなどのアルカリ土類金属などの不純物は低減されていることが好ましい。具体的には、酸化物半導体膜中に含まれるこれらの不純物濃度は、２×１０^１６／ｃｍ^３以下、好ましくは１×１０^１５／ｃｍ^３以下であることが好ましい。これらの金属元素は電気陰性度が小さく、酸化物半導体膜中の酸素と結合しやすいため、酸化物半導体膜中にキャリアパスが形成され低抵抗化（Ｎ型化）してしまうおそれがある。

次いで、酸化物半導体膜６０３を第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。

また、ゲート絶縁層６０２にコンタクトホールを形成する場合、その工程は酸化物半導体膜６０３の加工時に同時に行うことができる。

なお、ここでの酸化物半導体膜６０３のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜６０３のウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。

また、ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ_２）、三塩化硼素（ＢＣｌ_３）、四塩化珪素（ＳｉＣｌ_４）、四塩化炭素（ＣＣｌ_４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ_４）、六弗化硫黄（ＳＦ_６）、三弗化窒素（ＮＦ_３）、トリフルオロメタン（ＣＨＦ_３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ_２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。

ドライエッチング法としては、平行平板型ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法や、ＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。

次いで、島状の酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の加熱処理の温度は、２５０℃以上７５０℃以下、または４００℃以上基板の歪み点未満とする。例えば、５００℃、３分間以上６分間以下程度で行ってもよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪み点を超える温度でも処理することができる。

ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れることなく冷却することで、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層６０４を得る（図９（Ｂ）参照）。

なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（ＧａｓＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置、ＬＲＴＡ（ＬａｍｐＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置等のＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。

例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。

なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、第１の加熱処理で酸化物半導体層を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ_２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガスまたはＮ_２Ｏガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスまたはＮ_２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガスまたはＮ_２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又はＮ_２Ｏガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層を高純度化及び電気的にＩ型（真性）化する。

また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物半導体膜６０３に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。

なお、第１の加熱処理は、上記以外にも、酸化物半導体層成膜後であれば、酸化物半導体層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及びドレイン電極層上に絶縁層を形成した後、のいずれで行っても良い。

また、ゲート絶縁層６０２にコンタクトホールを形成する場合、その工程は酸化物半導体膜６０３に第１の加熱処理を行う前でも行った後に行ってもよい。

以上の工程により、島状の酸化物半導体層中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の電気特性の安定化を図ることができる。また、基板６００のガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。

なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、その表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対して略垂直にｃ軸配向した単結晶体であることが好ましい。なお、酸化物半導体膜下のゲート絶縁層６０２の表面に凹凸がある場合、板状結晶は多結晶体となる。したがって、酸化物半導体膜の下地表面は可能な限り平坦であることが望まれる。

また、酸化物半導体膜を２回に分けて成膜し、２回に分けて加熱処理を行うことで、下地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜厚の厚い結晶領域（単結晶領域）、即ち、膜表面に垂直にｃ軸配向した結晶領域を有する酸化物半導体膜を形成してもよい。例えば、３ｎｍ以上１５ｎｍ以下の第１の酸化物半導体膜を成膜し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で４５０℃以上８５０℃以下、好ましくは５５０℃以上７５０℃以下の第１の加熱処理を行い、表面を含む領域に結晶領域（板状結晶を含む）を有する第１の酸化物半導体膜を形成する。そして、第１の酸化物半導体膜よりも厚い第２の酸化物半導体膜を形成し、４５０℃以上８５０℃以下、好ましくは６００℃以上７００℃以下の第２の加熱処理を行い、第１の酸化物半導体膜を結晶成長の種として、上方に結晶成長させ、第２の酸化物半導体膜の全体を結晶化させ、結果として膜厚の厚い結晶領域を有する酸化物半導体膜を形成してもよい。

次いで、ゲート絶縁層６０２、及び酸化物半導体層６０４上に、ソース電極層及びドレイン電極層（これと同じ層で形成される配線を含む）となる導電膜を形成する。ソース電極層、及びドレイン電極層に用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする合金、または金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜は、耐熱性や腐食性の問題を回避するために、下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗ、Ｃｒ、Ｔａ、Ｎｄ、Ｓｃ、Ｙなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。

また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を成膜する３層構造などが挙げられる。

また、導電膜は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合酸化物、酸化インジウム酸化亜鉛混合酸化物または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。

なお、導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。

続いて、第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層６０５ａ、ドレイン電極層６０５ｂを形成した後、レジストマスクを除去する（図９（Ｃ）参照）。

第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるとよい。酸化物半導体層６０４上で隣り合うソース電極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（ＥｘｔｒｅｍｅＵｌｔｒａｖｉｏｌｅｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行うとよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。

なお、導電膜のエッチングの際に、酸化物半導体層６０４がエッチングされ、分断することのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみをエッチングし、酸化物半導体層６０４を全くエッチングしないという条件を得ることは難しく、導電膜のエッチングの際に酸化物半導体層６０４は一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。

本実施の形態では、導電膜としてＴｉ膜を用い、酸化物半導体層６０４にはＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いたので、エッチャントとしてアンモニア過水（アンモニア、水、過酸化水素水の混合液）を用いる。エッチャントとしてアンモニア過水を用いることにより選択的に導電膜をエッチングすることができる。

次いで、Ｎ_２Ｏ、Ｎ_２、またはＡｒなどのガスを用いたプラズマ処理を行い、露出している酸化物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。プラズマ処理を行った場合、大気に触れることなく、酸化物半導体層６０４の一部に接する保護絶縁膜となる絶縁層６０７を形成する。

絶縁層６０７は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。また絶縁層６０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタ法など、絶縁層６０７に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。絶縁層６０７に水素が含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化（Ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁層６０７はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。

たとえば、スパッタ法で形成された膜厚２００ｎｍの酸化ガリウム膜上に、スパッタ法で形成された膜厚１００ｎｍの酸化アルミニウム膜を積層させた構造を有する、絶縁膜を形成してもよい。成膜時の基板温度は、室温以上３００℃以下とすればよい。また、絶縁膜は酸素を多く含有していることが好ましく、化学量論比を超える程度、好ましくは、化学量論比の１倍を超えて２倍まで（１倍より大きく２倍未満）酸素を含有していることが好ましい。このように絶縁膜が過剰な酸素を有することにより、島状の酸化物半導体層の界面に酸素を供給し、酸素の欠損を低減することができる。

本実施の形態では、絶縁層６０７として膜厚２００ｎｍの酸化シリコン膜を、スパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコンターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰囲気下でスパッタ法により酸化シリコン膜を形成することができる。絶縁層６０７において酸化物半導体層に接して形成する膜は、水分や、水素イオンや、ＯＨ⁻基などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウム膜などを用いることが好ましい。

また、絶縁層６０７はバリア性の高い材料を更に積層して用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化アルミニウム膜、または酸化ガリウム膜などを用いることができる。バリア性の高い絶縁膜を用いることで、島状の酸化物半導体層内、ゲート絶縁層内、或いは、島状の酸化物半導体層と他の絶縁層の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。

酸化物半導体膜６０３の成膜時と同様に、絶縁層６０７の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層６０７に含まれる不純物の濃度を低減できる。また、絶縁層６０７の成膜室内の残留水分を除去するための排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。

絶縁層６０７を、成膜する際に用いるスパッタガスは水素、水、水酸基を有する化合物又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

なお、絶縁層６０７を形成した後に、第２の加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下であることが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、第１の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含む絶縁層６０７が設けられた後に加熱処理が施されることによって、第１の加熱処理により、島状の酸化物半導体層に酸素欠損が発生していたとしても、絶縁層６０７から島状の酸化物半導体層に酸素が供与される。そして、島状の酸化物半導体層に酸素が供与されることで、島状の酸化物半導体層において、ドナーとなる酸素欠損を低減し、化学量論比を満たすことが可能である。その結果、島状の酸化物半導体層をＩ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この第２の加熱処理を行うタイミングは、絶縁層６０７の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透光性を有する導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、島状の酸化物半導体層をｉ型に近づけることができる。

さらに、酸素雰囲気下で島状の酸化物半導体層に加熱処理を施すことで、酸化物半導体に酸素を添加し、島状の酸化物半導体層中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

本実施の形態では、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が絶縁層６０７と接した状態で加熱される。

以上の工程を経ることによって、酸化物半導体膜に対して第１の加熱処理を行って水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層より意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構成する主成分材料の一つである酸素を第２の加熱処理で供給することができる。よって、酸化物半導体層は高純度化及び電気的にＩ型（真性）化する。

また、絶縁層６０７に欠陥を多く含む酸化シリコン層を用いると、酸化シリコン層形成後の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基又は水素化物などの不純物を酸化物シリコン層中に拡散させ、酸化物半導体層中に含まれる該不純物をより低減させる効果を奏する。

また、絶縁層６０７に酸素を過剰に含む酸化シリコン層を用いると、絶縁層６０７形成後の加熱処理によって絶縁層６０７中の酸素が酸化物半導体層６０４に移動し、酸化物半導体層６０４の酸素濃度を向上させ、高純度化する効果を奏する。

以上の工程でトランジスタ６１０が形成される（図９（Ｄ）参照）。

トランジスタ６１０は、ゲート電極層６０１と、ゲート電極層６０１上のゲート絶縁層６０２と、ゲート絶縁層６０２上においてゲート電極層６０１と重なっている島状の酸化物半導体層６０４と、島状の酸化物半導体層６０４上に形成された一対のソース電極層６０５ａ及びドレイン電極層６０５ｂとを有する、ボトムゲート構造である。

なお、絶縁層６０７上に導電膜を形成した後、該導電膜をパターニングすることで、島状の酸化物半導体層と重なる位置にバックゲート電極を形成しても良い。バックゲート電極を形成した場合は、バックゲート電極を覆うように絶縁層を形成するのが望ましい。バックゲート電極は、ゲート電極、或いは導電層と同様の材料、構造を用いて形成することが可能である。

バックゲート電極の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。例えば、チタン膜、アルミニウム膜、チタン膜が積層された構造を有する導電膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成し、エッチングにより不要な部分を除去して、該導電膜を所望の形状に加工（パターニング）することで、バックゲート電極を形成すると良い。バックゲート電極は遮光膜として機能させることによってトランジスタの光劣化、例えば光負バイアス劣化を低減でき、信頼性を向上できる。

絶縁層６０７上にさらに保護絶縁層６０９を形成してもよい。保護絶縁層６０９は、例えば、ＲＦスパッタ法を用いて窒化シリコン膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリコン膜、窒化アルミニウム膜などを用いる。本実施の形態では、窒化シリコン膜を用いて保護絶縁層６０９を形成する（図９（Ｅ）参照）。

本実施の形態では、保護絶縁層６０９として、絶縁層６０７まで形成された基板６００を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この場合においても、絶縁層６０７と同様に、処理室内の残留水分を除去しつつ保護絶縁層６０９を成膜することが好ましい。

保護絶縁層の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。

本実施の形態で例示したトランジスタは、オフ状態におけるリーク電流が極めて小さいことを特徴とする。このようなトランジスタを上記実施の形態で示したような基準電圧生成回路用のスタートアップ回路に適用することにより、記憶ノードに保持された電圧はトランジスタのリークによる電圧降下の影響が抑制され、長期間電圧を保持することが可能となる。

（実施の形態６）
酸化物半導体を半導体層に用いたトランジスタにおいて、様々な態様をとることができる。本実施の形態では、実施の形態５で示したトランジスタ６１０とは異なる構成のトランジスタの構成例について図１０を用いて説明する。なお、上記実施の形態と同一部分または同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、本実施の形態での繰り返しは省略する。なお、同じ箇所の詳細な説明を省略する。

図１０（Ａ）に示すトランジスタ６２０は半導体層に対してゲートが下側（基板側）に形成された、ボトムゲート構造のトランジスタの一例である。

トランジスタ６２０は、ゲート電極層６０１と、ゲート電極層６０１上のゲート絶縁層６０２と、ゲート絶縁層６０２上に形成された一対のソース電極層６０５ａ及びドレイン電極層６０５ｂと、ソース電極層６０５ａ及びドレイン電極層６０５ｂ、並びにゲート絶縁層６０２と接し、ゲート電極層６０１と重なる島状の酸化物半導体層６０４とを有する、ボトムゲート構造である。

図１０（Ｂ）に示すトランジスタ６３０は、酸化物半導体層のバックチャネル側（ゲート電極とは反対側）にチャネル保護層を有する、ボトムゲート構造の一例である。チャネル保護層を形成することにより、ソース電極及びドレイン電極のエッチングの際に酸化物半導体層へのダメージを抑制することができる。

トランジスタ６３０は、ゲート電極層６０１と、ゲート電極層６０１上にゲート絶縁層６０２と、ゲート絶縁層６０２上においてゲート電極層６０１と重なる、島状の酸化物半導体層６０４と、酸化物半導体層６０４と接し、酸化物半導体層６０４のチャネルが形成される領域と重なるチャネル保護層６２７と、酸化物半導体層６０４上に形成された、一対のソース電極層６０５ａ及びドレイン電極層６０５ｂとを有する、チャネル保護型のボトムゲート構造である。

図１０（Ｃ）に示すトランジスタ６４０は、トップゲート構造のトランジスタの一例である。

トランジスタ６４０は、下地絶縁層６３７と、下地絶縁層６３７上の島状の酸化物半導体層６０４と、酸化物半導体層６０４と接する一対のソース電極層６０５ａ及びドレイン電極層６０５ｂと、酸化物半導体層６０４において、ソース電極層６０５ａとドレイン電極層６０５ｂとの間のチャネル形成領域と接するゲート絶縁層６０２と、ゲート絶縁層６０２上に、酸化物半導体層６０４のチャネル形成領域と重なるゲート電極層６０１とを有する、トップゲート構造のトランジスタである。

なお、トランジスタ６４０は、ゲート絶縁層６０２に形成されたコンタクトホールを介してソース電極層６０５ａ又はドレイン電極層６０５ｂと接続する、ソース配線層６３６ａ及びドレイン配線層６３６ｂを有していても良い。

図１０（Ｄ）に示すトランジスタ６５０は、トランジスタ６４０とは異なる構成の、トップゲート構造のトランジスタの一例である。

トランジスタ６５０は、下地絶縁層６３７と、下地絶縁層６３７上の一対のソース電極層６０５ａ及びドレイン電極層６０５ｂと、ソース電極層６０５ａとドレイン電極層６０５ｂとの間隙を覆う酸化物半導体層６０４と、ソース電極層６０５ａ及びドレイン電極層６０５ｂ、並びに酸化物半導体層６０４上のゲート絶縁層６０２と、ゲート絶縁層６０２上に、酸化物半導体層６０４のチャネルが形成される領域と重なるゲート電極層６０１とを有する、トップゲート構造のトランジスタである。

なお、トランジスタ６５０は上記と同様に、ゲート絶縁層６０２に形成されたコンタクトホールを介してソース電極層６０５ａ又はドレイン電極層６０５ｂと接続する、ソース配線層６３６ａ及びドレイン配線層６３６ｂを有していても良い。

なお、図示しないが、トランジスタ６４０、及びトランジスタ６５０のようなトップゲート型のトランジスタにおいては、基板と下地絶縁層との間に、酸化物半導体層６０４のチャネル形成領域と重なるように第２のゲート電極層（バックゲート電極層とも呼ぶ）を形成してもよい。この場合、二つのゲート電極層のうち、どちらか一方を第１のゲート電極層と呼び、他方をバックゲート電極と呼ぶことがある。第１のゲート電極層と、バックゲート電極層とを電気的に接続して、一つの電極として機能させることができる。

また、バックゲート電極層の電圧を変化させることで、トランジスタのしきい値を変化させることができる。バックゲート電極層は、電気的に絶縁しているフローティングの状態であっても良いし、電圧が与えられていても良いし、グランドや共通電圧などの固定電圧が与えられていても良い。バックゲート電極層に与える電圧の高さを制御することで、トランジスタのしきい値電圧を制御することができる。

また、トップゲート構造において、バックゲート電極層により酸化物半導体層６０４を覆うことで、バックゲート電極層側から酸化物半導体層６０４に光が入射するのを防ぐことができる。よって、酸化物半導体層６０４の光劣化を防ぎ、トランジスタのしきい値電圧がシフトするなどの特性の劣化が引き起こされるのを防ぐことができる。

上記のトランジスタはいずれも、オフ電流の極めて小さいトランジスタとすることが可能である。このようなトランジスタを上記実施の形態で示したような基準電圧生成回路用のスタートアップ回路に適用することにより、記憶ノードに保持された電圧はトランジスタのリークによる電圧降下の影響が抑制され、長期間電圧を保持することが可能となる。

（実施の形態７）
本実施の形態では、トランジスタのオフ電流の算出例について説明する。

まず、オフ電流の算出に用いた特性評価用回路の構成について、図１３を用いて説明する。本実施の形態では、特性評価用回路が、互いに並列に接続された複数の測定系８０１を備える。具体的に図１３では、８つの測定系８０１が並列に接続されている特性評価用回路を例示している。

測定系８０１は、トランジスタ８１１と、トランジスタ８１２と、容量素子８１３と、トランジスタ８１４と、トランジスタ８１５とを含む。

トランジスタ８１１は、電荷注入用のトランジスタである。そして、トランジスタ８１１は、その第１端子が、電位Ｖ１の与えられているノードに接続されており、その第２端子が、トランジスタ８１２の第１端子に接続されている。トランジスタ８１１のゲート電極は、電位Ｖｅｘｔ＿ａの与えられているノードに接続されている。

トランジスタ８１２は、リーク電流評価用トランジスタである。なお、本実施の形態においてリーク電流とは、トランジスタのオフ電流を含んでいる。そして、トランジスタ８１２は、その第１端子が、トランジスタ８１１の第２端子に接続されており、その第２端子が、電位Ｖ２の与えられているノードに接続されている。トランジスタ８１２のゲート電極は、電位Ｖｅｘｔ＿ｂの与えられているノードに接続されている。

容量素子８１３の第１の電極は、トランジスタ８１１の第２端子及びトランジスタ８１２の第１端子に接続されている。容量素子８１３の第２の電極は、電位Ｖ２の与えられているノードに接続されている。

トランジスタ８１４は、その第１端子が、電位Ｖ３の与えられているノードに接続されており、その第２端子が、トランジスタ８１５の第１端子に接続されている。トランジスタ８１４のゲート電極は、トランジスタ８１１の第２端子、トランジスタ８１２の第１端子、容量素子８１３の第１の電極に接続されている。なお、このトランジスタ８１４のゲート電極が接続されている箇所を、ノードＡとする。

トランジスタ８１５は、その第１端子が、トランジスタ８１４の第２端子に接続されており、その第２端子が、電位Ｖ４の与えられているノードに接続されている。トランジスタ８１５のゲート電極は、電位Ｖｅｘｔ＿ｃの与えられているノードに接続されている。

そして、測定系８０１は、トランジスタ８１４の第２端子と、トランジスタ８１５の第１端子が接続されているノードの電位を、出力信号の電位Ｖｏｕｔとして出力する。

そして、本実施の形態では、トランジスタ８１１として、酸化物半導体を活性層に含み、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝１０μｍであるトランジスタを用いた。

なお、チャネル形成領域とは、半導体膜のうち、ソース電極とドレイン電極の間において、ゲート絶縁膜を間に挟んでゲート電極と重なる領域に相当する。

また、トランジスタ８１４及びトランジスタ８１５として、酸化物半導体を活性層に含み、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長Ｌ＝３μｍ、チャネル幅Ｗ＝１００μｍであるトランジスタを用いた。

また、トランジスタ８１２として、酸化物半導体を活性層に含み、活性層の上部にソース電極及びドレイン電極が接し、ソース電極及びドレイン電極と、ゲート電極とが重なるオーバーラップ領域を設けず、幅１μｍのオフセット領域を有するボトムゲート構造のトランジスタを用いた。オフセット領域を設けることにより、寄生容量を低減することができる。さらに、トランジスタ８１２として、活性層に含まれるチャネル形成領域が、下記の表１の条件１から条件６に示すような、異なるサイズを有するトランジスタを用いた。

なお、電荷注入用のトランジスタ８１１を測定系８０１に設けない場合には、容量素子８１３への電荷注入の際に、リーク電流評価用のトランジスタ８１２を一度オンにする必要がある。この場合、リーク電流評価用のトランジスタ８１２が、オンからオフの定常状態となるまでに時間を要するような素子だと、測定に時間を要する。図１３に示すように、電荷注入用のトランジスタ８１１と、リーク電流評価用のトランジスタ８１２とを別々に測定系８０１に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタ８１２を常にオフに保つことができる。よって、測定に要する時間を短縮化することができる。

また、電荷注入用のトランジスタ８１１と、リーク電流評価用のトランジスタ８１２とを測定系８０１に別々に設けることにより、それぞれのトランジスタを適切なサイズとすることができる。また、リーク電流評価用のトランジスタ８１２のチャネル幅Ｗを、電荷注入用のトランジスタ８１１のチャネル幅Ｗよりも大きくすることにより、リーク電流評価用のトランジスタ８１２のリーク電流以外の、特性評価用回路内のリーク電流成分を相対的に小さくすることができる。その結果、リーク電流評価用のトランジスタ８１２のリーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価用のトランジスタ８１２を一度オンとする必要がないため、チャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電位変動の影響もない。

一方、電荷注入用のトランジスタ８１１のチャネル幅Ｗを、リーク電流評価用のトランジスタ８１２のチャネル幅Ｗよりも小さくすることにより、電荷注入用のトランジスタ８１１のリーク電流を相対的に小さくすることができる。また、電荷注入の際に、チャネル形成領域の電荷の一部がノードＡに流れ込むことによるノードＡの電位変動の影響も小さい。

また、図１３に示すように、複数の測定系８０１を並列に接続させた構造にすることにより、より正確に特性評価用回路のリーク電流を算出することができる。

次に、図１３に示す特性評価用回路を用いた、トランジスタのオフ電流の具体的な算出方法について説明する。

まず、図１３に示す特性評価用回路のリーク電流測定方法について、図１４を用いて説明する。図１４は、図１３に示す特性評価用回路を用いたリーク電流測定方法を説明するためのタイミングチャートである。

図１３に示す特性評価用回路を用いたリーク電流測定方法は、書き込み期間及び保持期間に分けられる。それぞれの期間における動作について、以下に説明する。なお、書き込み期間及び保持期間の両期間において、電位Ｖ２及び電位Ｖ４を０Ｖ、電位Ｖ３を５Ｖ、電位Ｖｅｘｔ＿ｃを０．５Ｖとする。

まず、書き込み期間において、電位Ｖｅｘｔ＿ｂを、トランジスタ８１２がオフとなるような高さの電位ＶＬ（−３Ｖ）に設定する。また、電位Ｖ１を書き込み電位Ｖｗに設定した後、電位Ｖｅｘｔ＿ａを、一定期間トランジスタ８１１がオンとなるような高さの電位ＶＨ（５Ｖ）に設定する。上記構成により、ノードＡに電荷が蓄積され、ノードＡの電位は、書き込み電位Ｖｗと同等の値になる。次いで、電位Ｖｅｘｔ＿ａを、トランジスタ８１１がオフとなるような高さの電位ＶＬに設定する。その後、電位Ｖ１を電位ＶＳＳ（０Ｖ）に設定する。

次に、保持期間において、ノードＡが保持する電荷量の変化に起因して生じるノードＡの電位の変化量の測定を行う。電位の変化量から、トランジスタ８１２のソース電極とドレイン電極との間を流れる電流値を算出することができる。以上により、ノードＡの電荷の蓄積とノードＡの電位の変化量の測定とを行うことができる。

ノードＡの電荷の蓄積及びノードＡの電位の変化量の測定（蓄積及び測定動作ともいう）は、繰り返し行う。まず、第１の蓄積及び測定動作を１５回繰り返し行った。第１の蓄積及び測定動作では、書き込み期間に書き込み電位Ｖｗとして５Ｖの電位を入力し、保持期間に１時間の保持を行う。次に、第２の蓄積及び測定動作を２回繰り返し行う。第２の蓄積及び測定動作では、書き込み期間に書き込み電位Ｖｗを３．５Ｖとし、保持期間に５０時間の保持を行う。次に、第３の蓄積及び測定動作を１回行う。第３の蓄積及び測定動作では、書き込み期間に書き込み電位Ｖｗを４．５Ｖとし、保持期間に１０時間の保持を行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態における値であることを確認することができる。言い換えると、ノードＡを流れる電流Ｉ_Ａのうち、過渡電流（測定開始後から時間経過とともに減少していく電流成分）を除くことができる。その結果、より高い精度でリーク電流を測定することができる。

一般に、ノードＡの電位Ｖ_Ａは、出力信号の電位Ｖｏｕｔの関数として次式のように表すことができる。

また、ノードＡの電荷Ｑ_Ａは、ノードＡの電位Ｖ_Ａ、ノードＡに接続される容量Ｃ_Ａ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ノードＡに接続される容量Ｃ_Ａは、容量素子８１３の容量値と、容量素子８１３以外の容量が有する容量値の和である。

ノードＡの電流Ｉ_Ａは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流Ｉ_Ａは次式のように表現される。

例えば、Δｔを約５４０００ｓｅｃとする。ノードＡに接続される容量Ｃ_Ａと、出力信号の電位Ｖｏｕｔから、ノードＡの電流Ｉ_Ａを求めることができるため、特性評価用回路のリーク電流を求めることができる。

次に、上記特性評価用回路を用いた測定方法による出力信号の電位Ｖｏｕｔの測定結果及び該測定結果より算出した特性評価用回路のリーク電流の値を示す。

図１５に、一例として、条件１、条件２及び条件３における上記測定（第１の蓄積及び測定動作）に係る経過時間Ｔｉｍｅと、出力信号の電位Ｖｏｕｔとの関係を示す。図１６に、上記測定に係る経過時間Ｔｉｍｅと、該測定によって算出されたリーク電流との関係を示す。測定開始後から出力信号の電位Ｖｏｕｔが変動しており、定常状態に到るためには１０時間以上必要であることがわかる。

また、図１７に、上記測定により見積もられた条件１乃至条件６におけるノードＡの電位とリーク電流の関係を示す。図１７では、例えば条件４において、ノードＡの電位が３．０Ｖの場合、リーク電流は２８ｙＡ／μｍである。リーク電流にはトランジスタ８１２のオフ電流も含まれるため、トランジスタ８１２のオフ電流も２８ｙＡ／μｍ以下とみなすことができる。

以上のように、チャネル形成層としての機能を有し、高純度化された酸化物半導体層を含むトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該トランジスタのオフ電流が十分に小さいことがわかる。

このようなトランジスタを上記実施の形態で示したような基準電圧生成回路用のスタートアップ回路に適用することにより、記憶ノードに保持された電圧はトランジスタのリークによる電圧降下の影響が抑制され、長期間電圧を保持することが可能となる。

本実施例では、従来のスタートアップ回路、又は本発明に係るスタートアップ回路を接続した基準電圧生成回路において、電源投入時からの出力電圧が安定するまでのスタートアップ時間を計算し、これらを比較した結果について説明する。

図１１（Ａ）は、本実施例で計算を行った、従来構成のスタートアップ回路７０１を接続した、β乗数自己バイアス型の基準電圧生成回路の回路図である。スタートアップ回路７０１は、本明細書中で説明した図８のスタートアップ回路５０１と同様の構成であるため、説明は省略する。

また、基準電圧生成回路７０２は、実施の形態４で説明した、基準電圧生成回路３０２と同じ構成であるため説明を省略する。なお、本実施例では、出力の負荷として１０ｐＦの負荷容量７３１を接続した構成とした。

図１１（Ｂ）は、本実施例で計算を行った、本発明に係るスタートアップ回路７５１を接続した場合の回路図である。スタートアップ回路７５１が有する２つのトランジスタ（トランジスタ７４１ａ、及びトランジスタ７４１ｂ）は、それぞれソース又はドレインの一方が容量素子（容量素子７４３ａ、又は容量素子７４３ｂ）と接続され、各トランジスタと容量の間のノードに、任意の電圧を保持することができる構成とした。また、２つのトランジスタのゲートは電源入力部ＶＤＤと接続しており、電源電圧によってオン状態とオフ状態とが切り替わる構成とした。なお、本実施例では、スタートアップ回路７５１内の２つの容量素子の容量の値を、それぞれ２００ｐＦとして計算を行った。

また、図１１（Ａ）、及び図１１（Ｂ）における基準電圧生成回路７０２は全く同じ構成のものを使用した。

また、本実施例ではｎチャネル型のトランジスタのしきい値電圧を０．３５Ｖ、ｐチャネル型のトランジスタのしきい値電圧を−０．３５Ｖとして計算を行った。

次に、計算とその結果について説明する。

図１１（Ａ）、及び図１１（Ｂ）に示す回路を用いて、電源入力部ＶＤＤに電源電圧を印加した時点から、基準電圧生成回路７０２の出力部ＯＵＴの電圧が安定するまでの時間を計算した。

電源入力部ＶＤＤに印加する電源電圧は１．７Ｖとして、時刻５μｓの時点で印加し、当該電源電圧印加前後の出力部ＯＵＴの電圧を計算した。

なお、図１１（Ｂ）において、電源電圧が印加される時刻５μｓよりも前の時点では、トランジスタ７４１ａ、及びトランジスタ７４１ｂに接続されるそれぞれの記憶ノードには、それぞれの入力ノードの安定平衡状態における電圧があらかじめ保持された状態として計算を行った。具体的には、トランジスタ７４１ａに接続される記憶ノードには１．２９Ｖ、トランジスタ７４１ｂに接続される記憶ノードには、０．３７Ｖがあらかじめ保持された状態とした。

図１２に計算結果を示す。明瞭化のため、出力部ＯＵＴの各時刻における電圧を、安定平衡状態における電圧Ｖ_ｒｅｆで割った値を用いて説明する。なお、図１２において、横軸は時間、縦軸は出力部ＯＵＴの電圧をＶ_ｒｅｆで割った値を示している。また図中の実線で示した曲線７６２は、図１１（Ｂ）に示す本発明の構成を用いた場合の計算結果であり、破線で示した曲線７６１は、図１１（Ａ）で示した従来構成を用いた場合の計算結果である。

従来構成での計算結果である曲線７６１は、電源が投入された時刻５μｓから徐々に電圧が上昇し、その後安定平衡状態の電圧Ｖ_ｒｅｆの１２０％程度までの、電圧の跳ね上がりが観測された。その後、徐々に安定平衡状態での電圧Ｖ_ｒｅｆに収束し、電源投入時点から約１５μｓ後の時刻２０μｓの時点でほぼ安定平衡状態に達した。

一方、本発明の構成での計算結果である曲線７６２は、電源が投入された時刻５μｓから瞬時に安定平衡状態での電圧Ｖ_ｒｅｆまで上昇し、跳ね上がりなどは見られていない。電源投入時点から、安定平衡状態に達するまでの時間は１μｓ未満であり、従来構成の結果に比べて、１５分の１程度まで短縮できている。

以上のように、図１１（Ｂ）に示すように、トランジスタと容量素子の間の記憶ノードに電圧を保持するような構成としたスタートアップ回路は、基準電圧生成回路が安定平衡状態に達するまでのスタートアップ時間を、従来のスタートアップ回路を用いた場合に比べて大幅に短縮することができることが確認できた。

１０１スタートアップ回路
１０２基準電圧生成回路
１０３負荷回路
１１１トランジスタ
１１３容量素子
１１５制御回路
２０１スタートアップ回路
２０２基準電圧生成回路
２０３負荷回路
２１１トランジスタ
２１３容量素子
２１５制御回路
３０１スタートアップ回路
３０２基準電圧生成回路
３１１ａトランジスタ
３１１ｂトランジスタ
３１３ａ容量素子
３１３ｂ容量素子
３１５制御回路
３２１トランジスタ
３２２トランジスタ
３２３トランジスタ
３２４トランジスタ
３２５抵抗素子
３３１負荷容量
３５１スタートアップ回路
３６５制御回路
３６７トランジスタ
４０１スタートアップ回路
４０２基準電圧生成回路
４１１トランジスタ
４１３容量素子
４１５制御回路
４２１抵抗素子
４２２抵抗素子
４２３抵抗素子
４２４ダイオード
４２５ダイオード
４２６オペアンプ
４３１負荷容量
５０１スタートアップ回路
５０２基準電圧生成回路
５１１トランジスタ
５１２トランジスタ
５１３トランジスタ
５２１トランジスタ
５２２トランジスタ
５２３トランジスタ
５２４トランジスタ
５２５抵抗素子
５３１負荷容量
６０１ゲート電極層
６０２ゲート絶縁層
６０３酸化物半導体膜
６０４酸化物半導体層
６０５ａソース電極層
６０５ｂドレイン電極層
６０７絶縁層
６０９保護絶縁層
６１０トランジスタ
６２０トランジスタ
６２７チャネル保護層
６３０トランジスタ
６３６ａソース配線層
６３６ｂドレイン配線層
６３７下地絶縁層
６４０トランジスタ
６５０トランジスタ
７０１スタートアップ回路
７０２基準電圧生成回路
７１１トランジスタ
７１２トランジスタ
７１３トランジスタ
７２１トランジスタ
７２２トランジスタ
７２３トランジスタ
７２４トランジスタ
７２５抵抗素子
７３１負荷容量
７４１ａトランジスタ
７４１ｂトランジスタ
７４３ａ容量素子
７４３ｂ容量素子
７５１スタートアップ回路
７６１曲線
７６２曲線
８０１測定系
８１１トランジスタ
８１２トランジスタ
８１３容量素子
８１４トランジスタ
８１５トランジスタ

Claims

第１電極が容量素子と電気的に接続し、第２電極が基準電圧生成回路と電気的に接続するトランジスタと、
前記トランジスタのゲートに電気的に接続する制御回路と、を有し、
前記制御回路は、
前記基準電圧生成回路が停止するより前に前記トランジスタをオン状態からオフ状態として、前記トランジスタの第２電極に入力される電圧を、前記トランジスタの第１電極と前記容量素子との間のノードに保持し、
前記基準電圧生成回路が起動するときに前記トランジスタをオフ状態からオン状態として、前記トランジスタの第２電極に前記ノードに保持された電圧を出力する、半導体装置。
前記トランジスタのチャネルを形成する半導体材料は、酸化物半導体材料を含んで構成される、請求項１に記載の半導体装置。
前記トランジスタのオフ状態における、チャネル幅１μｍあたりの電流密度が、１００ｙＡ／μｍ以下である、請求項１及び請求項２のいずれか一に記載の半導体装置。
前記基準電圧生成回路への電源供給を制御する、請求項１乃至請求項３のいずれか一に記載の半導体装置。
前記容量素子の容量の値は、基準電圧生成回路に接続される負荷容量の値よりも大きい、請求項１乃至請求項４のいずれか一に記載の半導体装置。