KR20210005971A - 반도체 장치 및 전자 기기 - Google Patents

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KR20210005971A
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 소비 전력을 저감하는 것에 관한 것이다. 전원 전위를 생성하는 전원 회로와, 전원 회로로부터 트랜지스터의 백 게이트에 대한 전원 전위의 공급을 제어하는 전원 공급 제어 스위치를 구비하고, 전원 공급 제어 스위치는, 제어 단자에 입력되는 펄스 신호에 따라서 온 상태 또는 오프 상태로 됨으로써, 전원 회로와 트랜지스터의 백 게이트의 도통을 제어하는 제어 트랜지스터를 갖는다. 전원 공급 제어 스위치를 사용하여, 전원 회로로부터 트랜지스터의 백 게이트에 전원 전위를 간헐적으로 공급한다.

Description

반도체 장치 및 전자 기기{SEMICONDUCTOR DEVICE AND ELECTRONIC DEVICE}
본 발명은 반도체 장치에 관한 것이다. 또한, 본 발명은 반도체 장치를 사용한 전자 기기에 관한 것이다.
최근, 트랜지스터를 사용한 반도체 장치의 개발이 진행되고 있다.
상기 반도체 장치에 있어서, 트랜지스터의 임계값 전압의 제어는 중요하다. 예를 들어, 트랜지스터가 노멀리 온형으로 되어버리면, 동작시에 동작 불량이 발생하기 쉬워지거나 또는 비동작시의 소비 전력이 높아지는 등, 다양한 문제가 발생한다.
트랜지스터의 임계값 전압의 제어 방법 예로는, 트랜지스터의 백 게이트에 전원 전위를 공급함으로써, 상기 트랜지스터의 임계값 전압을 시프트시키는 방법이 알려져 있다(예를 들어 특허문헌 1).
일본 특허 공개 제2006-165808호 공보
그러나, 종래의 트랜지스터의 임계값 전압의 제어 방법에서는, 소비 전력이 높다는 문제가 있었다.
예를 들어, 특허문헌 1에 나타내는 반도체 장치에서는, 동작시에 트랜지스터의 백 게이트에 전원 전위를 항상 계속해서 공급할 필요가 있기 때문에, 예를 들어 상기 전원 전위를 생성하는 전원 회로를 계속해서 동작시키지 않으면 안되어, 소비 전력의 저감이 어려웠다.
상기 문제를 감안하여, 본 발명의 일 형태에서는, 소비 전력의 저감을 과제의 하나로 한다.
본 발명의 일 형태에서는, 전원 공급 제어 스위치를 사용하여, 전원 회로로부터 트랜지스터의 백 게이트에 전원 전위를 간헐적으로 공급한다. 이때, 전원 공급 제어 스위치는, 예를 들어 오프 전류가 낮은 제어 트랜지스터를 사용하여 구성된다.
전원 공급 제어 스위치를 설치함으로써, 상기 전원 공급 제어 스위치가 오프 상태일 때, 즉 트랜지스터의 백 게이트가 부유 상태일 때에, 상기 백 게이트의 전위를 일정 기간 유지할 수 있다. 따라서, 항상 전원 회로로부터 트랜지스터의 백 게이트에 전원 전위를 공급할 필요가 없어지기 때문에, 불필요할 때에 전원 회로에 대한 전원 전압의 공급을 정지할 수 있다.
이와 같이, 본 발명의 일 형태에서는, 전원 회로로부터 트랜지스터의 백 게이트에 대한 전원 전위의 공급을 간헐적으로 정지시켜서 소비 전력의 저감을 도모한다.
본 발명의 일 형태는, 전원 전위를 생성하는 전원 회로와, 전원 회로로부터 트랜지스터의 백 게이트에 대한 전원 전위의 공급을 제어하는 전원 공급 제어 스위치를 구비하고, 전원 공급 제어 스위치는, 제어 단자에 입력되는 펄스 신호에 따라서 온 상태 또는 오프 상태가 됨으로써, 전원 회로와 트랜지스터의 백 게이트의 도통을 제어하는 제어 트랜지스터를 갖는 반도체 장치이다.
또한, 본 발명의 일 형태에서는, 트랜지스터의 백 게이트에 공급하는 전원 전위를, 예를 들어 마이너스 전원 전위 또는 플러스 전원 전위의 2치로 전환함으로써, 상기 트랜지스터가 오프 상태일 때에는, 오프 전류를 저감하고, 온 상태일 때에는, 온 전류를 높게 한다. 또한, 2치에 한정되지 않고, 3치 이상의 전원 전위를 전환하여 트랜지스터의 백 게이트에 공급해도 된다.
본 발명의 일 형태는, 제1 전원 전위를 생성하는 제1 전원 회로와, 제1 전원 회로로부터 트랜지스터의 백 게이트에 대한 제1 전원 전위의 공급을 제어하는 제1 전원 공급 제어 스위치와, 제1 전원 회로에 대한 제1 전원 전압의 공급을 제어하는 제1 전원 스위치와, 제2 전원 전위를 생성하는 제2 전원 회로와, 제2 전원 회로로부터 트랜지스터의 백 게이트에 대한 제2 전원 전위의 공급을 제어하는 제2 전원 공급 제어 스위치와, 제2 전원 회로에 대한 제2 전원 전압의 공급을 제어하는 제2 전원 스위치를 갖고, 제1 전원 공급 제어 스위치는, 제어 단자에 입력되는 제1 펄스 신호에 따라서 온 상태 또는 오프 상태가 됨으로써, 제1 전원 회로와 트랜지스터의 백 게이트의 도통을 제어하는 제1 제어 트랜지스터를 갖고, 제2 전원 공급 제어 스위치는, 제어 단자에 입력되는 제2 펄스 신호에 따라서 온 상태 또는 오프 상태가 됨으로써, 제2 전원 회로와 트랜지스터의 백 게이트의 도통을 제어하는 제2 제어 트랜지스터를 갖고, 제1 및 제2 제어 트랜지스터의 채널 폭 1㎛당의 오프 전류는, 100zA 이하고, 제1 및 제2 펄스 신호의 한쪽이 하이 레벨일 때, 다른 쪽은 로우 레벨이며, 제1 전원 스위치가 오프 상태일 때, 제1 제어 트랜지스터는 오프 상태이고, 제2 전원 스위치가 오프 상태일 때, 제2 제어 트랜지스터는 오프 상태인 반도체 장치이다.
본 발명의 일 형태는, 반도체 장치를 사용한 전자 기기이다.
본 발명의 일 형태에 의해, 트랜지스터의 임계값 전압을 제어하는 경우에도, 트랜지스터의 백 게이트에 대한 전원 전위의 공급을 간헐적으로 정지할 수 있기 때문에, 소비 전력을 저감할 수 있다.
도 1은 반도체 장치의 예를 설명하기 위한 도면이다.
도 2는 트랜지스터의 오프 전류를 설명하기 위한 도면이다.
도 3은 반도체 장치의 구동 방법예를 설명하기 위한 도면이다.
도 4는 반도체 장치의 예를 설명하기 위한 도면이다.
도 5는 기능 회로의 예를 설명하기 위한 도면이다.
도 6은 반도체 장치의 예를 설명하기 위한 도면이다.
도 7은 반도체 장치의 예를 설명하기 위한 도면이다.
도 8은 반도체 장치의 구동 방법예를 설명하기 위한 도면이다.
도 9는 반도체 장치의 구동 방법예를 설명하기 위한 도면이다.
도 10은 반도체 장치의 구동 방법예를 설명하기 위한 도면이다.
도 11은 기능 회로의 예를 설명하기 위한 도면이다.
도 12는 전원 회로의 예를 설명하기 위한 도면이다.
도 13은 전원 회로의 예를 설명하기 위한 도면이다.
도 14는 전원 회로의 예를 설명하기 위한 도면이다.
도 15는 전원 회로의 예를 설명하기 위한 도면이다.
도 16은 전원 회로의 예를 설명하기 위한 도면이다.
도 17은 반도체 장치의 예를 설명하기 위한 도면이다.
도 18은 게이트 드라이버의 예를 설명하기 위한 도면이다.
도 19는 플립플롭의 예를 설명하기 위한 도면이다.
도 20은 인버터의 예를 설명하기 위한 도면이다.
도 21은 반도체 장치의 구동 방법예를 설명하기 위한 타이밍 차트이다.
도 22는 화소 회로의 예를 설명하기 위한 도면이다.
도 23은 반도체 장치의 구조 예를 설명하기 위한 도면이다.
도 24는 반도체 장치의 예를 설명하기 위한 도면이다.
도 25는 메모리 셀의 예를 설명하기 위한 도면이다.
도 26은 메모리 셀의 예를 설명하기 위한 도면이다.
도 27은 반도체 장치의 예를 설명하기 위한 도면이다.
도 28은 반도체 장치의 구조 예를 설명하기 위한 도면이다.
도 29는 전자 기기의 예를 설명하기 위한 도면이다.
본 발명에 따른 실시 형태의 예에 대하여 설명한다. 또한, 본 발명의 취지 및 범위로부터 일탈하지 않고 실시 형태의 내용을 변경하는 것은, 당업자라면 용이하다. 따라서, 예를 들어 본 발명은 하기 실시 형태의 기재 내용에 한정되지 않는다.
또한, 각 실시 형태의 내용을 서로 적절히 조합할 수 있다. 또한, 각 실시 형태의 내용을 서로 적절히 치환할 수 있다.
또한, 제1, 제2 등의 서수사는, 구성 요소의 혼동을 피하기 위해 붙이고 있으며, 각 구성 요소의 수는, 서수에 한정되지 않는다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태인 반도체 장치의 예에 대하여 설명한다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 예를 들어 센서, LSI(Large Scale Integration) 등의 집적 회로, 또는 표시 장치 등은 전부 반도체 장치에 포함된다.
본 실시 형태에 따른 반도체 장치의 구성예에 대해서, 도 1을 참조하여 설명한다.
도 1에 도시하는 반도체 장치는, 전원 회로(101)와, 전원 공급 제어 스위치(PSW라고도 함)(102)를 구비한다.
또한, 도 1에 도시하는 트랜지스터(110)는 백 게이트의 전위(VBG라고도 함)의 제어가 가능한 트랜지스터이다. 트랜지스터(110)는 예를 들어 반도체 장치를 구성하는 기능 회로(100)에 설치된다.
기능 회로(100)로는, 특정한 기능을 갖는 다양한 회로를 적용할 수 있다. 예를 들어, 기능 회로(100)로는, 예를 들어 게이트 드라이버, 소스 드라이버, LSI, 센서, 또는 화소부를 포함하는 반도체 장치 등도 포함한다.
도 1에 도시하는 전원 회로(101)는, 입력되는 전원 전압을 바탕으로 전원 전위(Vx)를 생성하는 기능을 갖는다. 또한, 전원 전압은, 전원 전위(VDD)와 전원 전위(VSS)의 전위차와 동일하다. 또한, 스위치(104)를 오프 상태로 함으로써, 전원 회로(101)에 대한 전원 전압의 공급을 정지시킬 수 있다. 또한, 도 1에 도시하는 구성에 한정되지 않고, 스위치(104)에 의해, 전원 회로(101)에 대한 전원 전위(VSS)의 공급을 제어해도 된다.
전원 회로(101)는 예를 들어 차지 펌프 또는 반전형 컨버터 등을 사용하여 구성된다. 또한, Cuk형 컨버터를 사용하여 전원 회로(101)를 구성해도 된다.
전원 공급 제어 스위치(102)는, 전원 회로(101)로부터 트랜지스터(110)의 백 게이트에 대한 전원 전위의 공급을 제어하는 기능을 갖는다.
전원 공급 제어 스위치(102)는 제어 트랜지스터(120)를 갖는다. 제어 트랜지스터(120)는, 제어 단자에 입력되는 펄스 신호에 따라서 온 상태 또는 오프 상태가 됨으로써, 전원 회로(101)와 트랜지스터(110)의 백 게이트의 도통을 제어하는 기능을 갖는다. 도 1에서는, 일례로서 제어 단자가 제어 트랜지스터(120)의 게이트로서 설명한다. 또한, 도 1에 한정되지 않고, 예를 들어 제어 트랜지스터(120)를 포함하는 아날로그 스위치 등을 사용하여 전원 공급 제어 스위치(102)를 구성해도 된다.
이때, 제어 트랜지스터(120)의 게이트에 입력되는 펄스 신호는, 예를 들어 펄스 출력 회로(105)로부터 입력된다. 펄스 신호의 펄스 간격은, 1초 이상, 바람직하게는 30초 이상, 더욱 바람직하게는 1분 이상인 것이 바람직하다. 예를 들어, 제어 신호 등에 의해 펄스 출력 회로(105)로부터 출력되는 펄스의 간격을 제어할 수 있다. 또한, 펄스의 간격은 일정하지 않아도 된다. 또한, 펄스 출력 회로(105)를 반도체 장치에 설치해도 된다.
제어 트랜지스터(120)로는, 오프 전류가 낮은 트랜지스터를 사용할 수 있다.
또한, 제어 트랜지스터(120)의 컷오프 전류의 값은, 트랜지스터(110)의 컷오프 전류의 값보다 작은 것이 바람직하다. 예를 들어, 제어 트랜지스터(120)의 채널 길이(L)와 채널 폭(W)의 비(L/W비라고도 함)를 트랜지스터(110)의 L/W비보다 크게 함으로써, 제어 트랜지스터(120)의 컷오프 전류의 값을, 트랜지스터(110)의 컷오프 전류의 값보다 작게 할 수 있다.
상기 오프 전류가 낮은 트랜지스터로는, 예를 들어 실리콘보다 밴드 갭이 넓은 산화물 반도체를 포함하는 채널 형성 영역을 갖고, 상기 채널 형성 영역이 실질적으로 i형인 트랜지스터를 적용할 수 있다. 이때, 상기 산화물 반도체의 캐리어 밀도는, 1×1014atoms/cm3 미만, 바람직하게는 1×1012atoms/cm3 미만, 더욱 바람직하게는 1×1011atoms/cm3 미만으로 하는 것이 바람직하다. 예를 들어, 수소 또는 물 등의 불순물을 가능한 한 제거하고, 산소를 공급하여 산소 결손을 가능한 한 저감시킴으로써, 상기 산화물 반도체를 포함하는 트랜지스터를 제작할 수 있다. 이때, 채널 형성 영역에서, 도너 불순물이라 불리는 수소의 양을 1×1019atoms/cm3 이하, 바람직하게는 1×1018atoms/cm3 이하로 저감하는 것이 바람직하다.
상기 산화물 반도체로는, 예를 들어 In계 금속 산화물, Zn계 금속 산화물, In-Zn계 금속 산화물, 또는 In-Ga-Zn계 금속 산화물 등을 적용할 수 있다. 또한, 상기 In-Ga-Zn계 금속 산화물에 포함되는 Ga의 일부 또는 전부 대신에 다른 금속 원소를 포함하는 금속 산화물을 사용해도 된다.
상기 다른 금속 원소로는, 예를 들어 티타늄, 지르코늄, 하프늄, 게르마늄, 주석, 란탄, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀뮴, 에르븀, 툴륨, 이테르븀 및 루테튬 중 어느 하나 또는 복수의 원소를 사용하면 된다. 이들 금속 원소는, 스테빌라이저로서의 기능을 갖는다. 또한, 이들 금속 원소의 첨가량은, 금속 산화물이 반도체로서 기능하는 것이 가능한 양이다.
이하에서는, 산화물 반도체층의 구조에 대하여 설명한다.
산화물 반도체층은, 단결정 산화물 반도체층과 비단결정 산화물 반도체층으로 크게 구별된다. 비단결정 산화물 반도체층이란, 비정질 산화물 반도체층, 미결정 산화물 반도체층, 다결정 산화물 반도체층, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)층 등을 말한다.
비정질 산화물 반도체층은, 층 중에서의 원자 배열이 불규칙하고, 결정 성분을 갖지 않은 산화물 반도체층이다. 미소 영역에서도 결정부를 갖지 않고, 층 전체가 완전한 비정질 구조인 산화물 반도체층이 전형이다.
미결정 산화물 반도체층은, 예를 들어 1nm 이상 10nm 미만의 크기의 미결정(나노 결정이라고도 함)을 포함한다. 따라서, 미결정 산화물 반도체층은, 비정질 산화물 반도체층보다 원자 배열의 규칙성이 높다. 그로 인해, 미결정 산화물 반도체층은, 비정질 산화물 반도체층보다 결함 준위 밀도가 낮다는 특징이 있다.
CAAC-OS층은, 복수의 결정부를 갖는 산화물 반도체층의 하나이며, 대부분의 결정부는, 1변이 100nm 미만인 입방체 내에 수용되는 크기이다. 따라서, CAAC-OS층에 포함되는 결정부는, 1변이 10nm 미만, 5nm 미만 또는 3nm 미만인 입방체 내에 수용되는 크기의 경우도 포함된다. CAAC-OS층은, 미결정 산화물 반도체층보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS층에 대하여 상세한 설명을 행한다.
CAAC-OS층을 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의해 관찰하면, 결정부끼리의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그로 인해, CAAC-OS층은, 결정립계에 기인하는 전자 이동도의 저하가 발생하기 어렵다고 할 수 있다.
CAAC-OS층을, 시료면과 개략 평행한 방향에서 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 층상으로 배열하고 있음을 확인할 수 있다. 금속 원자의 각 층은, CAAC-OS층의 층을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS층의 피형성면 또는 상면과 평행하게 배열한다.
한편, CAAC-OS층을, 시료면과 개략 수직인 방향에서 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에 있어서, 금속 원자가 삼각 형상 또는 육각형 형상으로 배열하고 있음을 확인할 수 있다. 그러나, 서로 다른 결정부간에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
단면 TEM 관찰 및 평면 TEM 관찰로부터, CAAC-OS층의 결정부는 배향성을 갖고 있음을 알 수 있다.
또한, 본 명세서에서, "평행"이란, 2개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5°이상 5°이하의 경우도 포함된다. 또한, "수직"이란, 2개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85°이상 95°이하의 경우도 포함된다.
또한, 본 명세서에서, 결정이 3방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
CAAC-OS층에 대하여, X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS층의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31°근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (009)면에 귀속되므로, CAAC-OS층의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 개략 수직인 방향을 향하고 있음을 확인할 수 있다.
한편, CAAC-OS층에 대하여, c축에 개략 수직인 방향에서 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56°근방에 피크가 나타나는 경우가 있다. 이 피크는, InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체층이면, 2θ를 56°근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 해서 시료를 회전시키면서 분석(φ 스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 반해, CAAC-OS층의 경우에는, 2θ를 56°근방에 고정하여 φ 스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS층에서는, 서로 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있음을 알 수 있다. 따라서, 상술한 단면 TEM 관찰에서 확인된 층상으로 배열한 금속 원자의 각 층은, 결정의 ab면에 평행한 면이다.
또한, 결정부는, CAAC-OS층을 성막했을 때 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은, CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS층의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS층의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS층 중의 결정화도가 균일하지 않아도 된다. 예를 들어, CAAC-OS층의 결정부가, CAAC-OS층의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은, 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS층에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화하여, 부분적으로 결정화도가 상이한 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS층의 out-of-plane법에 의한 해석에서는, 2θ가 31°근방의 피크 이외에, 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방의 피크는, ZnGa2O4의 결정의 (311)면에 귀속되므로, InGaZnO4의 결정을 갖는 CAAC-OS층 중의 일부에, ZnGa2O4의 결정이 포함되는 것을 나타내고 있다. CAAC-OS층은, 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS층을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 해당 트랜지스터는, 신뢰성이 높다.
또한, 산화물 반도체층은, 예를 들어 비정질 산화물 반도체층, 미결정 산화물 반도체층, CAAC-OS층 중, 2종 이상을 갖는 적층일 수도 있다.
상기 산화물 반도체를 포함하는 트랜지스터는, 밴드 갭이 넓기 때문에 열 여기에 의한 누설 전류가 적다. 또한, 반도체층 중의 캐리어가 매우 적다. 따라서, 오프 전류를 낮게 할 수 있다. 예를 들어, 실온(25℃)에서 채널 폭 1㎛당 1×10-19A(100zA) 이하이다. 보다 바람직하게는 1×10-22A(100yA) 이하이다. 트랜지스터의 오프 전류는, 낮으면 낮을수록 좋지만, 트랜지스터의 오프 전류의 하한값은, 약 1×10-30A/㎛로 어림할 수 있다.
여기서, 상기 오프 전류가 낮은 트랜지스터로서 인듐, 아연 및 갈륨을 포함하는 산화물 반도체로 채널 형성 영역을 형성한 트랜지스터의 오프 전류의 값에 대하여 설명한다.
트랜지스터의 오프 전류의 값은 매우 미소하므로, 상기 오프 전류를 측정하기 위해서는, 비교적 크기가 큰 트랜지스터를 제작하여, 실제로 흐르는 오프 전류를 어림할 필요가 있다.
일례로서, 트랜지스터의 채널 폭(W)을 1m(1000000㎛), 채널 길이(L)를 3㎛로 하고, 온도를 150℃, 125℃, 85℃로 변화시켰을 때의 채널 폭(W)이 1㎛당의 오프 전류값으로부터 어림한 아레니우스 플로트를 도 2에 도시한다.
도 2에 도시한 바와 같이, 예를 들어 27℃일 때, 채널 폭(W)이 1㎛당의 트랜지스터의 오프 전류는 1×10-25A 이하이다. 도 2에 의해, 인듐, 아연 및 갈륨을 포함하는 산화물 반도체의 채널 형성 영역을 갖는 트랜지스터의 오프 전류는, 매우 작은 것을 알 수 있다.
이상이 전원 공급 제어 스위치(102)의 설명이다.
이어서, 도 1에 도시하는 반도체 장치의 구동 방법예에 대해서, 도 3의 (A) 및 도 3의 (B)를 참조하여 설명한다. 여기에서는, 일례로서, 제어 트랜지스터(120) 및 트랜지스터(110)를 N 채널형 트랜지스터로 하고, 트랜지스터(110)의 백 게이트에 공급되는 전위가 마이너스 전원 전위(-Vx)인 것으로 하여 설명한다.
우선, 도 3의 (A)에 도시한 바와 같이, 제어 트랜지스터(120)를 온 상태로 한다. 예를 들어, 펄스 출력 회로(105)로부터 펄스 신호의 펄스를 입력함으로써, 제어 트랜지스터(120)의 게이트의 전위가 하이 레벨의 전위(H)가 되고, 제어 트랜지스터(120)가 온 상태가 된다. 또한, 제어 트랜지스터(120)를 온 상태로 하기 전에 스위치(104)를 온 상태로 함으로써, 전원 회로(101)에 전원 전압을 공급하여, 전원 회로(101)를 온 상태로 해 둔다.
제어 트랜지스터(120)이 온 상태일 때, 예를 들어 도 3의 (A)의 화살표에 도시한 바와 같이 전류가 흐르고, 전원 회로(101)로부터 트랜지스터(110)의 백 게이트에 마이너스 전원 전위(-Vx)가 공급되어, 상기 백 게이트의 전위(VBG)가 마이너스 전원 전위(-Vx)와 동등한 값이 된다.
이때, 트랜지스터(110)의 임계값 전압이 플러스의 방향으로 시프트한다.
여기서, 백 게이트의 전위에 의한 트랜지스터(110)의 임계값 전압의 변화에 대하여 도 4를 이용하여 설명한다.
도 4a는 트랜지스터(110)의 백 게이트의 전위가 기준 전위(V0)일 때를 도시하는 도면이며, 도 4b는 백 게이트의 전위가 기준 전위(V0)일 때의 트랜지스터(110)의 임계값 전압을 도시하는 도면이다. 기준 전위(V0)를, 예를 들어 0V, 소스 전위, 또는 접지 전위로 해도 된다.
도 4c는 트랜지스터(110)의 백 게이트의 전위가 마이너스 전원 전위(-Vg)일 때를 도시하는 도면이며, 도 4d는 백 게이트의 전위가 마이너스 전원 전위(-Vg)일 때의 트랜지스터(110)의 임계값 전압을 도시하는 도면이다.
예를 들어, 채널 형성 영역에 산화물 반도체를 포함하는 N 채널형의 트랜지스터는, 백 게이트의 전위를 마이너스의 값으로 하면 공핍층 폭이 넓어져, 보디 전류가 흐르기 어려워지기 때문에, 트랜지스터의 임계값 전압이 플러스의 방향으로 시프트한다. 트랜지스터(110)의 백 게이트의 전위가 기준 전위(V0)일 때는, 도 4b에 나타내는 임계값 전압인 것에 반해, 마이너스 전원 전위(-Vg)일 때는, 도 4d에 도시한 바와 같이, 플러스의 방향으로 시프트한다. 이와 같이, 트랜지스터(110)의 백 게이트의 전위를 제어함으로써, 예를 들어 노멀리 온형의 트랜지스터를 노멀리 오프형의 트랜지스터로 변화시킬 수도 있다.
또한, 도 3의 (B)에 도시한 바와 같이, 제어 트랜지스터(120)를 오프 상태로 한다. 예를 들어, 펄스 출력 회로(105)로부터 제어 트랜지스터(120)에 대한 펄스 신호의 입력을 정지시킴으로써, 제어 트랜지스터(120)의 게이트의 전위가 로우 레벨의 전위(L)가 되고, 제어 트랜지스터(120)가 오프 상태로 된다. 또한, 제어 트랜지스터(120)를 오프 상태로 한 후에 스위치(104)를 오프 상태로 함으로써, 전원 회로(101)에 대한 전원 전압의 공급을 정지시켜, 전원 회로(101)를 오프 상태로 해 둔다.
제어 트랜지스터(120)가 오프 상태일 때, 전원 회로(101)가 오프 상태가 되어, 전원 회로(101)로부터 트랜지스터(110)의 백 게이트에 대한 전원 전위의 공급이 정지한다. 또한, 트랜지스터(110)의 백 게이트가 부유 상태로 되어, 상기 백 게이트의 전위(VBG)가 유지된다.
또한, 도 3의 (A)와 마찬가지로, 전원 회로(101)가 온 상태일 때에, 제어 트랜지스터(120)를 온 상태로 함으로써, 트랜지스터(110)의 백 게이트에 전원 전위의 재공급(리차지라고도 함)을 행해도 된다. 도 1에 도시하는 반도체 장치에서는, 펄스 출력 회로(105)로부터 펄스 신호의 펄스가 입력될 때마다, 제어 트랜지스터(120)가 온 상태로 된다. 이로 인해, 제어 트랜지스터(120)가 온 상태로 될 때마다 트랜지스터(110)의 백 게이트를 리차지시킬 수 있다.
트랜지스터(110)의 백 게이트를 리차지할 경우의 전위의 변화에 대하여 도 5의 타이밍 차트에 나타내었다.
도 5에서는, 기간 T1에서, 제어 트랜지스터(120)의 게이트의 전위(VG 120이라고도 함)가 하이 레벨(H)이 된다. 이때, 제어 트랜지스터(120)가 온 상태로 되고, 트랜지스터(110)의 백 게이트의 전위(VBG 110이라고도 함)가 -Vx로 된다.
기간 T2에서는, VG 120이 로우 레벨(L)이 되고, 제어 트랜지스터(120)가 오프 상태로 된다. 트랜지스터(110)의 백 게이트는 부유 상태가 되는데, 이때, 트랜지스터의 백 게이트의 전위가 -Vx보다 서서히 높아져 가는 경우가 있다.
그러나, 기간 T3에서, 제어 트랜지스터(120)의 게이트의 전위(VG 120이라고도 함)가 다시 하이 레벨(H)로 됨으로써, 제어 트랜지스터(120)가 온 상태로 되고, 트랜지스터(110)의 백 게이트의 전위(VBG 110이라고도 함)를 -Vx로 복귀시킬(리차지) 수 있다.
도 5에 도시한 바와 같이, 트랜지스터(110)의 백 게이트를 리차지함으로써, 트랜지스터(110)의 백 게이트의 전위를 예를 들어 마이너스 전원 전위로 유지할 수 있다. 또한, 간헐적으로 트랜지스터(110)의 백 게이트를 리차지하기 때문에, 항상 전원 회로(101)를 동작시킬 필요가 없어지므로, 소비 전력을 저감할 수 있다.
이상이 도 1에 도시하는 반도체 장치의 구동 방법예의 설명이다.
도 1 내지 도 5를 참조하여 설명한 바와 같이, 본 실시 형태에 따른 반도체 장치의 일 예에서는, 전원 공급 제어 스위치에 의해, 전원 회로로부터 트랜지스터의 백 게이트에 대한 전원 전위의 공급을 제어한다. 상기 구성으로 함으로써, 전원 공급 제어 스위치가 오프 상태일 때에 백 게이트의 전위를 유지할 수가 있고, 전원 회로에 대한 전원 전압의 공급을 간헐적으로 정지시킬 수 있기 때문에, 소비 전력을 저감할 수 있다.
또한, 본 실시 형태에 따른 반도체 장치에서는, 트랜지스터(110)의 백 게이트에 상이한 복수의 전위를 전환해서 공급해도 된다. 트랜지스터(110)의 백 게이트의 전위를 전환해서 공급하는 경우의 구성예에 대하여 도 6을 이용하여 설명한다.
도 6에 나타내는 반도체 장치는, 전원 회로(101_1 및 101_2)와, 전원 공급 제어 스위치(PSW라고도 함)(102_1 및 102_2)와, 전원 스위치(104_1 및 104_2)를 갖는다. 또한, 전원 회로의 수는 도 6에 한정되지 않고, 전원 회로의 수에 따라서 전원 공급 제어 스위치 및 전원 스위치를 설치해도 된다.
또한, 도 6에서, 트랜지스터(110)는 백 게이트의 전위(VBG라고도 함)의 제어가 가능한 트랜지스터이다. 트랜지스터(110)는 예를 들어 반도체 장치를 구성하는 기능 회로(100)에 설치된다.
전원 회로(101_1)는, 입력되는 제1 전원 전압을 바탕으로 전원 전위(Vx1)를 생성하는 기능을 갖는다. 또한, 제1 전원 전압은, 전원 전위(VDD1)와 전원 전위(VSS)의 전위차와 동일하다. 또한, 전원 스위치(104_1)를 오프 상태로 함으로써, 전원 회로(101_1)에 대한 전원 전위(VDD1)의 공급을 정지시켜, 제1 전원 전압의 공급을 정지시킬 수 있다. 전원 스위치(104_1)는, 전원 회로(101_1)에 대한 제1 전원 전압의 공급을 제어하는 기능을 갖는다. 또한, 도 6에 나타내는 구성에 한정되지 않고, 전원 스위치(104_1)에 의해, 전원 회로(101_1)에 대한 전원 전위(VSS)의 공급을 제어해도 된다.
전원 회로(101_2)는, 입력되는 제2 전원 전압을 바탕으로 전원 전위(Vx2)를 생성하는 기능을 갖는다. 또한, 제2 전원 전압은, 전원 전위(VDD2)와 전원 전위(VSS)의 전위차와 동일하다. 또한, 전원 스위치(104_2)를 오프 상태로 함으로써, 전원 회로(101_2)에 대한 전원 전위(VDD2)의 공급을 정지시켜, 제2 전원 전압의 공급을 정지시킬 수 있다. 전원 스위치(104_2)는, 전원 회로(101_2)에 대한 제2 전원 전압의 공급을 제어하는 기능을 갖는다. 또한, 도 6에 나타내는 구성에 한정되지 않고, 전원 스위치(104_2)에 의해, 전원 회로(101_2)에 대한 전원 전위(VSS)의 공급을 제어해도 된다. 또한, 제1 전원 전압과 제2 전원 전압은, 상이한 값일 수도 있다.
또한, 전원 회로(101)에 클럭 신호(C_CLK)를 사용하는 경우, 전원 회로(101)에 대한 클럭 신호(C_CLK)의 공급을 제어하는 클록 공급 제어 스위치(106)를 설치하고, 클럭 신호(C_CLK)의 공급을 정지시킴으로써 전원 회로(101)를 오프 상태로 해도 된다. 예를 들어, 전원 회로(101_1, 101_2)에 클럭 신호(C_CLK)를 사용하는 경우, 도 7에 도시한 바와 같이, 전원 회로(101_1)에 대한 클럭 신호(C_CLK)의 공급을 제어하는 클록 공급 제어 스위치(106_1) 및 전원 회로(101_2)에 대한 클럭 신호(C_CLK)의 공급을 제어하는 클록 공급 제어 스위치(106_2)를 설치하고, 클럭 신호(C_CLK)의 공급을 정지시킴으로써 전원 회로(101_1) 또는 전원 회로(101_2)를 오프 상태로 해도 된다.
도 6에 나타내는 전원 공급 제어 스위치(102_1)는, 전원 회로(101_1)로부터 트랜지스터(110)의 백 게이트에 대한 전원 전위의 공급을 제어하는 기능을 갖고, 전원 공급 제어 스위치(102_2)는, 전원 회로(101_2)로부터 트랜지스터(110)의 백 게이트에 대한 전원 전위의 공급을 제어하는 기능을 갖는다.
전원 공급 제어 스위치(102_1)는, 제어 트랜지스터(120_1)를 갖고, 전원 공급 제어 스위치(102_2)는, 제어 트랜지스터(120_2)를 갖는다. 제어 트랜지스터(120_1)는, 제어 단자에 입력되는 제1 펄스 신호에 따라서 온 상태 또는 오프 상태가 됨으로써, 전원 회로(101_1)와 트랜지스터(110)의 백 게이트의 도통을 제어하는 기능을 갖고, 제어 트랜지스터(120_2)는, 제어 단자에 입력되는 제2 펄스 신호에 따라서 온 상태 또는 오프 상태가 됨으로써, 전원 회로(101_2)와 트랜지스터(110)의 백 게이트의 도통을 제어하는 기능을 갖는다. 도 6에서는, 일례로서 제어 단자가 제어 트랜지스터(120_1 및 120_2)의 게이트로서 설명한다. 또한, 도 6에 한정되지 않고, 예를 들어 제어 트랜지스터(120_1)를 포함하는 아날로그 스위치 등을 사용하여 전원 공급 제어 스위치(102_1)를 구성해도 되고, 제어 트랜지스터(120_2)를 포함하는 아날로그 스위치 등을 사용하여 전원 공급 제어 스위치(102_2)를 구성해도 된다.
이때, 제1 펄스 신호는, 펄스 출력 회로(105_1)로부터 제어 트랜지스터(120_1)에 입력되고, 제2 펄스 신호는, 펄스 출력 회로(105_2)로부터 제어 트랜지스터(120_2)에 입력된다. 또한, 제1 및 제2 펄스 신호의 펄스는 서로 중첩되지 않는 것이 바람직하고, 예를 들어 제1 및 제2 펄스 신호의 한쪽이 하이 레벨일 때, 다른 쪽이 로우 레벨인 것이 바람직하다. 또한, 제1 및 제2 펄스 신호의 펄스 간격 각각을 1초 이상, 바람직하게는 30초 이상, 더욱 바람직하게는 1분 이상으로 할 수 있다. 상기 펄스의 간격을, 예를 들어 제어 신호 등에 의해 제어할 수 있다. 또한, 펄스의 간격은 일정하지 않아도 된다. 또한, 펄스 출력 회로(105_1 및 105_2)를 반도체 장치에 설치해도 된다.
제어 트랜지스터(120_1 및 120_2)로는, 상기 오프 전류가 낮은 트랜지스터를 사용할 수 있다.
이상이 전원 공급 제어 스위치(102_1 및 102_2)의 설명이다.
이어서, 도 6에 나타내는 반도체 장치의 구동 방법예에 대해서, 도 8 내지 도 10의 모식도를 참조하여 설명한다. 여기에서는, 일례로서, 제어 트랜지스터(120_1 및 120_2)를 N 채널형 트랜지스터로 하고, 트랜지스터(110)를 N 채널형 트랜지스터로 하여 설명한다.
예를 들어, 트랜지스터(110)가 오프 상태일 때, 도 8에 도시한 바와 같이 제어 트랜지스터(120_1)를 온 상태로 하고, 제어 트랜지스터(120_2)를 오프 상태로 한다. 예를 들어, 펄스 출력 회로(105_1)에 의해, 제어 트랜지스터(120_1)의 게이트의 전위를 하이 레벨의 전위(H)로 함으로써, 제어 트랜지스터(120_1)를 온 상태로 할 수 있다. 또한, 제어 트랜지스터(120_2)의 게이트의 전위를 로우 레벨의 전위(L)로 함으로써, 제어 트랜지스터(120_2)를 오프 상태로 할 수 있다. 또한, 제어 트랜지스터(120_1)를 온 상태로 하기 전에 전원 스위치(104_1)를 온 상태로 함으로써, 전원 회로(101_1)에 제1 전원 전압을 공급하여, 전원 회로(101_1)를 온 상태로 해 둔다. 또한, 전원 스위치(104_2)를 오프 상태로 함으로써, 전원 회로(101_2)에 대한 제2 전원 전압의 공급을 정지시켜, 전원 회로(101_2)를 오프 상태로 해 둔다.
이때, 전원 회로(101_1)로부터 트랜지스터(110)의 백 게이트에 마이너스 전원 전위(-Vx)가 공급되어, 상기 백 게이트의 전위(VBG)가 마이너스 전원 전위(-Vx)와 동등한 값이 된다.
또한, 트랜지스터(110)의 임계값 전압이 플러스의 방향으로 시프트한다. 이에 의해, 예를 들어 노멀리 온형의 트랜지스터를 노멀리 오프형의 트랜지스터로 변화시킬 수 있다.
또한, 트랜지스터(110)가 온 상태일 때, 도 9에 도시한 바와 같이 제어 트랜지스터(120_2)를 온 상태로 하고, 제어 트랜지스터(120_1)를 오프 상태로 한다. 예를 들어, 펄스 출력 회로(105_1)에 의해, 제어 트랜지스터(120_1)의 게이트의 전위를 로우 레벨의 전위(L)로 함으로써, 제어 트랜지스터(120_1)를 오프 상태로 할 수 있다. 또한, 제어 트랜지스터(120_2)의 게이트의 전위를 하이 레벨의 전위(H)로 함으로써, 제어 트랜지스터(120_2)를 온 상태로 할 수 있다. 또한, 제어 트랜지스터(120_2)를 온 상태로 하기 전에 전원 스위치(104_2)를 온 상태로 함으로써, 전원 회로(101_2)에 제2 전원 전압을 공급하여, 전원 회로(101_2)를 온 상태로 해 둔다. 또한, 전원 스위치(104_1)를 오프 상태로 함으로써, 전원 회로(101_1)에 대한 제1 전원 전압의 공급을 정지시켜, 전원 회로(101_1)를 오프 상태로 해 둔다.
이때, 전원 회로(101_2)로부터 트랜지스터(110)의 백 게이트에 플러스 전원 전위(+Vx)가 공급되어, 상기 백 게이트의 전위(VBG)가 플러스 전원 전위(+Vx)와 동등한 값이 된다.
또한, 트랜지스터(110)의 임계값 전압이 마이너스의 방향으로 시프트한다. 이에 의해, 예를 들어 트랜지스터의 온 전류를 향상시킬 수 있다.
또한, 트랜지스터(110)의 백 게이트에 마이너스 전원 전위(-Vx) 또는 플러스 전원 전위(+Vx)를 공급한 후, 도 10에 도시한 바와 같이, 제어 트랜지스터(120_1 및 120_2)를 오프 상태로 한다. 또한, 전원 스위치(104_1 및 104_2)를 오프 상태로 함으로써, 전원 회로(101_1)에 대한 제1 전원 전압의 공급과 전원 회로(101_2)에 대한 제2 전원 전압을 정지시켜, 전원 회로(101_1 및 101_2)를 오프 상태로 한다.
이때, 트랜지스터(110)의 백 게이트가 부유 상태로 되어, 상기 백 게이트의 전위(VBG)가 유지된다.
그 후, 트랜지스터(110)가 오프 상태일 때에 제어 트랜지스터(120_1)를 온 상태로 하고, 제어 트랜지스터(120_2)를 오프 상태로 하여 트랜지스터(110)의 백 게이트에 전원 전위의 재공급(리차지라고도 함)을 행해도 된다. 또한, 트랜지스터(110)가 온 상태일 때에 제어 트랜지스터(120_2)를 온 상태로 하고, 제어 트랜지스터(120_1)를 오프 상태로 하여 트랜지스터(110)의 백 게이트에 전원 전위의 재공급(리차지라고도 함)을 행해도 된다.
이상이 도 6에 나타내는 반도체 장치의 구동 방법예의 설명이다.
도 1 내지 도 10을 참조하여 설명한 바와 같이, 본 실시 형태에 따른 반도체 장치의 일 예에서는, 전원 공급 제어 스위치에 의해, 전원 회로로부터 트랜지스터의 백 게이트에 대한 전원 전위의 공급을 제어한다. 상기 구성으로 함으로써, 전원 공급 제어 스위치가 오프 상태일 때에 백 게이트의 전위를 유지할 수가 있고, 전원 회로에 대한 전원 전압의 공급을 간헐적으로 정지시킬 수 있기 때문에, 소비 전력을 저감할 수 있다.
또한, 본 실시 형태에 따른 반도체 장치의 일 예에서는, 복수의 전원 전위를 전환하여 트랜지스터의 백 게이트에 공급함으로써, 예를 들어 트랜지스터가 오프 상태일 때에는, 트랜지스터의 오프 전류를 낮게 하고, 온 상태일 때에는 온 전류를 높게 한다. 이에 의해, 트랜지스터의 상태를 최적화할 수 있다.
여기서, 도 1 또는 도 6에 나타내는 기능 회로(100)의 예에 대하여 도 11을 이용하여 설명한다.
도 11의 (A)는 기능 회로(100)가 게이트 드라이버일 경우에 대하여 나타내고 있다.
도 11의 (A)에 도시한 바와 같이, 반도체 장치는, 게이트 드라이버를 갖고, 게이트 드라이버는, 시프트 레지스터(200)를 갖고, 시프트 레지스터(200)는 플립플롭(FF라고도 함)(201_1 내지 201_n)(n은 자연수)을 갖는다. 또한, 도 11의 (A)에서는 n이 3 이상인 경우를 나타내고 있다.
플립플롭(201_1 내지 201_n) 각각은, 트랜지스터(211)와, 트랜지스터(212)를 갖는다. 트랜지스터(211 및 212) 각각은, 플립플롭의 출력 신호의 전위를 제어한다. 이때, 트랜지스터(211 및 212) 각각의 백 게이트는, 예를 들어 전원 공급 제어 스위치에 접속된다. 전원 공급 제어 스위치는, 펄스 신호에 따라서 온 상태 또는 오프 상태가 됨으로써, 전원 회로와 트랜지스터(211 및 212)의 백 게이트와의 도통을 제어한다. 즉, 트랜지스터(211 및 212)가 예를 들어 도 1에 도시하는 트랜지스터(110)에 상당한다.
시프트 레지스터(200)는, 플립플롭(201_1 내지 201_n)의 출력 신호인 신호(OUT_1 내지 OUT_n)의 펄스를 차례로 출력한다.
또한, 도 11의 (A)에 나타내는 구성은, 게이트 드라이버에 한정되지 않고, 소스 드라이버 등의 다른 회로에도 적용할 수 있다.
도 11의 (B)는 기능 회로(100)가 LSI(집적 회로)인 경우에 대하여 나타내고 있다.
도 11의 (B)에 도시한 바와 같이, 반도체 장치는, 논리 회로(220)를 갖는다.
논리 회로(220)는, 트랜지스터(231 및 232)로 구성된다. 트랜지스터(231)의 소스 및 드레인의 한쪽에는, 전원 전위(VDD)가 공급되고, 다른 쪽의 전위가 출력 신호(OUT)의 전위가 된다. 또한, 트랜지스터(231)의 게이트에는, 전위(Vy)가 공급되어, 전위(Vy)에 의해, 트랜지스터(231)의 채널 저항이 설정된다. 또한, 트랜지스터(232)의 소스 및 드레인의 한쪽은, 전원 전위(VSS)가 공급되고, 다른 쪽은 트랜지스터(231)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(232)의 게이트의 전위가 입력 신호(IN)의 전위가 된다. 또한, 전원 전위(VDD) 및 전원 전위(VSS) 중, 전원 전위(VDD)는, 상대적으로 높은 고전원 전위이며, 전원 전위(VSS)는 상대적으로 낮은 저전원 전위이다. 트랜지스터(231)는, 출력 신호(OUT)의 전위를 제1 전위로 설정할 지의 여부를 제어하고, 트랜지스터(232)는, 출력 신호(OUT)의 전위를 제2 전위로 설정할 지의 여부를 제어한다. 또한, 트랜지스터(231 및 232)의 백 게이트 각각은, 전원 공급 제어 스위치에 전기적으로 접속된다. 전원 공급 제어 스위치는, 펄스 신호에 따라서 온 상태 또는 오프 상태로 됨으로써, 전원 회로와 트랜지스터(231 및 232)의 백 게이트와의 도통을 제어한다. 트랜지스터(231 및 232) 각각이 갖는 백 게이트의 전위를 제어함으로써, 예를 들어 트랜지스터(231 및 232) 각각이 노멀리 온형의 트랜지스터라도 노멀리 오프형의 트랜지스터로서 구동시킬 수 있다. 또한, 도 11의 (B)에서는, 논리 회로(220)가 인버터인 예를 나타냈지만, 이에 한정되지 않고, 다른 논리 회로를 사용해도 된다.
도 11의 (C)는 기능 회로(100)가 센서일 경우에 대하여 나타내고 있다.
도 11의 (C)에 도시한 바와 같이, 반도체 장치는, 센서 소자(240)와, 증폭 트랜지스터(241)와, 선택 트랜지스터(242)를 갖는다.
센서 소자(240)로는, 예를 들어 광 센서 소자 또는 온도 센서 소자 등을 사용할 수 있다.
증폭 트랜지스터(241)의 소스 또는 드레인의 전위가 출력 신호의 전위가 된다.
선택 트랜지스터(242)의 백 게이트는, 전원 공급 제어 스위치에 전기적으로 접속된다.
이때, 전원 공급 제어 스위치는, 펄스 신호에 따라서 온 상태 또는 오프 상태로 됨으로써, 전원 회로와 선택 트랜지스터(242)의 백 게이트와의 도통을 제어한다. 선택 트랜지스터(242)가 갖는 백 게이트의 전위를 제어함으로써, 예를 들어 선택 트랜지스터(242) 각각이 노멀리 온형의 트랜지스터라도 노멀리 오프형의 트랜지스터로서 구동시킬 수 있다. 선택 트랜지스터(242)는, 온 상태 또는 오프 상태로 됨으로써, 센서 소자(240)와 증폭 트랜지스터(241)의 게이트와의 도통을 제어하는 기능을 갖는다.
도 11의 (D)는, 화소부를 포함하는 반도체 장치의 경우에 대하여 나타내고 있다.
도 11의 (D)에 도시한 바와 같이, 반도체 장치는, 발광 소자(260)와, 구동 트랜지스터(261)와, 선택 트랜지스터(262)와, 유지 용량(263)을 갖는다.
발광 소자(260)는, 화소에 입력되는 데이터 신호에 따라서 표시 상태가 설정된다.
구동 트랜지스터(261)의 백 게이트는, 예를 들어 전원 공급 제어 스위치에 전기적으로 접속된다. 구동 트랜지스터(261)는, 데이터 신호에 따라서 발광 소자(260)에 흐르는 전류량을 설정하는 기능을 갖는다. 전원 공급 제어 스위치는, 펄스 신호에 따라서 온 상태 또는 오프 상태로 됨으로써, 전원 회로와 구동 트랜지스터(261)의 백 게이트와의 도통을 제어한다. 구동 트랜지스터(261)의 백 게이트의 전위를 제어함으로써, 예를 들어 구동 트랜지스터(261)가 노멀리 온형의 트랜지스터인 경우에도, 노멀리 오프형의 트랜지스터로서 구동시킬 수 있다.
선택 트랜지스터(262)는, 온 상태 또는 오프 상태로 됨으로써, 화소에 대한 데이터 신호의 입력이 제어된다. 또한, 선택 트랜지스터(262)의 백 게이트의 전위를 제어해도 된다.
유지 용량(263)은 화소에 입력되는 데이터 신호에 따른 전위를 유지하는 기능을 갖는다. 또한, 유지 용량(263)을 반드시 설치하지 않아도 된다.
도 11의 (D)에 도시한 바와 같이, 화소에는, 표시 소자와, 트랜지스터가 적어도 설치된다.
도 11에 도시한 바와 같이, 다양한 기능 회로를 사용하여 반도체 장치를 구성할 수 있다. 또한, 이것에 한정되지 않고, 기억 장치나 프로세서 등을 사용하여 반도체 장치를 구성해도 된다.
이어서, 도 6에 나타내는 전원 회로(101_1)의 예를 도 12 내지 도 14에 도시한다. 또한, 전원 회로(101_1)에 적용 가능한 구성은, 전원 회로(101)에도 적용할 수 있다.
도 12의 (A)에 나타내는 전원 회로(101_1)는, 다이오드(311a_1 내지 311a_n)(n은 자연수)와, 용량 소자(312a_1 내지 312a_n)와, 용량 소자(313a)를 갖는다. 또한, 도 12의 (A)에서는, 일례로서 n이 4 이상인 경우를 나타내고 있다.
다이오드(311a_1)의 캐소드에는, 전원 전위(VDD1)(도 1에서는 전원 전위(VDD))가 공급된다.
다이오드(311a_k)(k는 2 이상의 자연수)의 캐소드는, 다이오드(311a_k-1)의 애노드에 전기적으로 접속된다.
용량 소자(312a_m)(m은 n 이하의 자연수) 중 m이 홀수인 용량 소자의 한 쌍의 전극의 한쪽에는, 클럭 신호(C_CLK)가 입력된다.
용량 소자(312a_m) 중, m이 짝수인 용량 소자의 한 쌍의 전극의 한쪽에는, 클럭 신호(C_CLK)의 반전 신호인 반전 클럭 신호(/C_CLK)가 입력된다.
또한, 용량 소자(312a_m)의 한 쌍의 전극의 다른 쪽은, 다이오드(311a_m)의 애노드에 전기적으로 접속된다.
용량 소자(313a)의 한 쌍의 전극의 한쪽에는, 전원 전위(VSS)가 부여되고, 다른 쪽은, 다이오드(311a_n)의 애노드에 전기적으로 접속된다.
도 12의 (A)에 나타내는 전원 회로(101_1)에서는, 클럭 신호(C_CLK)와 반전 클럭 신호(/C_CLK) 각각이 하이 레벨과 로우 레벨로 교대로 변화함으로써, 용량 소자(312a_1 내지 312a_n)의 전압이 강압된다. 또한, 용량 소자(312a_k)의 전압은, 용량 소자(312a_k-1)의 전압보다 낮아진다. 이에 의해, 신호(OUT)로서 마이너스 전원 전위(-Vx)를 출력할 수 있다.
도 12의 (B)에 나타내는 전원 회로(101_1)는, 트랜지스터(321a_1 내지 321a_3)와, 용량 소자(322a_1 내지 322a_3)와, 트랜지스터(323a_1 내지 323a_3)와, 트랜지스터(324a_1 내지 324a_3)와, 트랜지스터(325a)와, 용량 소자(326a)를 갖는다. 또한, 도 12의 (B)에 나타내는 전원 회로(101_1)에서는, 입력되는 전원 전위(VDD1)의 3배의 전원 전위를 생성하는 경우에 대하여 설명하지만, 이것에 한정되지 않는다.
트랜지스터(321a_i)(i는 3 이하의 자연수)의 소스 및 드레인의 한쪽에는, 전원 전위(VDD1)가 공급된다. 또한, 트랜지스터(321a_i)의 게이트에는, 클럭 신호(C_CLK)가 입력된다.
용량 소자(322a_i)의 한 쌍의 전극의 한쪽은, 트랜지스터(321a_i)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
트랜지스터(323a_1)의 소스 및 드레인의 한쪽에는, 전원 전위(VSS)가 공급되고, 다른 쪽은, 용량 소자(322a_1)의 한 쌍의 전극의 한쪽에 전기적으로 접속된다. 또한, 트랜지스터(323a_1)의 게이트에는, 반전 클럭 신호(/C_CLK)가 입력된다.
트랜지스터(323a_j)(j는 2 이상 3 이하의 자연수)의 소스 및 드레인의 한쪽은, 용량 소자(322a_j-1)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속되고, 다른 쪽은, 용량 소자(322a_j)의 한 쌍의 전극의 한쪽에 전기적으로 접속된다. 또한, 트랜지스터(323a_j)의 게이트에는, 반전 클럭 신호(/C_CLK)가 입력된다.
트랜지스터(324a_i)의 소스 및 드레인의 한쪽에는, 전원 전위(VSS)가 공급되고, 다른 쪽은, 용량 소자(322a_i)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속된다.
트랜지스터(325a)의 소스 및 드레인의 한쪽은, 용량 소자(322a_3)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(325a)의 게이트에는, 반전 클럭 신호(/C_CLK)가 입력된다.
용량 소자(326a)의 한 쌍의 전극의 한쪽에는, 전원 전위(VDD1)가 공급되고, 다른 쪽은 트랜지스터(325a)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
도 12의 (B)에 나타내는 전원 회로에서는, 클럭 신호(C_CLK)와 반전 클럭 신호(/C_CLK) 각각이 하이 레벨과 로우 레벨로 교대로 변화함으로써, 용량 소자(322a_1 내지 322a_3)의 전압이 강압된다. 이에 의해, 신호(OUT)로서 마이너스 전원 전위(-Vx)를 출력할 수 있다.
도 13의 (A)에 나타내는 전원 회로(101_1)는, 트랜지스터(331a 내지 334a)와, 용량 소자(335a 및 336a)를 갖는다.
트랜지스터(331a)의 소스 및 드레인의 한쪽에는, 전원 전위(VDD1)가 공급된다.
또한, 트랜지스터(331a)의 게이트에는, 클럭 신호(C_CLK)가 입력된다.
트랜지스터(332a)의 소스 및 드레인의 한쪽에는, 전원 전위(VSS)가 공급된다.
또한, 트랜지스터(332a)의 게이트에는, 클럭 신호(C_CLK)가 입력된다.
트랜지스터(333a)의 소스 및 드레인의 한쪽은, 트랜지스터(331a)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽에는 전원 전위(VSS)가 공급된다. 또한 트랜지스터(333a)의 게이트에는, 클럭 신호(C_CLK)의 반전 신호인 반전 클럭 신호(/C_CLK)가 입력된다.
트랜지스터(334a)의 소스 및 드레인의 한쪽은, 트랜지스터(332a)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽의 전위가 출력 신호(OUT)의 전위, 즉 트랜지스터(110)의 백 게이트에 출력하기 위한 전원 전위가 된다. 트랜지스터(334a)의 게이트에는, 반전 클럭 신호(/C_CLK)가 입력된다.
용량 소자(335a)의 한 쌍의 전극의 한쪽은, 트랜지스터(331a)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽은, 트랜지스터(332a)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
용량 소자(336a)의 한 쌍의 전극의 한쪽에는, 전원 전위(VSS)가 공급되고, 다른 쪽은, 트랜지스터(334a)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
도 13의 (A)에 나타내는 전원 회로(101_1)에서는, 클럭 신호(C_CLK) 및 반전 클럭 신호(/C_CLK)에 따라서, 트랜지스터(331a 및 332a)와, 트랜지스터(333a 및 334a)가 교대로 온 상태 또는 오프 상태가 되고, 입력되는 제1 전원 전압을 강압함으로써, 트랜지스터(110)의 백 게이트에 입력하기 위한 전원 전위를 생성할 수 있다.
도 13의 (B)에 나타내는 전원 회로(101_1)는, 트랜지스터(341a)와, 다이오드(342a)와, 유도 소자(343a)와, 용량 소자(344a)를 갖는다.
트랜지스터(341a)의 소스 및 드레인의 한쪽에는, 전원 전위(VDD1)가 공급된다. 트랜지스터(341a)의 게이트에는, 펄스 신호가 입력된다.
다이오드(342a)의 애노드의 전위는, 신호(OUT)의 전위, 즉 트랜지스터(110)의 백 게이트에 입력되는 전원 전위가 되고, 캐소드는, 트랜지스터(341a)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
유도 소자(343a)의 한쪽의 단자는, 트랜지스터(341a)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽의 단자에는 전원 전위(VSS)가 공급된다.
용량 소자(344a)의 한 쌍의 전극의 한쪽은, 다이오드(342a)의 애노드에 전기적으로 접속되고, 다른 쪽에는 전원 전위(VSS)가 공급된다.
도 13의 (B)에 나타내는 전원 회로(101_1)에서는, 트랜지스터(341a)를 온 상태로 함으로써, 다이오드(342a)가 비도통 상태가 되어, 유도 소자(343a)에 전류가 흐른다. 이때, 유도 소자(343a)에 기전력(V1)이 인가된다. 이때, 용량 소자(344a)에 인가되는 전압은 변화하지 않는다. 또한, 트랜지스터(341a)를 오프 상태로 함으로써, 유도 소자(343a)에서는, 자신의 자계의 변화를 억제하기 위하여 기전력(V1)과는 역의 방향의 기전력(V2)이 발생하여, 다이오드(342a)가 도통 상태가 된다. 이때, 유도 소자(343a) 및 다이오드(342a)를 통해 전류가 흐르고, 용량 소자(344a)에 인가되는 전압이 변화함으로써, 트랜지스터(110)의 백 게이트에 입력하기 위한 전원 전위를 생성할 수 있다.
도 14에 도시하는 전원 회로(101_1)는, 트랜지스터(361_1 내지 361_3)와, 용량 소자(362_1 내지 362_3)와, 트랜지스터(363_1 내지 363_3)와, 트랜지스터(364_1 내지 364_3)와, 트랜지스터(365 내지 368)와, 용량 소자(369 및 370)를 갖는다. 또한, 도 14에 도시하는 전원 회로(101_1)에서는, 입력되는 전원 전위(VDD1)의 -3배의 전원 전위를 생성하는 경우를 설명하지만, 이것에 한정되지 않는다.
트랜지스터(361_i)(i는 3 이하의 자연수)의 소스 및 드레인의 한쪽에는, 전원 전위(VSS)가 공급된다. 또한, 트랜지스터(361_i)의 게이트에는, 클럭 신호(C_CLK)가 입력된다.
용량 소자(362_i)의 한 쌍의 전극의 한쪽은, 트랜지스터(361_i)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
트랜지스터(363_1)의 소스 및 드레인의 한쪽에는, 전원 전위(VDD1)가 공급되고, 다른 쪽은, 용량 소자(362_1)의 한 쌍의 전극의 한쪽에 전기적으로 접속된다. 또한, 트랜지스터(363_1)의 게이트에는, 반전 클럭 신호(/C_CLK)가 입력된다.
트랜지스터(363_j)(j는 2 이상 3 이하의 자연수)의 소스 및 드레인의 한쪽은, 용량 소자(362_j-1)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속되고, 다른 쪽은, 용량 소자(362_j)의 한 쌍의 전극의 한쪽에 전기적으로 접속된다. 또한, 트랜지스터(363_j)의 게이트에는, 반전 클럭 신호(/C_CLK)가 입력된다.
트랜지스터(364_i)의 소스 및 드레인의 한쪽에는, 전원 전위(VDD1)가 공급되고, 다른 쪽은, 용량 소자(362_i)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속된다.
트랜지스터(365)의 소스 및 드레인의 한쪽은, 용량 소자(362a_3)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(365)의 게이트에는, 반전 클럭 신호(/C_CLK)가 입력된다.
트랜지스터(366)의 소스 및 드레인의 한쪽에는, 전원 전위(VSS)가 공급된다. 또한, 트랜지스터(366)의 게이트에는, 반전 클럭 신호(/C_CLK)가 입력된다.
트랜지스터(367)의 소스 및 드레인의 한쪽은, 트랜지스터(365)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽에는 전원 전위(VSS)가 공급된다. 또한, 트랜지스터(367)의 게이트에는, 클럭 신호(C_CLK)가 입력된다.
트랜지스터(368)의 소스 및 드레인의 한쪽은, 트랜지스터(366)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽의 전위가 출력 신호(OUT)의 전위, 즉 트랜지스터(110)의 백 게이트에 출력하기 위한 전원 전위가 된다. 트랜지스터(368)의 게이트에는, 클럭 신호(C_CLK)가 입력된다.
용량 소자(369)의 한 쌍의 전극의 한쪽은, 트랜지스터(365)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽은, 트랜지스터(366)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
용량 소자(370)의 한 쌍의 전극의 한쪽에는, 전원 전위(VSS)가 공급되고, 다른 쪽은, 트랜지스터(368)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
도 14에 도시하는 전원 회로(101_1)에서는, 클럭 신호(C_CLK) 및 반전 클럭 신호(/C_CLK)에 따라, 용량 소자(362_1 내지 362_3)의 전압이 승압된다. 또한, 트랜지스터(365 및 366)와, 트랜지스터(367 및 368)가 교대로 온 상태 또는 오프 상태가 되어, 용량 소자(362_3)의 전압을 마이너스 전압으로 강압함으로써, 트랜지스터(110)의 백 게이트에 입력하기 위한 전원 전위를 생성할 수 있다.
또한, 전원 회로(101_2)의 예를 도 15 및 도 16에 나타내었다.
도 15의 (A)에 나타내는 전원 회로(101_2)는, 다이오드(311b_1 내지 311b_n)(n은 자연수)와, 용량 소자(312b_1 내지 312b_n)와, 용량 소자(313b)를 갖는다. 또한, 도 15의 (A)에서는, 일례로서 n이 4 이상인 경우를 나타내고 있다.
다이오드(311b_1)의 애노드에는, 전원 전위(VDD2)가 공급된다.
다이오드(311b_k)(k는 2 이상의 자연수)의 애노드는, 다이오드(311b_k-1)의 캐소드에 전기적으로 접속된다.
용량 소자(312b_m)(m은 n 이하의 자연수) 중 m이 홀수인 용량 소자의 한 쌍의 전극의 한쪽에는, 클럭 신호(C_CLK)가 입력된다.
용량 소자(312b_m) 중, m이 짝수인 용량 소자의 한 쌍의 전극의 한쪽에는, 클럭 신호(C_CLK)의 반전 신호인 반전 클럭 신호(/C_CLK)가 입력된다.
또한, 용량 소자(312b_m)의 한 쌍의 전극의 다른 쪽은, 다이오드(311b_m)의 캐소드에 전기적으로 접속된다.
용량 소자(313b)의 한 쌍의 전극의 한쪽에는, 전원 전위(VSS)가 부여되고, 다른 쪽은, 다이오드(311b_n)의 캐소드에 전기적으로 접속된다.
도 15의 (A)에 나타내는 전원 회로(101_2)에서는, 클럭 신호(C_CLK)와 반전 클럭 신호(/C_CLK) 각각이 하이 레벨과 로우 레벨로 교대로 변화함으로써, 용량 소자(312b_1 내지 312b_n)의 전압이 승압된다. 또한, 용량 소자(312b_k)의 전압은, 용량 소자(312b_k-1)의 전압보다 높아진다. 이에 의해, 신호(OUT)로서 플러스 전원 전위(Vx)를 출력할 수 있다.
도 15의 (B)에 나타내는 전원 회로(101_2)는, 트랜지스터(321b_1 내지 321b_3)와, 용량 소자(322b_1 내지 322b_3)와, 트랜지스터(323b_1 내지 323b_3)와, 트랜지스터(324b_1 내지 324b_3)와, 트랜지스터(325b)와, 용량 소자(326b)를 갖는다. 또한, 도 15의 (B)에 나타내는 전원 회로(101_2)에서는, 입력되는 전원 전위(VDD2)의 3배의 전원 전위를 생성하는 경우를 설명하지만, 이것에 한정되지 않는다.
트랜지스터(321b_i)(i는 3 이하의 자연수)의 소스 및 드레인의 한쪽에는, 전원 전위(VSS)가 공급된다. 또한, 트랜지스터(321b_i)의 게이트에는, 클럭 신호(C_CLK)가 입력된다.
용량 소자(322b_i)의 한 쌍의 전극의 한쪽은, 트랜지스터(321b_i)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
트랜지스터(323b_1)의 소스 및 드레인의 한쪽에는, 전원 전위(VDD2)가 공급되고, 다른 쪽은, 용량 소자(322b_1)의 한 쌍의 전극의 한쪽에 전기적으로 접속된다. 또한, 트랜지스터(323b_1)의 게이트에는, 반전 클럭 신호(/C_CLK)가 입력된다.
트랜지스터(323b_j)(j는 2 이상 3 이하의 자연수)의 소스 및 드레인의 한쪽은, 용량 소자(322b_j-1)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속되고, 다른 쪽은, 용량 소자(322b_j)의 한 쌍의 전극의 한쪽에 전기적으로 접속된다. 또한, 트랜지스터(323b_j)의 게이트에는, 반전 클럭 신호(/C_CLK)가 입력된다.
트랜지스터(324b_i)의 소스 및 드레인의 한쪽에는, 전원 전위(VDD2)가 공급되고, 다른 쪽은, 용량 소자(322b_i)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속된다.
트랜지스터(325b)의 소스 및 드레인의 한쪽은, 용량 소자(322b_3)의 한 쌍의 전극의 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(325b)의 게이트에는, 반전 클럭 신호(/C_CLK)가 입력된다.
용량 소자(326b)의 한 쌍의 전극의 한쪽은, 전원 전위(VSS)가 공급되고, 다른 쪽은, 트랜지스터(325b)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
도 15의 (B)에 나타내는 전원 회로(101_2)에서는, 클럭 신호(C_CLK)와 반전 클럭 신호(/C_CLK) 각각이 하이 레벨과 로우 레벨로 교대로 변화함으로써, 용량 소자(322b_1 내지 322b_3)의 전압이 승압된다. 이에 의해, 신호(OUT)로서 플러스 전원 전위(+Vx)를 출력할 수 있다.
도 16의 (A)에 나타내는 전원 회로(101_2)는, 트랜지스터(331b 내지 334b)와, 용량 소자(335b 및 336b)를 갖는다.
트랜지스터(331b)의 소스 및 드레인의 한쪽에는, 전원 전위(VSS)가 공급된다. 또한, 트랜지스터(331b)의 게이트에는, 클럭 신호(C_CLK)가 입력된다.
트랜지스터(332b)의 소스 및 드레인의 한쪽에는, 전원 전위(VDD2)가 공급된다. 또한, 트랜지스터(332b)의 게이트에는, 클럭 신호(C_CLK)가 입력된다.
트랜지스터(333b)의 소스 및 드레인의 한쪽은, 트랜지스터(331b)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽에는 전원 전위(VDD2)가 공급된다. 또한 트랜지스터(333b)의 게이트에는, 클럭 신호(C_CLK)의 반전 신호인 반전 클럭 신호(/C_CLK)가 입력된다.
트랜지스터(334b)의 소스 및 드레인의 한쪽은, 트랜지스터(332b)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽의 전위가 출력 신호(OUT)의 전위, 즉 트랜지스터(110)의 백 게이트에 출력하기 위한 전원 전위가 된다. 트랜지스터(334b)의 게이트에는, 반전 클럭 신호(/C_CLK)가 입력된다.
용량 소자(335b)의 한 쌍의 전극의 한쪽은, 트랜지스터(331b)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽은, 트랜지스터(332b)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
용량 소자(336b)의 한 쌍의 전극의 한쪽에는, 전원 전위(VSS)가 공급되고, 다른 쪽은, 트랜지스터(334b)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
도 16의 (A)에 나타내는 전원 회로(101_2)에서는, 클럭 신호(C_CLK) 및 반전 클럭 신호(/C_CLK)에 따라, 트랜지스터(331b 및 332b)와, 트랜지스터(333b 및 334b)가 교대로 온 상태 또는 오프 상태로 되어, 입력되는 제2 전원 전압을 승압함으로써, 트랜지스터(110)의 백 게이트에 입력하기 위한 전원 전위를 생성할 수 있다.
도 16의 (B)에 나타내는 전원 회로(101_2)는, 트랜지스터(341b)와, 다이오드(342b)와, 유도 소자(343b)와, 용량 소자(344b)를 갖는다.
트랜지스터(341b)의 소스 및 드레인의 한쪽에는, 전원 전위(VSS)가 공급된다. 트랜지스터(341b)의 게이트에는, 펄스 신호가 입력된다.
다이오드(342b)의 애노드는, 트랜지스터(341b)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 캐소드의 전위는, 신호(OUT)의 전위, 즉 트랜지스터(110)의 백 게이트에 입력되는 전원 전위(Vx2)가 된다.
유도 소자(343b)의 한쪽의 단자에는, 전원 전위(VDD2)가 공급되고, 다른 쪽의 단자는 트랜지스터(341b)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
용량 소자(344b)의 한 쌍의 전극의 한쪽에는, 전원 전위(VSS)가 공급되고, 다른 쪽은, 다이오드(342b)의 캐소드에 전기적으로 접속된다.
도 16의 (B)에 나타내는 전원 회로(101_2)에서는, 트랜지스터(341b)를 온 상태로 함으로써, 다이오드(342b)가 비도통 상태가 되어, 유도 소자(343b)에 전류가 흐른다. 이때, 유도 소자(343b)에 기전력(V1)이 인가된다. 이때, 용량 소자(344b)에 인가되는 전압은 변화하지 않는다. 또한, 트랜지스터(341b)를 오프 상태로 함으로써, 유도 소자(343b)에서는, 자신의 자계의 변화를 억제하기 위하여 기전력(V1)과는 역의 방향의 기전력(V2)이 발생하여, 다이오드(342b)가 도통 상태가 된다. 이때, 유도 소자(343b) 및 다이오드(342b)를 통해 전류가 흐르고, 용량 소자(344b)에 인가되는 전압이 변화함으로써, 트랜지스터(110)의 백 게이트에 입력하기 위한 전원 전위를 생성할 수 있다.
이상이 전원 회로(101_2)의 예의 설명이다.
(실시 형태 2)
본 실시 형태에서는, 화상의 표시가 가능한 반도체 장치의 예에 대하여 설명한다.
우선, 본 실시 형태에 따른 반도체 장치의 구성예에 대해서, 도 17을 참조하여 설명한다.
도 17에 나타내는 반도체 장치는, X행 Y열(X 및 Y는 2 이상의 자연수)로 배치된 복수의 화소 회로(910)와, 소스 드라이버(901)와, 데이터 신호선(DL_1 내지 DL_Y)과, 게이트 드라이버(902)와, 게이트 신호선(GL_1 내지 GL_X)과, 전원 회로(903)와, 전원 공급 제어 스위치(921)와, 전원 공급 제어 스위치(922)를 구비한다. 또한, 게이트 신호선(GL_1 내지 GL_X) 각각은, 게이트 신호마다 복수 설치해도 된다.
예를 들어, 적(R) 표시용, 녹(G) 표시용 및 청(B) 표시용의 3종의 화소 회로(910)에 의해 하나의 화소를 구성할 수 있다.
데이터 신호선(DL_1 내지 DL_Y)의 전위는, 소스 드라이버(901)에 의해 제어된다. 소스 드라이버(901)는, 예를 들어 아날로그 스위치, 래치 회로 및 연산 증폭기 등을 사용하여 구성된다. 도 17에 나타내는 반도체 장치에서는, 데이터 신호선(DL_1 내지 DL_Y)을 통해 복수의 화소 회로(910)에 데이터가 입력된다.
게이트 신호선(GL_1 내지 GL_X)의 전위는, 게이트 드라이버(902)에 의해 제어된다. 또한, 게이트 드라이버(902)는, 화소 회로(910)와 동일한 공정에 의해, 동일한 기판 위에 형성할 수도 있다. 게이트 드라이버(902)는, 예를 들어 시프트 레지스터를 사용하여 구성된다. 게이트 신호선(GL_1 내지 GL_X)는, 데이터를 입력하는 화소 회로(910)를 선택하는 게이트 신호가 입력되는 배선이다.
또한, 화소 회로(910), 소스 드라이버(901) 및 게이트 드라이버(902)에는, 전원 회로(903)에 의해 전원 전위 또는 전원 전압이 공급된다. 또한, 전원 회로(903)는, 화소 회로(910)와 다른 기판에 형성하여, 배선 등에 의해 접속해도 된다.
또한, 게이트 드라이버(902) 내의 트랜지스터의 백 게이트에는, 전원 공급 제어 스위치(921)를 통해 전위(BG1)가 부여되고, 전원 공급 제어 스위치(922)를 통해 전위(BG2)가 공급된다. 전위(BG1 및 BG2)는, 트랜지스터의 백 게이트에 공급되는 전위이다. 전원 공급 제어 스위치(921) 및 전원 공급 제어 스위치(922)의 구성으로는, 전원 공급 제어 스위치(102)의 구성을 적용할 수 있다.
또한, 게이트 드라이버(902)의 예에 대하여 도 18에 나타내었다.
도 18에 나타내는 게이트 드라이버(902)는, 시프트 레지스터(30)와, 인버터(42_1 내지 42_N+1)와, 인버터(53_1 내지 53_N+1)를 갖는다. 또한, 시프트 레지스터(30)는 플립플롭(FF31_1 내지 31_N+1)을 갖는다.
또한, 도 18에 나타내는 게이트 드라이버의 각 구성 요소에 대하여 도 19 내지 도 21을 이용하여 설명한다.
도 19의 (A)에 도시한 바와 같이, 도 18에 나타내는 플립플롭(31_1 내지 31_N) 각각에는, 세트 신호(LIN), 리셋 신호(RIN), 클럭 신호(CLK1 및 CLK2), 펄스폭 제어 신호(PWC1 및 PWC2) 및 초기화 신호(INIRES)가 입력된다. 또한, 도 18에서는, 편의를 위해, 전원 전위 및 전위(BG1, BG2)가 입력되는 단자를 생략하고 있다. 또한, 도 19의 (A)에 나타내는 플립플롭은, 신호(FFOUT), 신호(GOUT1) 및 신호(GOUT2)를 출력한다. 또한, 초기화 신호(INIRES)는, 예를 들어 플립플롭을 초기화하고 싶은 경우 등에 사용하는 신호이며, 초기화 신호(INIRES)의 펄스를 플립플롭에 입력함으로써, 플립플롭은 초기화된다. 또한, 반드시 초기화 신호(INIRES)를 플립플롭에 입력하지 않아도 된다.
또한, 플립플롭(31_N+1)의 구성은, 리셋 신호(RIN)가 입력되지 않는 것을 제외하고, 다른 플립플롭과 동일한 구성이다.
또한, 도 19의 (A)에 나타내는 플립플롭은, 도 19의 (B)에 도시한 바와 같이, 트랜지스터(61 내지 75)와, 용량 소자(76)를 구비한다.
트랜지스터(61)의 소스 및 드레인의 한쪽에는, 전원 전위(G_VDD)가 공급된다. 또한, 트랜지스터(61)의 게이트에는, 세트 신호(LIN)가 입력되고, 백 게이트에는, 전위(BG1)가 공급된다.
트랜지스터(62)의 소스 및 드레인의 한쪽에는, 전원 전위(G_VSS)가 공급된다. 또한, 트랜지스터(62)의 게이트에는, 세트 신호(LIN)가 입력되고, 백 게이트에는, 전위(BG2)가 공급된다. 이때, 전위(BG2)의 값은, 전위(BG1)보다 낮은 것이 바람직하다. 전위(BG1)가 공급되는 트랜지스터의 임계값 전압이 너무 높으면, 반도체 장치의 동작 불량이 발생하기 쉽기 때문이다. 또한, 전원 전위(G_VDD) 및 전원 전위(G_VSS) 중, 전원 전위(G_VDD)는, 상대적으로 고전원 전위이며, 전원 전위(G_VSS)는, 상대적으로 저전원 전위이다. 전원 전위(G_VDD)와 전원 전위(G_VSS)의 전위차가 전원 전압이 된다.
트랜지스터(63)의 소스 및 드레인의 한쪽에는, 전원 전위(G_VDD)가 공급된다. 또한, 트랜지스터(63)의 게이트에는, 리셋 신호(RIN)가 입력되고, 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(64)의 소스 및 드레인의 한쪽에는, 전원 전위(G_VDD)가 공급된다. 또한, 트랜지스터(64)의 게이트에는, 클럭 신호(CLK2)가 입력되고, 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(65)의 소스 및 드레인의 한쪽에는, 클럭 신호(CLK1)가 입력되고, 다른 쪽의 전위가 신호(FFOUT)의 전위가 된다. 또한, 트랜지스터(65)의 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(66)의 소스 및 드레인의 한쪽에는, 전원 전위(G_VSS)가 부여되고, 다른 쪽은, 트랜지스터(65)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(66)의 게이트는, 트랜지스터(63)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(67)의 소스 및 드레인의 한쪽에는, 전원 전위(G_VSS)가 부여되고, 다른 쪽은, 트랜지스터(61)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(67)의 게이트는, 트랜지스터(63)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(68)의 소스 및 드레인의 한쪽은, 트랜지스터(61)의 소스 및 드레인의 다른 쪽에 접속되고, 다른 쪽은, 트랜지스터(65)의 게이트에 전기적으로 접속된다. 또한, 트랜지스터(68)의 게이트에는, 전원 전위(G_VDD)가 부여되고, 백 게이트에는, 전위(BG1)가 공급된다.
트랜지스터(69)의 소스 및 드레인의 한쪽에는, 펄스폭 제어 신호(PWC1)가 입력되고, 다른 쪽의 전위가 신호(GOUT1)의 전위가 된다. 또한, 트랜지스터(69)의 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(70)의 소스 및 드레인의 한쪽에는, 전위(G_VEE1)가 부여되고, 다른 쪽은, 트랜지스터(69)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 전위(G_VEE1)는, 임의의 값의 전위이다. 또한, 트랜지스터(70)의 게이트는, 트랜지스터(63)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(71)의 소스 및 드레인의 한쪽은, 트랜지스터(61)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽은, 트랜지스터(69)의 게이트에 전기적으로 접속된다. 또한, 트랜지스터(71)의 게이트에는, 전원 전위(G_VDD)가 부여되고, 백 게이트에는, 전위(BG1)가 공급된다.
트랜지스터(72)의 소스 및 드레인의 한쪽에는, 펄스폭 제어 신호(PWC2)가 입력되고, 다른 쪽의 전위는 신호(GOUT2)의 전위가 된다. 또한, 트랜지스터(72)의 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(73)의 소스 및 드레인의 한쪽에는, 전원 전위(G_VSS)가 부여되고, 다른 쪽은 트랜지스터(72)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(73)의 게이트는, 트랜지스터(63)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(74)의 소스 및 드레인의 한쪽은, 트랜지스터(61)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽은, 트랜지스터(72)의 게이트에 전기적으로 접속된다. 또한, 트랜지스터(74)의 게이트에는, 전원 전위(G_VDD)가 부여되고, 백 게이트에는, 전위(BG1)가 공급된다.
트랜지스터(75)의 소스 및 드레인의 한쪽에는, 전원 전위(G_VDD)가 부여되고, 다른 쪽은 트랜지스터(63)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(75)의 게이트에는, 초기화 신호(INIRES)가 입력되고, 백 게이트에는, 전위(BG2)가 공급된다.
용량 소자(76)의 한 쌍의 전극의 한쪽에는, 전원 전위(G_VSS)가 부여되고, 다른 쪽은, 트랜지스터(63)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 또한, 반드시 용량 소자(76)를 설치하지 않아도 된다.
도 19의 (B)에 나타내는 플립플롭에서는, 세트 신호(LIN)의 펄스가 입력되면, 트랜지스터(61)가 온 상태로 되고, 트랜지스터(65, 69, 72)가 온 상태로 됨으로써, 신호(FFOUT)의 전위가 클럭 신호(CLK1)의 전위와 동등한 값이 되고, 신호(GOUT1)의 전위가 펄스폭 제어 신호(PWC1)의 전위와 동등한 값이 되고, 신호(GOUT2)의 전위가 펄스폭 제어 신호(PWC2)의 전위와 동등한 값이 된다. 이때, 트랜지스터(66, 70, 73)는 오프 상태이다. 또한, 도 19의 (B)에 나타내는 플립플롭에서는, 리셋 신호(RIN)에 따라, 트랜지스터(63)가 온 상태로 됨으로써, 트랜지스터(66, 70, 73)가 온 상태로 되고, 신호(FFOUT)의 전위가 전원 전위(G_VSS)와 동등한 값이 되고, 신호(GOUT1)의 전위가 전원 전위(G_VSS)와 동등한 값이 되고, 신호(GOUT2)의 전위가 전원 전위(G_VSS)와 동등한 값이 된다. 이때, 트랜지스터(65, 69, 72)는 오프 상태이다. 이에 의해, 플립플롭은, 펄스 신호를 출력한다.
도 18에 나타내는 시프트 레지스터(30)에 있어서, 플립플롭(31_1)의 세트 신호(LIN)로서 스타트 펄스 신호(SP)가 입력된다.
또한, 스타트 펄스 신호(SP)를 게이트 드라이버(902)에 입력하기 위한 배선에 보호 회로를 전기적으로 접속해도 된다.
또한, 시프트 레지스터(30)에 있어서, 플립플롭(31_K)(K는 2 이상 X 이하의 자연수)의 세트 신호(LIN)로서, 플립플롭(31_K-1)의 신호(FFOUT)가 입력된다.
또한, 시프트 레지스터(30)에 있어서, 플립플롭(31_M)(M은 N 이하의 자연수)의 리셋 신호(RIN)로서 플립플롭(31_M+1)의 신호(FFOUT)가 입력된다.
또한, 시프트 레지스터(30)에 있어서, 플립플롭(31_1)의 클록 신호(CLK1)로서 클럭 신호(G_CLK1)가 입력되고, 클럭 신호(CLK2)로서 클럭 신호(G_CLK2)가 입력된다. 또한, 플립플롭(31_1)을 기준으로 해서, 3개 거른 플립플롭마다 클럭 신호(CLK1)로서 클럭 신호(G_CLK1)가 입력되고, 클럭 신호(CLK2)로서 클럭 신호(G_CLK2)가 입력된다.
또한, 시프트 레지스터(30)에 있어서, 플립플롭(31_2)의 클록 신호(CLK1)로서 클럭 신호(G_CLK2)가 입력되고, 클럭 신호(CLK2)로서 클럭 신호(G_CLK3)가 입력된다. 또한, 플립플롭(31_2)를 기준으로 해서, 3개 거른 플립플롭마다 클럭 신호(CLK1)로서 클럭 신호(G_CLK2)가 입력되고, 클럭 신호(CLK2)로서 클럭 신호(G_CLK3)가 입력된다.
또한, 시프트 레지스터(30)에 있어서, 플립플롭(31_3)의 클록 신호(CLK1)로서 클럭 신호(G_CLK3)가 입력되고, 클럭 신호(CLK2)로서 클럭 신호(G_CLK4)가 입력된다. 또한, 플립플롭(31_3)을 기준으로 해서, 3개 거른 플립플롭마다 클럭 신호(CLK1)로서 클럭 신호(G_CLK3)가 입력되고, 클럭 신호(CLK2)로서 클럭 신호(G_CLK4)가 입력된다.
또한, 시프트 레지스터(30)에 있어서, 플립플롭(31_4)의 클록 신호(CLK1)로서 클럭 신호(G_CLK4)가 입력되고, 클럭 신호(CLK2)로서 클럭 신호(G_CLK1)가 입력된다. 또한, 플립플롭(31_3)을 기준으로 해서, 3개 거른 플립플롭마다 클럭 신호(CLK1)로서 클럭 신호(G_CLK4)가 입력되고, 클럭 신호(CLK2)로서 클럭 신호(G_CLK1)가 입력된다.
또한, 클럭 신호(G_CLK1 내지 G_CLK4)를 입력하기 위한 배선에 보호 회로를 전기적으로 접속해도 된다.
또한, 시프트 레지스터(30)에 있어서, 플립플롭(31_1)의 펄스폭 제어 신호(PWC1)로서 펄스폭 제어 신호(G_PWC1)가 입력되고, 펄스폭 제어 신호(PWC2)로서 펄스폭 제어 신호(G_PWCA)가 입력된다. 또한, 플립플롭(31_1)을 기준으로 해서, 3개 거른 플립플롭마다 펄스폭 제어 신호(PWC1)로서 펄스폭 제어 신호(G_PWC1)가 입력되고, 펄스폭 제어 신호(PWC2)로서 펄스폭 제어 신호(G_PWCA)가 입력된다.
또한, 시프트 레지스터(30)에 있어서, 플립플롭(31_2)의 펄스폭 제어 신호(PWC1)로서 펄스폭 제어 신호(G_PWC2)가 입력되고, 펄스폭 제어 신호(PWC2)로서 펄스폭 제어 신호(G_PWCB)가 입력된다. 또한, 플립플롭(31_2)을 기준으로 해서, 3개 거른 플립플롭마다 펄스폭 제어 신호(PWC1)로서 펄스폭 제어 신호(G_PWC2)가 입력되고, 펄스폭 제어 신호(PWC2)로서 펄스폭 제어 신호(G_PWCB)가 입력된다.
또한, 시프트 레지스터(30)에 있어서, 플립플롭(31_3)의 펄스폭 제어 신호(PWC1)로서 펄스폭 제어 신호(G_PWC3)가 입력되고, 펄스폭 제어 신호(PWC2)로서 펄스폭 제어 신호(G_PWCC)가 입력된다. 또한, 플립플롭(31_3)을 기준으로 해서, 3개 거른 플립플롭마다 펄스폭 제어 신호(PWC1)로서 펄스폭 제어 신호(G_PWC3)가 입력되고, 펄스폭 제어 신호(PWC2)로서 펄스폭 제어 신호(G_PWCC)가 입력된다.
또한, 시프트 레지스터(30)에 있어서, 플립플롭(31_4)의 펄스폭 제어 신호(PWC1)로서 펄스폭 제어 신호(G_PWC4)가 입력되고, 펄스폭 제어 신호(PWC2)로서 펄스폭 제어 신호(G_PWCD)가 입력된다. 또한, 플립플롭(31_4)을 기준으로 해서, 3개 거른 플립플롭마다 펄스폭 제어 신호(PWC1)로서 펄스폭 제어 신호(G_PWC4)가 입력되고, 펄스폭 제어 신호(PWC2)로서 펄스폭 제어 신호(G_PWCD)가 입력된다.
또한, 시프트 레지스터(30)에 있어서, 플립플롭(31_M)의 신호(GOUT1)가 게이트 신호(G1_M)로 된다.
이상이 플립플롭의 설명이다.
또한, 도 20은, 인버터의 구성예를 설명하기 위한 도면이다.
도 20a에 도시한 바와 같이, 도 18에 나타내는 인버터(42_1 내지 42_N+1) 각각에는, 펄스 신호(IN1), 리셋 신호(INV_RIN)가 입력된다. 또한, 도 18에 나타내는 인버터(42_1 내지 42_N+1) 각각은, 신호(INVOUT1)를 출력한다.
또한, 도 20a에 나타내는 인버터(42_1 내지 42_N+1) 각각은, 도 20b에 도시한 바와 같이 트랜지스터(81 내지 85)와, 용량 소자(86)를 구비한다.
트랜지스터(81)의 소스 및 드레인의 한쪽에는, 전원 전위(G_VDD)가 공급된다. 또한, 트랜지스터(81)의 게이트에는, 리셋 신호(INV_RIN)가 입력되고, 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(82)의 소스 및 드레인의 한쪽에는, 전원 전위(G_VSS1)가 부여되고, 다른 쪽은, 트랜지스터(81)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(82)의 게이트에는, 펄스 신호(IN1)가 입력되고, 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(83)의 소스 및 드레인의 한쪽에는, 전원 전위(G_VCC1)가 부여되고, 다른 쪽의 전위가 신호(INVOUT1)의 전위가 된다. 신호(INVOUT1)는, 도 18에 나타내는 신호(G2_1 내지 G2_N+1) 중 어느 하나에 상당한다. 전원 전위(G_VCC1)는, 임의의 값의 전위이다. 또한, 트랜지스터(83)의 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(84)의 소스 및 드레인의 한쪽에는, 전위(G_VEE2)가 부여되고, 다른 쪽은, 트랜지스터(83)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 전위(G_VEE2)는, 임의의 값의 전위이다. 또한, 트랜지스터(84)의 게이트에는, 펄스 신호(IN1)가 입력되고, 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(85)의 소스 및 드레인의 한쪽은, 트랜지스터(81)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽은, 트랜지스터(83)의 게이트에 전기적으로 접속된다.
또한, 트랜지스터(85)의 게이트에는, 전원 전위(G_VDD)가 부여되고, 백 게이트에는, 전위(BG1)가 공급된다.
용량 소자(86)의 한 쌍의 전극의 한쪽은, 트랜지스터(83)의 게이트에 전기적으로 접속되고, 다른 쪽은, 트랜지스터(83)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
또한, 도 20c에 도시한 바와 같이, 도 18에 나타내는 인버터(53_1 내지 53_N+1) 각각에는, 펄스 신호(IN2), 리셋 신호(INV_RIN)가 입력된다. 또한, 도 18에 나타내는 인버터(53_1 내지 53_N+1) 각각은, 신호(INVOUT2)를 출력한다.
또한, 도 20c에 나타내는 인버터(53_1 내지 53_N+1) 각각은, 도 2d에 도시한 바와 같이 트랜지스터(91 내지 95)와, 용량 소자(96)를 구비한다.
트랜지스터(91)의 소스 및 드레인의 한쪽에는, 전원 전위(G_VDD)가 공급된다. 또한, 트랜지스터(91)의 게이트에는, 리셋 신호(INV_RIN)가 입력되고, 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(92)의 소스 및 드레인의 한쪽에는, 전원 전위(G_VSS1)가 부여되고, 다른 쪽은, 트랜지스터(91)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 또한, 트랜지스터(92)의 게이트에는, 펄스 신호(IN2)가 입력되고, 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(93)의 소스 및 드레인의 한쪽에는, 전원 전위(G_VCC2)가 부여되고, 다른 쪽의 전위가 신호(INVOUT2)의 전위가 된다. 신호(INVOUT2)는, 도 18에 나타내는 신호(G3_1 내지 G3_N+1) 중 어느 하나에 상당한다. 또한, 트랜지스터(93)의 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(94)의 소스 및 드레인의 한쪽에는, 전위(G_VEE3)가 부여되고, 다른 쪽은, 트랜지스터(93)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다. 전위(G_VEE3)는, 임의의 값의 전위이다. 또한, 트랜지스터(94)의 게이트에는, 펄스 신호(IN2)가 입력되고, 백 게이트에는, 전위(BG2)가 공급된다.
트랜지스터(95)의 소스 및 드레인의 한쪽은, 트랜지스터(91)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽은, 트랜지스터(93)의 게이트에 전기적으로 접속된다. 또한, 트랜지스터(95)의 게이트에는, 전원 전위(G_VDD)가 부여되고, 백 게이트에는, 전위(BG1)가 공급된다.
용량 소자(96)의 한 쌍의 전극의 한쪽은, 트랜지스터(93)의 게이트에 전기적으로 접속되고, 다른 쪽은, 트랜지스터(93)의 소스 및 드레인의 다른 쪽에 전기적으로 접속된다.
또한, 인버터(42_M)의 펄스 신호(IN1)로서 플립플롭(31_M)의 신호(FFOUT)가 입력되고, 인버터(53_M)의 펄스 신호(IN2)로서 플립플롭(31_M)의 신호(GOUT2)가 입력된다. 또한, 인버터(42_M)의 신호(INVOUT1)가 게이트 신호(G2_M)가 된다. 또한, 인버터(53_M)의 신호(INVOUT2)가 게이트 신호(G3_M)가 된다.
또한, 인버터(42_1 및 53_1)의 리셋 신호(INV_RIN)로서 클럭 신호(G_CLK2)가 입력된다. 또한, 인버터(42_1)를 기준으로 해서, 3개 거른 인버터마다 리셋 신호(INV_RIN)로서 클럭 신호(G_CLK2)가 입력된다.
또한, 인버터(42_2 및 53_2)의 리셋 신호(INV_RIN)로서 클럭 신호(G_CLK3)가 입력된다. 또한, 인버터(42_2)를 기준으로 해서, 3개 거른 인버터마다 리셋 신호(INV_RIN)로서 클럭 신호(G_CLK3)가 입력된다.
또한, 인버터(42_3 및 53_3)의 리셋 신호(INV_RIN)로서 클럭 신호(G_CLK3)가 입력된다. 또한, 인버터(42_3)를 기준으로 해서, 3개 거른 인버터마다 리셋 신호(INV_RIN)로서 클럭 신호(G_CLK3)가 입력된다.
또한, 인버터(42_4 및 53_4)의 리셋 신호(INV_RIN)로서 클럭 신호(G_CLK4)가 입력된다. 또한, 인버터(42_4)를 기준으로 해서, 3개 거른 인버터마다 리셋 신호(INV_RIN)로서 클럭 신호(G_CLK4)가 입력된다.
이상이 인버터의 예의 설명이다.
이어서, 도 18에 나타내는 게이트 드라이버의 구동 방법예에 대해서, 도 21의 타이밍 차트를 참조하여 설명한다.
도 21에 도시한 바와 같이, 도 18에 나타내는 게이트 드라이버의 구동 방법예에서는, 스타트 펄스 신호(SP)의 펄스가 입력됨으로써, 게이트 신호(G1_1 내지 G1_N)로 차례로 펄스가 출력되고, 게이트 신호(G2_1 내지 G2_N)로 차례로 펄스가 출력되고, 게이트 신호(G3_1 내지 G3_N)로 차례로 펄스가 출력된다. 예를 들어, 시각 T1에 스타트 펄스 신호(SP)가 하이 레벨이 되면, 시각 T2에 게이트 신호(G2_1)가 로우 레벨이 되고, 시각 T3에 게이트 신호(G1_1)가 하이 레벨이 되고, 시각 T4에 게이트 신호(G3_1)가 로우 레벨이 된다. 또한, 시각 T5에 게이트 신호(G1_1)가 로우 레벨이 되고, 시각 T6에 게이트 신호(G2_1 및 G3_1)가 하이 레벨이 된다.
이상이 도 18에 나타내는 게이트 드라이버의 구동 방법예이다.
이어서, 화소 회로(910)의 구성예에 대하여 도 22에 나타내었다.
도 22의 (A)에 나타내는 화소 회로는, 발광 소자(950)와, 트랜지스터(951 내지 955)와, 용량 소자(956)를 갖는다. 또한, 발광 소자(950)의 용량 성분을 용량(957)으로서 나타낸다.
발광 소자(950)는, 애노드와 캐소드의 사이에 흐르는 전류량에 따라서 발광하는 기능을 갖는다. 발광 소자(950)의 캐소드에는, 캐소드 전위(CATHODE라고도 함)가 공급된다.
트랜지스터(951)의 드레인에는, 애노드 전위(ANODE라고도 함)가 공급된다. 트랜지스터(951)는 구동 트랜지스터로서의 기능을 갖는다.
트랜지스터(952)의 소스 및 드레인의 한쪽에는, 데이터 신호(data)가 입력되고, 게이트에는, 게이트 신호(G1)가 입력된다. 게이트 신호(G1)는, 도 18에 나타내는 게이트 신호(G1_M)에 상당한다.
트랜지스터(953)의 소스 및 드레인의 한쪽에는, 전위(V0)가 부여되고, 다른 쪽은 트랜지스터(951)의 게이트에 전기적으로 접속된다. 또한, 트랜지스터(953)의 게이트에는, 게이트 신호(G1)가 입력된다.
트랜지스터(954)의 소스 및 드레인의 한쪽은, 트랜지스터(951)의 게이트에 전기적으로 접속되고, 트랜지스터(954)의 게이트에는, 게이트 신호(G2)가 입력된다. 게이트 신호(G2)는, 도 18에 나타내는 게이트 신호(G2_M)에 상당한다.
트랜지스터(955)의 소스 및 드레인의 한쪽은, 트랜지스터(951)의 소스에 전기적으로 접속되고, 다른 쪽은 발광 소자(950)의 애노드에 전기적으로 접속된다. 또한, 트랜지스터(955)의 게이트에는, 게이트 신호(G3)가 입력된다. 게이트 신호(G3)는, 도 18에 나타내는 게이트 신호(G3_M)에 상당한다.
용량 소자(956)의 한 쌍의 전극의 한쪽은, 트랜지스터(952)의 소스 및 드레인의 한쪽, 트랜지스터(954)의 소스 및 드레인의 다른 쪽에 접속되고, 다른 쪽은, 트랜지스터(951)의 소스에 전기적으로 접속된다.
이어서, 도 22의 (A)에 나타내는 화소 회로의 구동 방법예에 대해서, 도 22의 (B)의 타이밍 차트를 참조하여 설명한다.
도 22의 (B)의 기간 T1은, 초기화 기간이다. 기간 T1에서는, 트랜지스터(955)가 온 상태가 되고, 트랜지스터(952, 953, 954)가 오프 상태가 된다.
이때, 트랜지스터(951)의 소스의 전위는, 전위(V0)보다 낮은 값이 된다.
기간 T2는, 임계값 취득 기간이다. 기간 T2에서는, 트랜지스터(952, 953)가 온 상태가 되고, 트랜지스터(954, 955)가 오프 상태가 된다.
이때, 트랜지스터(951)의 게이트의 전위가 전위(V0)가 되고, 트랜지스터(951)의 게이트와 소스의 사이의 전압(Vgs951이라고도 함)이 트랜지스터(951)의 임계값 전압(Vth951)과 동일한 값이 되면, 트랜지스터(951)가 오프 상태가 된다. 이때, 트랜지스터(951)의 소스의 전위는, V0-Vth951이 된다. 또한, 용량 소자(956)의 한 쌍의 전극의 한쪽의 전위가 데이터 신호(data)의 전위(Vdata)와 동등한 값이 된다.
기간 T3은, 발광 기간이다. 기간 T3에서는, 트랜지스터(954, 955)가 온 상태가 되고, 트랜지스터(952, 953)가 오프 상태가 된다.
이때, 트랜지스터(951)의 게이트의 전위가 Vdata와 동등한 값이 되고, Vgs951이 Vdata-Vth951+V0이 된다. 이에 의해, 포화 영역일 때의 트랜지스터(951)의 소스와 드레인의 사이에 흐르는 전류(Ids951이라고도 함)의 값은, Vth951에 의존하지 않고, Vdata에 의해 정해지기 때문에, Vth951의 변동의 영향을 억제할 수 있다.
또한, Ids951에 따라서 발광 소자(950)가 발광한다.
이상이 화소 회로의 구동 방법예의 설명이다.
이어서, 본 실시 형태에 따른 반도체 장치의 구조 예를 도 23에 나타내었다. 또한, 본 실시 형태에서는, 반도체 장치의 발광 소자가 상면 방향으로 광이 사출되는 구조이지만, 이것에 한정되지 않고, 하면 방향으로 광을 사출하는 구조 또는 상면 및 하면 방향으로 광을 사출하는 구조이어도 된다.
도 23에 나타내는 반도체 장치는, 게이트 드라이버 등의 구동 회로, 전원 회로가 설치되는 주변 회로부(981)와, 화소 회로가 설치되는 화소부(982)를 포함한다.
도 23에 나타내는 반도체 장치는, 도전층(962a 및 962b)과, 절연층(963)과, 반도체층(964a 및 964b)과, 도전층(965a 내지 965d)과, 절연층(966)과, 절연층(967)과, 도전층(968a 및 968b)과, 절연층(969)과, 발광층(970)과, 도전층(971)과, 착색층(973)과, 절연층(974, 975, 976)을 갖는다.
도전층(962a 및 962b)은 하지층(961)을 사이에 두고 기판(960) 위에 설치된다.
또한, 도전층(962a)은, 주변 회로부(981)에 설치된다. 도전층(962a)은, 예를 들어 게이트 드라이버의 트랜지스터의 게이트 전극으로서의 기능을 갖는다.
도전층(962b)은 화소부(982)에 설치된다. 도전층(962b)은 화소 회로의 트랜지스터의 게이트 전극으로서의 기능을 갖는다. 상기 화소 회로의 트랜지스터는, 예를 들어 도 22의 (A)에 나타내는 화소 회로의 트랜지스터(955)에 상당한다.
도전층(962a, 962b)은, 예를 들어 동일한 도전막의 일부를 에칭함으로써 설치된다.
절연층(963)은, 도전층(962a, 962b)을 사이에 두고 하지층(961) 위에 설치된다. 절연층(963)은 주변 회로부(981)의 트랜지스터의 게이트 절연층 및 화소부(982)의 트랜지스터의 게이트 절연층으로서의 기능을 갖는다.
반도체층(964a)은, 절연층(963)을 사이에 두고 도전층(962a)에 중첩하는 영역을 갖는다. 반도체층(964a)은, 주변 회로부(981)의 트랜지스터의 채널 형성층으로서의 기능을 갖는다.
반도체층(964b)은, 절연층(963)을 사이에 두고 도전층(962b)에 중첩하는 영역을 갖는다. 반도체층(964b)은, 화소부(982)의 트랜지스터의 채널 형성층으로서의 기능을 갖는다.
도전층(965a, 965b) 각각은, 반도체층(964a)에 전기적으로 접속된다. 도전층(965a)은, 주변 회로부(981)의 트랜지스터의 소스 전극 및 드레인 전극의 한쪽으로서의 기능을 갖고, 도전층(965b)은, 주변 회로부(981)의 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽으로서의 기능을 갖는다.
도전층(965c, 965d) 각각은, 반도체층(964b)에 전기적으로 접속된다. 도전층(965c)은, 화소부(982)의 트랜지스터의 소스 전극 및 드레인 전극의 한쪽으로서의 기능을 갖고, 도전층(965d)은, 화소부(982)의 트랜지스터의 소스 전극 및 드레인 전극의 다른 쪽으로서의 기능을 갖는다.
절연층(966)은, 도전층(965a 내지 965d)을 사이에 두고 반도체층(964a, 964b) 위에 설치된다. 절연층(966)은 보호층으로서의 기능을 갖는다.
절연층(967)은 절연층(966) 위에 설치된다. 절연층(967)은 평탄화층으로서의 기능을 갖는다.
도전층(968a)은, 절연층(966, 967)을 사이에 두고 반도체층(964a)에 중첩한다. 도전층(968a)은, 주변 회로부(981)의 트랜지스터의 백 게이트 전극으로서의 기능을 갖는다.
도전층(968b)은, 절연층(966, 967)을 관통해서 형성된 개구부에서 도전층(965d)에 전기적으로 접속된다. 도전층(968b)은, 화소부(982)의 발광 소자의 애노드 전극으로서의 기능을 갖는다.
도전층(968a, 968b)은, 예를 들어 동일한 도전막의 일부를 에칭함으로써 설치된다.
절연층(969)은, 도전층(968a)을 사이에 두고 절연층(967) 위에 설치된다.
발광층(970)은, 절연층(969)을 관통해서 형성된 개구부에서 도전층(968b)에 전기적으로 접속된다.
도전층(971)은 발광층(970)에 전기적으로 접속된다. 도전층(971)은, 화소부(982)의 발광 소자의 캐소드 전극으로서의 기능을 갖는다.
착색층(973)은 화소부(982)의 기판(972)의 일부에 설치된다.
절연층(974)은 착색층(973)을 사이에 두고 기판(972)의 일 평면에 설치된다. 절연층(974)은 평탄화층으로서의 기능을 갖는다.
절연층(975)은 절연층(974)의 일 평면에 설치된다. 절연층(975)은 보호층으로서의 기능을 갖는다.
절연층(976)은, 소자가 설치된 기판(960)과 기판(972)을 접합하기 위한 층이다.
또한, 도 23에 나타내는 반도체 장치의 각 구성 요소에 대하여 설명한다. 또한, 각 층을 복수의 재료의 적층에 의해 구성해도 된다.
기판(960, 972)으로는, 예를 들어 유리 기판 또는 플라스틱 기판을 사용할 수 있다. 또한, 반드시 기판(960, 972)을 설치하지 않아도 된다.
하지층(961)으로는, 예를 들어 산화실리콘층, 질화실리콘층, 산화질화실리콘층, 질화산화실리콘층, 산화알루미늄층, 질화알루미늄층, 산화질화알루미늄층, 질화산화알루미늄층, 산화하프늄층, 산화갈륨층 등을 사용할 수 있다. 예를 들어, 하지층(961)으로는, 산화실리콘층 또는 산화질화실리콘층 등을 사용할 수 있다. 상기 절연층이 할로겐을 포함하고 있을 수도 있다. 또한, 반드시 하지층(961)을 설치하지 않아도 된다.
도전층(962a, 962b)으로는, 예를 들어 몰리브덴, 티타늄, 크롬, 탄탈, 마그네슘, 은, 텅스텐, 알루미늄, 구리, 네오디뮴, 루테늄, 또는 스칸듐 등의 금속 재료를 포함하는 층을 사용할 수 있다. 또한, 도전층(962a, 962b)으로서 그라핀 등을 사용해도 된다.
절연층(963)으로는, 상기 하지층(961)으로서 적용 가능한 재료의 층 외에, 산화갈륨, Ga-Zn계 산화물, In:Ga:Zn=1:3:2의 원자수비인 In-Ga-Zn계 산화물 등의 산화물층을 사용할 수 있다.
반도체층(964a, 964b)으로는, 예를 들어 도 1에 도시하는 제어 트랜지스터(120)의 채널 형성 영역에 적용 가능한 산화물 반도체의 층을 사용할 수 있다.
반도체층(964a, 964b)으로서 산화물 반도체층을 사용하는 경우, 예를 들어 탈수화·탈수소화를 행하여, 산화물 반도체층 중의 수소, 물, 수산기, 또는 수소화물(수소 화합물이라고도 함) 등의 불순물을 배제하고, 또한 산화물 반도체층에 산소를 공급하면, 산화물 반도체층을 고순도화시킬 수 있다. 예를 들어, 산화물 반도체층에 접하는 층으로서 산소를 포함하는 층을 사용하고, 또한, 가열 처리를 행함으로써, 산화물 반도체층을 고순도화시킬 수 있다.
또한, 형성 직후의 산화물 반도체층은, 화학 양론적 조성보다 산소가 많은 과포화의 상태인 것이 바람직하다. 예를 들어, 스퍼터링법을 사용하여 산화물 반도체층을 형성하는 경우, 성막 가스의 산소가 차지하는 비율이 많은 조건에서 형성하는 것이 바람직하고, 특히 산소 분위기(예를 들어 산소 가스 100%)로 성막을 행하는 것이 바람직하다.
또한, 스퍼터링법을 사용하여 산화물 반도체층을 성막할 때에 기판 온도를 100℃ 이상 500℃ 이하, 바람직하게는 200℃ 이상 350℃ 이하로 하여 산화물 반도체층을 성막해도 된다.
또한, 산화물 반도체층에 충분한 산소가 공급되어 산소를 과포화의 상태로 하기 위해서, 산화물 반도체층에 접하는 절연층(절연층(963, 966))으로서 과잉 산소를 포함하는 절연층을 형성할 수도 있다.
예를 들어, 스퍼터링법을 사용해서 막 중에 산소가 많이 포함되는 성막 조건에서 절연막을 성막함으로써, 과잉 산소를 포함하는 절연층을 형성할 수 있다. 또한, 보다 많은 과잉 산소를 절연층에 포함시키고 싶을 경우에는, 이온 주입법이나 이온 도핑법이나 플라즈마 처리에 의해 산소를 첨가하면 된다. 또한, 산화물 반도체층에 산소를 첨가할 수도 있다.
또한, 스퍼터링 장치에 있어서, 성막실 내의 잔류 수분은, 적은 것이 바람직하다. 이로 인해, 스퍼터링 장치에 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 또한, 콜드 트랩을 사용해도 된다.
또한, 트랜지스터의 제작에 있어서, 가열 처리를 행하는 것이 바람직하다. 이때의 가열 처리의 온도는, 350℃ 이상 기판의 왜곡점 미만의 온도, 나아가 350℃ 이상 450℃ 이하인 것이 바람직하다. 또한, 가열 처리를 복수회 행해도 된다.
상기 가열 처리에 사용되는 가열 처리 장치로는, GRTA(Gas Rapid Thermal Annealing) 장치 또는 LRTA(Lamp Rapid Thermal Annealing) 장치 등의 RTA(Rapid Thermal Annealing) 장치를 사용해도 된다. 또한, 이것에 한정되지 않고, 전기로 등, 별도의 가열 처리 장치를 사용해도 된다.
또한, 상기 가열 처리를 행한 후, 그 가열 온도를 유지하면서, 또는 그 가열 온도로부터 강온되는 과정에서 상기 가열 처리를 행한 로와 동일한 로에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초 건조 에어(노점이 -40℃ 이하, 바람직하게는 -60℃ 이하의 분위기)를 도입하면 된다. 이때, 산소 가스 또는 N2O 가스는, 물 및 수소 등을 포함하지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도는, 6N 이상, 바람직하게는 7N 이상이면 된다. 즉, 산소 가스 또는 N2O 가스 중의 불순물 농도는 1ppm 이하, 바람직하게는 0.1ppm 이하인 것이 바람직하다. 이 공정에 의해, 산화물 반도체층에 산소가 공급되어, 산화물 반도체층 중의 산소 결핍에 기인하는 결함을 저감할 수 있다. 또한, 상기 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초 건조 에어의 도입은, 상기 가열 처리시에 행해도 된다.
고순도화시킨 반도체층의 수소 농도는, 2차 이온 질량 분석법(SIMS라고도 함)의 측정값에 있어서, 5×1019atoms/cm3 이하, 나아가 5×1018atoms/cm3 이하, 나아가 5×1017atoms/cm3 이하인 것이 바람직하다.
도전층(965a 내지 965d)으로는, 예를 들어 몰리브덴, 티타늄, 크롬, 탄탈, 마그네슘, 은, 텅스텐, 알루미늄, 구리, 네오디뮴, 루테늄, 또는 스칸듐 등의 금속 재료를 포함하는 층을 사용할 수 있다. 또한, 도전층(965a 내지 965d)으로서 그라핀 등을 사용해도 된다.
절연층(966)으로는, 예를 들어 절연층(963)으로서 적용 가능한 재료의 층을 사용할 수 있다.
절연층(967)으로는, 예를 들어 절연층(963)으로서 적용 가능한 재료의 층을 사용할 수 있다.
도전층(968a, 968b)으로는, 예를 들어 몰리브덴, 티타늄, 크롬, 탄탈, 마그네슘, 은, 텅스텐, 알루미늄, 구리, 네오디뮴, 루테늄, 또는 스칸듐 등의 금속 재료를 포함하는 층을 사용할 수 있다. 또한, 도전층(968a, 968b)으로는, 도전성의 금속 산화물을 포함하는 층을 사용할 수도 있다. 도전성의 금속 산화물로는, 예를 들어 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 인듐-주석 산화물(In2O3-SnO2, ITO라 약기하기도 함), 인듐- 아연 산화물(In2O3-ZnO) 등의 금속 산화물, 또는 실리콘, 산화 실리콘, 질소를 포함하는 상기 금속 산화물을 사용할 수 있다.
절연층(969)으로는, 예를 들어 유기 절연층 또는 무기 절연층을 사용할 수 있다. 또한, 절연층(969)은 격벽이라고도 한다.
발광층(970)은, 특정한 색의 광을 나타내는 광을 사출하는 층이다. 발광층(970)으로는, 예를 들어 특정한 색을 나타내는 광을 사출하는 발광 재료를 사용한 발광층을 사용할 수 있다. 또한, 서로 다른 특성의 색을 나타내는 광을 사출하는 발광층의 적층을 사용하여 발광층(970)을 구성해도 된다. 발광 재료로는, 형광 재료 또는 인광 재료 등의 일렉트로루미네센스 재료를 사용할 수 있다. 복수의 일렉트로루미네센스 재료를 포함하는 재료를 사용하여 발광 재료를 구성해도 된다. 예를 들어 청색을 나타내는 광을 사출하는 형광 재료의 층, 주황색을 나타내는 광을 사출하는 제1 인광 재료의 층 및 주황색을 나타내는 광을 사출하는 제2 인광 재료의 층의 적층에 의해, 백색을 나타내는 광을 사출하는 발광층을 구성해도 된다. 일렉트로루미네센스 재료로는, 유기 일렉트로루미네센스 재료 또는 무기 일렉트로루미네센스 재료를 사용할 수 있다. 상기 발광층 외에, 예를 들어 홀 주입층, 홀 수송층, 전자 수송층 및 전자 주입층 중 하나 또는 복수를 설치해서 전계 발광층을 구성해도 된다.
도전층(971)으로는, 도전층(968b)에 적용 가능한 재료의 층 중, 광을 투과하는 재료의 층을 사용할 수 있다.
착색층(973)으로는, 예를 들어 염료 또는 안료를 포함하고, 적색을 나타내는 파장의 광, 녹색을 나타내는 파장의 광, 또는 청색을 나타내는 파장의 광을 투과하는 층을 사용할 수 있다. 또한, 착색층(973)으로서, 염료 또는 안료를 포함하고, 시안, 마젠타, 또는 옐로우의 색을 나타내는 광을 투과하는 층을 사용해도 된다. 착색층(973)은, 예를 들어 포토리소그래피법, 인쇄법, 또는 잉크젯트법, 전착법, 또는 전자 사진법 등을 사용하여 형성된다. 잉크젯트법을 사용함으로써, 실온에서 제조, 저진공도에서 제조, 또는 대형 기판 위에 제조할 수 있다. 또한, 레지스트 마스크를 사용하지 않아도 제조할 수 있기 때문에, 제조 비용 및 제조 공정수를 저감할 수 있다.
절연층(974)으로는, 예를 들어 하지층(961)에 적용 가능한 재료의 층을 사용할 수 있다.
절연층(975)으로는, 예를 들어 하지층(961)에 적용 가능한 재료의 층을 사용할 수 있다.
절연층(976)으로는, 예를 들어 하지층(961)에 적용 가능한 재료의 층 또는 수지 재료의 층을 사용할 수 있다.
도 23을 이용하여 설명한 바와 같이, 본 실시 형태에 따른 반도체 장치의 일례는, 발광 소자로서 특정한 색의 광을 나타내는 광을 사출하는 발광 소자와, 발광 소자가 사출하는 광 중, 특정한 파장을 갖는 광을 투과하는 착색층을 포함하는 구조이다. 상기 구조로 함으로써, 제작 공정을 쉽게 하여, 수율을 향상시킬 수 있다. 예를 들어, 메탈 마스크를 사용하지 않아도 표시 소자를 제작할 수 있기 때문에, 제작 공정이 용이해진다.
이상이 본 실시 형태에 따른 반도체 장치의 예의 설명이다.
도 17 내지 도 23을 이용하여 설명한 바와 같이, 본 실시 형태에 따른 반도체 장치의 일례에서는, 화소 회로와 동일 기판 위에 구동 회로를 설치해도 된다. 이때, 구동 회로 등의 회로의 트랜지스터의 구조를, 화소 회로의 트랜지스터의 구조와 동일하게 해도 된다. 단위 회로와 동일 기판 위에 구동 회로 등의 회로를 설치함으로써, 단위 회로 및 구동 회로의 접속 배선의 수를 저감할 수 있다.
또한, 본 실시 형태에 따른 반도체 장치의 일례에서는, 트랜지스터의 백 게이트에 간헐적으로 전원 전위를 공급함으로써, 소비 전력을 저감하면서, 트랜지스터의 임계값 전압을 제어할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 2와는 다른 반도체 장치의 예에 대하여 설명한다.
본 실시 형태에 따른 반도체 장치의 구성예에 대해서, 도 24를 이용하여 설명한다. 도 24는, 본 실시 형태에서의 반도체 장치의 구성예를 도시하는 블록도이다.
도 24에 나타내는 반도체 장치는, 제어 회로(2011)와, 비트선 구동 회로(2012)와, 워드선 구동 회로(2013)와, 전원 회로(2014)와, 복수의 메모리 셀(MC라고도 함)(2051)을 구비하는 메모리 셀 어레이(2015)와, 전원 공급 제어 스위치(2016)를 갖는다.
제어 회로(2011)에는, 기입 제어 신호, 판독 제어 신호 및 어드레스 신호가 입력된다. 제어 회로(2011)는 입력되는 기입 제어 신호, 판독 제어 신호 및 어드레스 신호에 따라, 복수의 제어 신호를 생성하여 출력하는 기능을 갖는다. 예를 들어, 제어 회로(2011)는, 입력되는 어드레스 신호에 따라서 행 어드레스 신호 및 열 어드레스 신호를 출력하는 기능을 갖는다.
비트선 구동 회로(2012)에는, 데이터 신호 및 열 어드레스 신호가 입력된다. 비트선 구동 회로(2012)는 열 방향으로 배열된 배선(예를 들어 데이터선을 포함함)의 전압을 설정하는 기능을 갖는다. 비트선 구동 회로(2012)는, 예를 들어 디코더 및 복수의 아날로그 스위치를 구비한다. 디코더는, 열 방향으로 배열된 배선을 선택하는 기능을 갖고, 복수의 아날로그 스위치는, 디코더로부터 입력되는 신호에 따라서 데이터 신호를 출력할 지의 여부를 제어하는 기능을 갖는다. 또한, 비트선 구동 회로(2012)에 판독 신호 출력 회로 및 판독 회로를 설치해도 된다. 판독 신호 출력 회로는, 판독 선택선으로서의 기능을 갖는 배선에 판독 신호를 출력하는 기능을 갖고, 판독 회로는, 판독 신호에 의해 선택한 배선에 전기적으로 접속된 메모리 셀(2051)에 기억된 데이터를 판독하는 기능을 갖는다.
워드선 구동 회로(2013)에는, 행 어드레스 신호가 입력된다. 워드선 구동 회로(2013)는, 입력된 행 어드레스 신호에 따라서 행 방향으로 배열된 배선(예를 들어 워드선을 포함함)을 선택하고, 선택한 배선의 전압을 설정하는 기능을 갖는다. 워드선 구동 회로(2013)는, 예를 들어 디코더를 구비한다. 디코더는, 입력된 행 어드레스 신호에 따라서 행 방향으로 배열된 배선을 선택하는 기능을 갖는다.
또한, 제어 회로(2011), 비트선 구동 회로(2012), 워드선 구동 회로(2013) 및 복수의 메모리 셀(MC라고도 함)(2051)에는, 전원 회로(2014)에 의해 전원 전위 또는 전원 전압이 공급된다. 또한, 전원 회로(2014)는, 메모리 셀(2051)과 다른 기판에 형성하여, 배선 등에 의해 접속해도 된다.
또한, 메모리 셀(2051) 내의 트랜지스터의 백 게이트에는, 전원 공급 제어 스위치(2016)를 통해 전원 전위가 공급된다. 전원 공급 제어 스위치(2016)의 구성으로는, 도 1에 도시하는 전원 공급 제어 스위치(102)의 구성을 적용할 수 있다.
메모리 셀(2051)은, 워드선 구동 회로(2013) 및 비트선 구동 회로(2012)에 의해 선택되고, 선택된 메모리 셀(2051)에서는, 데이터의 기입 또는 데이터의 판독이 행하여진다.
도 24에 나타내는 반도체 장치는, 제어 회로에 입력되는 신호에 따라서 구동 회로에 의해 메모리 셀을 선택하고, 기입 동작 또는 판독 동작을 행한다.
또한, 메모리 셀 어레이(2015)의 예에 대하여 설명한다.
도 25에 나타내는 메모리 셀 어레이는, I행 J열로 배치된 복수의 메모리 셀(기억 회로)(400)과, 비트선(BL_1 내지 BL_J)과, 워드선(WL_1 내지 WL_I)과, 용량선(CL_1 내지 CL_I)과, 소정의 값의 전위가 공급되는 소스선(SL)과, 백 게이트 선(BGL_1 내지 BGL_I)을 갖는다.
도 25에 나타내는 메모리 셀 어레이에 있어서, M(M은 1 이상 I 이하의 자연수)행 N(N은 1 이상 J 이하의 자연수)열째의 메모리 셀(400)(메모리 셀(400)(M, N))은, 트랜지스터(411)(M, N)와, 트랜지스터(412)(M, N)와, 용량 소자(413)(M, N)를 구비한다.
또한, 트랜지스터(411)(M, N)의 소스 및 드레인의 한쪽은, 비트선(BL_N)에 전기적으로 접속된다. 또한, 트랜지스터(411)(M, N)의 게이트는, 워드선(WL_M)에 전기적으로 접속되고, 백 게이트는, 백 게이트 선(BGL_M)에 전기적으로 접속된다.
그리고, 트랜지스터(411)(M, N)는, ｎ채널형 트랜지스터이며, 데이터의 기입 및 유지를 제어하는 선택 트랜지스터이다.
또한, 트랜지스터(411)(M, N)로는, 실시 형태 1에 기재된 오프 전류가 낮은 트랜지스터를 사용할 수 있다.
트랜지스터(412)는 p 채널형 트랜지스터이다. 트랜지스터(412)(M, N)의 소스 및 드레인의 한쪽은 비트선(BL_N)에 전기적으로 접속되고, 소스 및 드레인의 다른 쪽은 소스선(SL)에 전기적으로 접속되어 있다. 또한, 트랜지스터(412)(M, N)의 게이트는, 트랜지스터(411)(M, N)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되어 있다.
트랜지스터(412)(M, N)는, 출력하는 데이터의 전위를 설정하는 출력 트랜지스터로서의 기능을 갖는다.
용량 소자(413)(M, N)의 한 쌍의 전극의 한쪽은, 트랜지스터(411)(M, N)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽은, 용량선(CL_M)에 전기적으로 접속되어 있다.
용량 소자(413)(M, N)는, 데이터를 유지하는 유지 용량으로서의 기능을 갖는다.
이상이 도 25에 나타내는 메모리 셀 어레이의 구성예의 설명이다.
또한, 메모리 셀에 트랜지스터(412)는 설치되어 있지 않아도 된다. 예를 들어 메모리 셀을 도 26에 나타내는 구성으로 해도 된다. 이때, 용량선(CL)을 하나로 통합하여 소스선(SL) 대신으로 할 수 있다.
이어서, 도 25의 메모리 셀 어레이를 갖는 도 24에 나타내는 반도체 장치의 구동 방법예에 대하여 설명한다. 여기에서는, 일례로서 M행째의 메모리 셀(400)에 차례로 데이터를 기입하고, 그 후 기록된 데이터를 판독하는 경우에 대하여 설명하지만, 이것에 한정되지 않는다.
우선, M행째의 메모리 셀(400)에 데이터를 기입하는 경우, 워드선(WL_M)의 전위를 VH로 하고, 그 이외의 모든 워드선(WL_other)의 전위를 VL로 한다.
또한, VH는, 예를 들어 기준 전위(예를 들어 전원 전위(VSS))보다 큰 값의 전위(예를 들어 전원 전위(VDD))이며, VL은 기준 전위 이하의 전위이다.
이때, M행째의 메모리 셀(400) 각각에 있어서, 트랜지스터(411)가 온 상태가 되고, 용량 소자(413)의 한 쌍의 전극의 한쪽 전위가 각 비트선(BL)의 전위와 동등한 값이 된다.
그 후, 트랜지스터(411)가 오프 상태로 되고, 트랜지스터(412)의 게이트는, 부유 상태가 되고, 트랜지스터(412)의 게이트의 전위는, 유지된다. 이때, 백 게이트 선(BGL_1 내지 BGL_I) 각각에는, 마이너스 전원 전위(-Vx)가 공급된다. 이에 의해, 트랜지스터(411)의 임계값 전압이 제어된다.
상기 동작을 행마다 행함으로써, 모든 메모리 셀(400)에 데이터를 기입할 수 있다.
또한, M행째의 메모리 셀(400)로부터 데이터를 판독하는 경우, 모든 워드선(WL)의 전위를 VL로 하고, 용량선(CL_M)을 VL로 하고, 그 이외의 모든 용량선(CL_other)의 전위를 VH로 한다.
또한, M행째의 메모리 셀(400)에 있어서, 트랜지스터(412)의 소스와 드레인의 사이의 저항값은, 트랜지스터(412)의 게이트의 전압에 따라서 결정된다. 또한, 트랜지스터(412)의 소스와 드레인의 사이에 흐르는 전류에 따른 값의 전위를 데이터로서 메모리 셀(400)로부터 판독할 수 있다.
또한, 상기 동작을 행마다 반복해서 행함으로써, 모든 메모리 셀(400)에 있어서 데이터를 판독할 수 있다. 이상이 도 24에 나타내는 반도체 장치의 구동 방법예의 설명이다.
또한, 연산 처리부를 구비하는 반도체 장치의 예에 대하여 설명한다.
도 27은, 본 실시 형태의 반도체 장치의 구성예를 도시하는 도면이다. 도 27의 (A)에 나타내는 반도체 장치는, 연산 처리부(601)와, 전원부(602)를 갖는다. 연산 처리부(601)는 데이터 래치 및 셀렉터로서의 기능을 갖는 회로(611)와, 내부 클럭 생성 및 리셋 제어의 기능을 갖는 회로(612)와, 디코드부(614)와, 연산 제어부(616)와, 레지스터 세트(620)와, 연산부(622)와, 어드레스 버퍼(624)를 갖는다. 전원부(602)는 전원 회로(626)를 갖는다.
또한, 연산 처리부(601)의 각 구성 요소에는 전원부(602)에 의해 전원 전위 또는 전원 전압이 공급된다. 예를 들어, 연산 처리부(601) 내의 트랜지스터의 백 게이트에는, 전원 공급 제어 스위치(627)를 통해 전원 회로(626)로부터 전원 전위가 공급된다. 또한, 전원 공급 제어 스위치(627)는, 파워 컨트롤러 등을 사용하여 제어해도 된다. 전원 공급 제어 스위치(627)의 구성으로는, 도 1에 도시하는 전원 공급 제어 스위치(102)의 구성을 적용할 수 있다. 또한, 전원 회로(626)는, 연산 처리부(601)와 다른 기판에 형성하여, 배선 등에 의해 접속해도 된다.
또한, 연산 처리부(601)의 각 구성 요소에 대하여 설명한다.
회로(611)에서는, 입력 데이터의 래치 및 입력 데이터의 출력을 제어한다.
회로(612)에서는, 클럭 신호의 생성 및 리셋의 타이밍의 제어를 행한다.
디코드부(614)에는, 명령 레지스터인 레지스터(615) 및 명령 디코더가 설치된다. 디코드부(614)는, 입력된 명령 데이터의 디코드를 행하고, 명령 내용을 해석하는 기능을 갖는다.
연산 제어부(616)는, 스테이트 생성부(618) 및 레지스터(617)를 갖는다. 또한, 스테이트 생성부(618)에는, 레지스터(619)가 설치된다. 스테이트 생성부(618)에서는, 반도체 장치의 상태를 설정하기 위한 신호를 생성한다.
레지스터 세트(620)는, 복수의 레지스터(621)를 갖는다. 복수의 레지스터(621)에는, 프로그램 카운터, 범용 레지스터 및 연산 레지스터로서 기능하는 레지스터가 포함된다. 레지스터 세트(620)는, 연산 처리에 필요한 데이터를 저장하는 기능을 갖는다.
연산부(622)는, ALU(Arithmetic Logic Unit)(623)을 갖는다. 연산부(622)는, ALU(623)에 의해 입력되는 데이터의 연산 처리를 행하는 기능을 갖는다. 또한, 연산부(622)에도 레지스터를 설치해도 된다.
어드레스 버퍼(624)는, 레지스터(625)를 갖는다. 어드레스 버퍼(624)는, 어드레스 데이터를 위한 버퍼 게이트이다.
또한, 연산 처리부(601)에는, 기입 제어 신호(WE), 판독 제어 신호(RD)가 입력된다. 또한 연산 처리부(601)에는, 데이타버스를 통해 8비트의 데이터가 입력된다. 또한 연산 처리부(601)에는, 연산 제어 신호가 입력된다.
연산 처리부(601)로부터는, 16비트 어드레스 데이터가 출력된다. 또한 연산 처리부(601)로부터는, 버스 제어 신호가 출력된다.
기입 제어 신호(WE) 및 판독 제어 신호(RD)는, 회로(612), 연산 제어부(616), 레지스터 세트(620) 및 어드레스 버퍼(624)에 입력된다. 8비트의 데이터는, 데이타버스를 통해 회로(612), 레지스터 세트(620) 및 연산부(622)에 입력된다. 연산 제어 신호는, 회로(612) 및 연산 제어부(616)에 입력된다.
16비트 어드레스 데이터는, 어드레스 버퍼(624)로부터 출력된다. 또한 버스 제어 신호는, 연산 제어부(616)로부터 출력된다.
연산 처리부(601)의 각 회로는, 데이타버스 외에, 어드레스 버스, 컨트롤 버스를 통해, 데이터, 어드레스, 연산 제어 신호의 입출력을 행할 수 있다.
연산 처리부(601)에 설치된 각 레지스터는, 데이터 처리시에 데이터를 일정 기간 유지하는 기능을 갖는다.
또한, 1비트의 데이터를 유지 가능한 레지스터의 회로 구성의 일례를 도 27의 (B)에 나타내었다. 도 27의 (B)에 나타내는 레지스터는, 플립플롭(651)과, 불휘발성 기억 회로(652)와, 셀렉터(653)를 갖는다.
플립플롭(651)에는, 리셋 신호(RST), 클럭 신호(CLK) 및 데이터 신호(D)가 입력된다. 플립플롭(651)은, 클럭 신호(CLK)에 따라서 입력되는 데이터 신호(D)의 데이터를 유지하고, 데이터 신호(Q)로서 출력하는 기능을 갖는다.
불휘발성 기억 회로(652)에는, 기입 제어 신호(WE), 판독 제어 신호(RD) 및 데이터 신호가 입력된다.
불휘발성 기억 회로(652)는, 기입 제어 신호(WE)에 따라, 입력되는 데이터 신호의 데이터를 기억하고, 판독 제어 신호(RD)에 따라, 기억된 데이터를 데이터 신호로서 출력하는 기능을 갖는다.
셀렉터(653)에는, 판독 제어 신호(RD)에 따라, 데이터 신호(D) 또는 불휘발성 기억 회로(652)로부터 출력되는 데이터 신호를 선택하여, 플립플롭(651)에 입력한다.
불휘발성 기억 회로(652)에는, 트랜지스터(631) 및 용량 소자(632)가 설치되어 있다.
트랜지스터(631)는, ｎ채널형 트랜지스터이며, 선택 트랜지스터로서의 기능을 갖는다. 트랜지스터(631)의 소스 및 드레인의 한쪽은, 플립플롭(651)의 출력 단자에 전기적으로 접속되어 있다. 또한, 트랜지스터(631)의 백 게이트는, 도 27의 (A)에 나타내는 전원 공급 제어 스위치(627)에 전기적으로 접속된다. 트랜지스터(631)는, 기입 제어 신호(WE)에 따라서 플립플롭(651)으로부터 출력되는 데이터 신호의 유지를 제어하는 기능을 갖는다.
트랜지스터(631)로는, 실시 형태 1에 나타내는 오프 전류가 낮은 트랜지스터를 사용할 수 있다.
용량 소자(632)의 한 쌍의 전극의 한쪽은 트랜지스터(631)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되고, 다른 쪽에는 전원 전위(VSS)가 공급된다. 용량 소자(632)는, 기억하는 데이터 신호의 데이터에 기초하는 전하를 유지하는 기능을 갖는다. 트랜지스터(631)의 오프 전류가 매우 낮기 때문에, 전원 전압의 공급이 정지해도 용량 소자(632)의 전하는 유지되어, 데이터가 유지된다.
트랜지스터(633)는, p 채널형 트랜지스터이다. 트랜지스터(633)의 소스 및 드레인의 한쪽에는 전원 전위(VDD)가 공급되고, 게이트에는, 판독 제어 신호(RD)가 입력된다.
트랜지스터(634)는 ｎ채널형 트랜지스터이다. 트랜지스터(634)의 소스 및 드레인의 한쪽은, 트랜지스터(633)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되어 있고, 게이트에는, 판독 제어 신호(RD)가 입력된다.
트랜지스터(635)는, ｎ채널형 트랜지스터이다. 트랜지스터(635)의 소스 및 드레인의 한쪽은, 트랜지스터(634)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되어 있고, 소스 및 드레인의 다른 쪽에는, 전원 전위(VSS)가 공급된다.
인버터(636)의 입력 단자는, 트랜지스터(633)의 소스 및 드레인의 다른 쪽에 전기적으로 접속되어 있다. 또한, 인버터(636)의 출력 단자는, 셀렉터(653)의 입력 단자에 전기적으로 접속된다.
용량 소자(637)의 한 쌍의 전극의 한쪽은 인버터(636)의 입력 단자에 전기적으로 접속되고, 다른 쪽에는 전원 전위(VSS)가 공급된다. 용량 소자(632)는, 인버터(636)에 입력되는 데이터 신호의 데이터에 기초하는 전하를 유지하는 기능을 갖는다.
또한, 상기에 한정되지 않고, 예를 들어 상 변화형 메모리(PRAM이라고도 함), 저항 변화형 메모리(ReRAM이라고도 함), 자기 저항형 메모리(MRAM이라고도 함) 등을 사용하여 불휘발성 기억 회로(652)를 구성해도 된다. 예를 들어, MRAM으로는 자기 터널 접합 소자(MTJ 소자라고도 함)를 사용한 MRAM을 적용할 수 있다.
이어서, 도 27의 (B)에 나타내는 레지스터의 구동 방법의 일례에 대하여 설명한다.
우선, 통상 동작 기간에 있어서, 전원 전압, 리셋 신호(RST), 클럭 신호(CLK)는, 레지스터에 공급된 상태이다. 이때, 셀렉터(653)는, 데이터 신호(D)의 데이터를 플립플롭(651)에 출력한다. 플립플롭(651)은 클럭 신호(CLK)에 따라서 입력된 데이터 신호(D)의 데이터를 유지한다.
이어서, 전원 전압을 정지하기 직전의 백업 기간인 기간에서, 기입 제어 신호(WE)의 펄스에 따라, 불휘발성 기억 회로(652)에 데이터 신호(D)의 데이터를 기억시켜, 데이터(D_HLD)로서 유지한다. 그 후 레지스터에 관한 클록 신호(CLK)의 공급을 정지하고, 또한 그 후 레지스터에 대한 리셋 신호(RST)의 공급을 정지한다.
이어서, 전원 정지 기간에 있어서, 레지스터에 대한 전원 전압의 공급을 정지한다. 이때, 불휘발성 기억 회로(652)에 있어서, 트랜지스터(631)의 오프 전류가 낮기 때문에, 데이터(D_HLD)의 값이 유지된다. 또한, 전원 전위(VDD) 대신에 접지 전위(GND)를 공급함으로써, 전원 전압의 공급을 정지하는 것으로 간주할 수도 있다.
이때, 전원 공급 제어 스위치(627)를 간헐적으로 온 상태로 함으로써, 트랜지스터(631)의 백 게이트에 전원 전위를 공급해도 된다. 예를 들어 마이너스 전원 전위를 공급하여 트랜지스터(631)의 임계값 전압을 시프트시켜 트랜지스터의 오프 상태를 유지해도 된다. 또한, 전원 공급 제어 스위치(627)가 오프 상태일 때에는, 실시 형태 1에 나타내는 전원 회로(101)와 마찬가지로, 전원 회로(626)에 대한 전원 전압의 공급을 정지시켜도 된다.
다음으로, 통상 동작 기간으로 복귀되기 직전의 리커버리 기간에 있어서, 레지스터에 대한 전원 전압의 공급을 재개하고, 그 후 클럭 신호(CLK)의 공급을 재개하고, 또한 그 후 리셋 신호(RST)의 공급을 재개한다. 이때, 클럭 신호(CLK)가 공급되는 배선을 전원 전위(VDD)로 해 두고, 그 후 클럭 신호(CLK)의 공급을 재개한다. 또한, 판독 제어 신호(RD)의 펄스에 따라서 불휘발성 기억 회로(652)에 의해 데이터(D_HLD)에 따른 값의 데이터 신호가 셀렉터(653)에 출력된다. 셀렉터(653)는, 판독 제어 신호(RD)의 펄스에 따라서 상기 데이터 신호를 플립플롭(651)에 출력한다. 이에 의해, 전원 정지 기간의 직전의 상태로 플립플롭(651)을 복귀시킬 수 있다.
그 후, 통상 동작 기간에 있어서, 다시 플립플롭(651)의 통상 동작을 행한다.
이상이 레지스터의 구동 방법예이다.
이어서, 본 실시 형태의 반도체 장치의 구조 예에 대하여 도 28에 나타내었다.
도 28의 (A)에 나타내는 반도체 장치는, 채널 형성 영역에 실리콘을 포함하는 트랜지스터(801)와, 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터(802)를 적층하고, 또한, 트랜지스터(802) 위에 복수의 배선층을 적층한 구조이다.
트랜지스터(801)는, 매립 절연층을 갖는 반도체 기판에 설치된다. 트랜지스터(801)는, 예를 들어 도 27의 (B)에 나타내는 트랜지스터(635)에 상당한다.
트랜지스터(802)는, 절연층에 매립된 도전층(811a)과, 도전층(811a) 위에 설치된 절연층(814)과, 절연층(814)을 사이에 두고 도전층(811a)에 중첩하는 반도체층(813)과, 반도체층(813)에 전기적으로 접속하는 도전층(815a, 815b)과, 반도체층(813), 도전층(815a, 815b) 위에 설치된 절연층(816)과, 절연층(816)을 사이에 두고 반도체층(813)에 중첩하는 도전층(818)에 의해 구성된다. 이때, 도전층(811a)은, 백 게이트 전극으로서의 기능을 갖는다. 절연층(814)은 게이트 절연층으로서의 기능을 갖는다. 반도체층(813)은 채널 형성층으로서의 기능을 갖는다. 도전층(815a, 815b)은, 소스 전극 또는 드레인 전극으로서의 기능을 갖는다. 절연층(816)은 게이트 절연층으로서의 기능을 갖는다. 도전층(818)은 게이트 전극으로서의 기능을 갖는다.
트랜지스터(802)는, 예를 들어 도 27의 (B)에 나타내는 트랜지스터(631)에 상당한다.
절연층(814)은, 수소 등의 불순물을 블록하는 기능을 갖는 것이 바람직하다. 예를 들어, 산화알루미늄층, 질화실리콘층 등은, 수소를 블록하는 기능을 갖는다. 도 28의 (A)에 나타내는 반도체 장치에서는, 반도체층(813)이 절연층(814, 816)에 둘러싸여 있기 때문에, 트랜지스터(802)에 대한, 외부(예를 들어 트랜지스터(801))로부터 수소 등의 불순물의 확산이 억제된다.
또한, 도전층(815a)은, 절연층(814)을 관통하여 형성된 개구부에서, 도전층(811a)과 동일한 도전막에 의해 형성되는 도전층(811b)에 전기적으로 접속되고, 도전층(811b)은, 트랜지스터(801)의 게이트 전극에 전기적으로 접속된다.
또한, 트랜지스터(802)의 상층에는, 배선층(822, 824, 826)이 순서대로 적층되어 설치된다. 배선층(822)은, 절연층에 매립된 배선층(821)에 의해 도전층(815b)에 전기적으로 접속된다. 배선층(824)은, 절연층에 매립된 배선층(823)에 의해 배선층(822)에 전기적으로 접속된다. 배선층(826)은, 절연층에 매립된 배선층(825)에 의해 배선층(824)에 전기적으로 접속된다. 예를 들어, 배선층(826)을 외부 접속 단자로서 사용해도 된다.
또한, 도 28의 (B)에 나타내는 반도체 장치는, 트랜지스터(801)와, 트랜지스터(802)를 적층하고, 또한, 트랜지스터(801)와 트랜지스터(802)의 사이에 적층된 복수의 배선층을 설치한 구조이다. 또한, 도 28의 (B)에서는, 단자부(803)도 나타낸다.
트랜지스터(801)의 상층에는, 배선층(831a, 833a, 835a)이 순서대로 적층되어 설치된다. 배선층(831a)은, 트랜지스터(801)의 게이트 전극에 전기적으로 접속된다. 배선층(833a)은, 절연층에 매립된 배선층(832a)에 의해 배선층(831a)에 전기적으로 접속된다. 배선층(835a)은, 절연층에 매립된 배선층(834a)에 의해 배선층(833a)에 전기적으로 접속된다.
또한, 도전층(815a)은, 절연층(814)을 관통하여 형성된 개구부에서, 도전층(811a)과 동일한 도전막에 의해 형성되는 도전층(811b)에 전기적으로 접속되고, 도전층(811b)은, 절연층에 매립된 배선층(836a)에 의해 배선층(835a)에 전기적으로 접속된다.
또한, 트랜지스터(802)의 상층에는, 배선층(838a)이 적층되어 설치된다. 배선층(838a)은, 절연층에 매립된 배선층(837a)에 의해 도전층(815b)에 전기적으로 접속된다.
또한, 단자부(803)에는, 배선층(831a)과 동일한 도전막에 의해 형성되는 배선층(831b), 배선층(833a)과 동일한 도전막에 의해 형성되는 배선층(833b), 배선층(835a)과 동일한 도전막에 의해 형성되는 배선층(835b), 도전층(811a)과 동일한 도전막에 의해 형성되는 도전층(811c), 도전층(815a)과 동일한 도전막에 의해 형성되는 도전층(815c), 배선층(837a)과 동일한 도전막에 의해 형성되는 배선층(837b), 배선층(838a)과 동일한 도전막에 의해 형성되는 배선층(838b)이 순서대로 적층되어 설치된다. 배선층(833b)은 절연층에 매립되고, 배선층(832a)과 동일한 도전막에 의해 형성되는 배선층(832b)에 의해 배선층(831b)에 전기적으로 접속된다. 배선층(835b)은 절연층에 매립되고, 배선층(834a)과 동일한 도전막에 의해 형성되는 배선층(834b)에 의해 배선층(833b)에 전기적으로 접속된다. 도전층(811c)은 절연층에 매립되고, 배선층(836a)과 동일한 도전막에 의해 형성되는 배선층(836b)에 의해 배선층(835b)에 전기적으로 접속된다. 도전층(815c)은, 절연층(816)을 관통해서 형성된 개구부에서 도전층(811c)에 전기적으로 접속된다. 배선층(838b)은 절연층에 매립되고, 배선층(837a)과 동일한 도전막에 의해 형성되는 배선층(837b)에 의해 도전층(815c)에 전기적으로 접속된다. 예를 들어, 배선층(838b)을 외부 접속 단자로서 사용해도 된다.
또한, 각 구성 요소에 대하여 설명한다.
도전층(811a 내지 811c, 818), 배선층(831a 내지 838a, 831b 내지 838b)으로는, 예를 들어 도 23에 나타내는 도전층(962a, 962b)에 적용 가능한 재료의 층을 사용할 수 있다.
절연층(814), 절연층(816)을 포함하는 각 절연층으로는, 예를 들어 도 23에 나타내는 하지층(961)에 적용 가능한 재료의 층을 사용할 수 있다.
반도체층(813)으로는, 예를 들어 도 23에 나타내는 반도체층(964a, 964b)에 적용 가능한 재료의 층을 사용할 수 있다.
도 28에 도시한 바와 같이, 본 실시 형태에 따른 반도체 장치의 일례에서는, 서로 다른 트랜지스터를 적층시켜서 구성함으로써, 회로 면적을 작게 할 수 있다. 또한, 예를 들어 MTJ 소자 등을 사용한 반도체 장치에서는, MTJ 소자를 최상층에 형성하고, 관통 배선에 의해 하층의 트랜지스터와 접속해야 하기 때문에, 제작이 곤란하였다. 그러나, 본 실시 형태에 따른 반도체 장치의 일례에서는, 예를 들어 임의의 트랜지스터의 바로 위에 다른 트랜지스터를 적층하는 것도 가능하기 때문에, 제작이 용이해진다.
이상이 반도체 장치의 구조 예의 설명이다.
도 24 내지 도 28을 참조하여 설명한 바와 같이, 본 실시 형태의 반도체 장치의 일례에서는, 오프 전류가 낮은 트랜지스터를 사용하여 기억 회로의 선택 트랜지스터를 구성함으로써, 데이터의 유지 기간을 길게 할 수 있다. 따라서, 예를 들어 전원 전압의 공급을 정지시킨 경우에도 데이터를 유지할 수 있다.
또한, 본 실시 형태에 따른 반도체 장치의 일례에서는, 전원 공급 제어 스위치에 의해, 전원 회로와, 선택 트랜지스터의 백 게이트의 도통을 제어하여, 상기 백 게이트에 전원 전위를 간헐적으로 공급함으로써, 소비 전력을 저감하면서, 상기 트랜지스터의 임계값 전압을 제어할 수 있다.
(실시 형태 4)
본 실시 형태에서는, 본 발명의 일 형태인 반도체 장치를 사용한 전자 기기의 예에 대해서, 도 29를 참조하여 설명한다.
도 29의 (A)에 나타내는 전자 기기는, 휴대형 정보 단말기의 일례이다.
도 29의 (A)에 나타내는 전자 기기는, 하우징(1011)과, 하우징(1011)에 설치된 패널(1012)과, 버튼(1013)과, 스피커(1014)를 구비한다.
또한, 하우징(1011)에, 외부 기기에 접속하기 위한 접속 단자 및 조작 버튼이 설치되어 있어도 된다.
패널(1012)은 표시 패널(디스플레이)이다. 패널(1012)은 터치 패널의 기능을 갖는 것이 바람직하다.
버튼(1013)은 하우징(1011)에 설치된다. 예를 들어, 버튼(1013)이 전원 버튼이면, 버튼(1013)을 누름으로써, 전자 기기를 온 상태로 할 지의 여부를 제어할 수 있다.
스피커(1014)는 하우징(1011)에 설치된다. 스피커(1014)는 음성을 출력한다.
또한, 하우징(1011)에 마이크가 설치되어 있어도 된다. 하우징(1011)에 마이크를 설치함으로써, 예를 들어 도 29의 (A)에 나타내는 전자 기기를 전화기로서 기능시킬 수 있다.
도 29의 (A)에 나타내는 전자 기기는, 하우징(1011)의 내부에 본 발명의 일 형태인 반도체 장치를 갖는다.
도 29의 (A)에 나타내는 전자 기기는, 예를 들어 전화기, 전자 서적, 퍼스널 컴퓨터 및 유기기의 하나 또는 복수로서의 기능을 갖는다.
도 29의 (B)에 나타내는 전자 기기는, 절첩식의 정보 단말기의 일례이다.
도 29의 (B)에 나타내는 전자 기기는, 하우징(1021a)과, 하우징(1021b)과, 하우징(1021a)에 설치된 패널(1022a)과, 하우징(1021b)에 설치된 패널(1022b)과, 축부(1023)와, 버튼(1024)과, 접속 단자(1025)와, 기록 매체 삽입부(1026)와, 스피커(1027)를 구비한다.
하우징(1021a)과 하우징(1021b)은, 축부(1023)에 의해 접속된다.
패널(1022a) 및 패널(1022b)은 표시 패널(디스플레이)이다. 패널(1022a) 및 패널(1022b)은 터치 패널로서의 기능을 갖는 것이 바람직하다.
도 29의 (B)에 나타내는 전자 기기는, 축부(1023)를 갖기 때문에, 패널(1022a)과 패널(1022b)을 대향시켜서 절첩할 수 있다.
버튼(1024)은 하우징(1021b)에 설치된다. 또한, 하우징(1021a)에 버튼(1024)을 설치해도 된다. 예를 들어, 전원 버튼으로서의 기능을 갖는 버튼(1024)을 설치함으로써, 버튼(1024)을 누름으로써 전자 기기에 대한 전원 전압의 공급을 제어할 수 있다.
접속 단자(1025)는 하우징(1021a)에 설치된다. 또한, 하우징(1021b)에 접속 단자(1025)가 설치되어 있어도 된다. 또한, 접속 단자(1025)가 하우징(1021a) 및 하우징(1021b)의 한쪽 또는 양쪽에 복수 설치되어 있어도 된다. 접속 단자(1025)는 도 29의 (B)에 나타내는 전자 기기와 다른 기기를 접속하기 위한 단자이다.
기록 매체 삽입부(1026)는 하우징(1021a)에 설치된다. 하우징(1021b)에 기록 매체 삽입부(1026)가 설치되어 있어도 된다. 또한, 기록 매체 삽입부(1026)가 하우징(1021a) 및 하우징(1021b)의 한쪽 또는 양쪽에 복수 설치되어 있어도 된다. 예를 들어, 기록 매체 삽입부에 카드형 기록 매체를 삽입함으로써, 카드형 기록 매체의 데이터를 전자 기기에 판독하고, 또는 전자 기기 내의 데이터를 카드형 기록 매체에 기입할 수 있다.
스피커(1027)는 하우징(1021b)에 설치된다. 스피커(1027)는 음성을 출력한다. 또한, 하우징(1021a)에 스피커(1027)를 설치해도 된다.
또한, 하우징(1021a) 또는 하우징(1021b)에 마이크를 설치해도 된다. 하우징(1021a) 또는 하우징(1021b)에 마이크가 설치됨으로써, 예를 들어 도 29의 (B)에 나타내는 전자 기기를 전화기로서 기능시킬 수 있다.
도 29의 (B)에 나타내는 전자 기기는, 하우징(1021a) 또는 하우징(1021b)의 내부에 본 발명의 일 형태인 반도체 장치를 갖는다.
도 29의 (B)에 나타내는 전자 기기는, 예를 들어 전화기, 전자 서적, 퍼스널 컴퓨터 및 유기기의 하나 또는 복수로서의 기능을 갖는다.
도 29의 (C)에 나타내는 전자 기기는, 거치형 정보 단말기의 일례이다. 도 29의 (C)에 나타내는 거치형 정보 단말기는, 하우징(1031)과, 하우징(1031)에 설치된 패널(1032)과, 버튼(1033)과, 스피커(1034)를 구비한다.
패널(1032)은 표시 패널(디스플레이)이다. 패널(1032)은 터치 패널로서의 기능을 갖는 것이 바람직하다.
또한, 하우징(1031)의 갑판부(1035)에 패널(1032)과 마찬가지의 패널을 설치해도 된다. 상기 패널은, 터치 패널로서의 기능을 갖는 것이 바람직하다.
또한, 하우징(1031)에 표 등을 출력하는 표 출력부, 경화 투입부 및 지폐 삽입부 등을 설치해도 된다.
버튼(1033)은 하우징(1031)에 설치된다. 예를 들어, 버튼(1033)이 전원 버튼이면, 버튼(1033)을 누름으로써 전자 기기에 대한 전원 전압의 공급을 제어할 수 있다.
스피커(1034)는 하우징(1031)에 설치된다. 스피커(1034)는 음성을 출력한다.
도 29의 (C)에 나타내는 전자 기기는, 하우징(1031)의 내부에 본 발명의 일 형태인 반도체 장치를 갖는다.
도 29의 (C)에 나타내는 전자 기기는, 예를 들어 현금 자동 입출금기, 티켓 등의 주문을 하기 위한 정보 통신 단말기(멀티미디어 스테이션이라고도 함), 또는 유기기로서의 기능을 갖는다.
도 29의 (D)는 거치형 정보 단말기의 일례이다. 도 29의 (D)에 나타내는 전자 기기는, 하우징(1041)과, 하우징(1041)에 설치된 패널(1042)과, 하우징(1041)을 지지하는 지지대(1043)와, 버튼(1044)과, 접속 단자(1045)와, 스피커(1046)를 구비한다.
또한, 하우징(1041)에 외부 기기에 접속시키기 위한 접속 단자를 설치해도 된다.
패널(1042)은 표시 패널(디스플레이)로서의 기능을 갖는다.
버튼(1044)은 하우징(1041)에 설치된다. 예를 들어, 버튼(1044)이 전원 버튼이면, 버튼(1044)을 누름으로써 전자 기기에 대한 전원 전압의 공급을 제어할 수 있다.
접속 단자(1045)는 하우징(1041)에 설치된다. 접속 단자(1045)는 도 29의 (D)에 나타내는 전자 기기와 다른 기기를 접속하기 위한 단자이다. 예를 들어, 접속 단자(1045)에 의해 도 29의 (D)에 나타내는 전자 기기와 퍼스널 컴퓨터를 접속하면, 퍼스널 컴퓨터로부터 입력되는 데이터 신호에 따른 화상을 패널(1042)에 표시시킬 수 있다. 예를 들어, 도 29의 (D)에 나타내는 전자 기기의 패널(1042)이 접속하는 다른 전자 기기의 패널보다 크면, 해당 다른 전자 기기의 표시 화상을 확대할 수가 있어, 복수의 사람이 동시에 시인하기 쉬워진다.
스피커(1046)는 하우징(1041)에 설치된다. 스피커(1046)는 음성을 출력한다.
도 29의 (D)에 나타내는 전자 기기는, 하우징(1041)의 내부에 본 발명의 일 형태인 반도체 장치를 갖는다.
도 29의 (D)에 나타내는 전자 기기는, 예를 들어 출력 모니터, 퍼스널 컴퓨터 및 텔레비전 장치 중 하나 또는 복수로서의 기능을 갖는다.
도 29의 (E)는 전기 냉동 냉장고의 일례이다. 도 29의 (E)에 나타내는 전자 기기는, 하우징(1051)과, 냉장실용 도어(1052)와, 냉동실용 도어(1053)를 구비한다.
도 29의 (E)에 나타내는 전자 기기는, 하우징(1051)의 내부에 본 발명의 일 형태인 반도체 장치를 갖는다. 상기 구성으로 함으로써, 예를 들어 냉장실용 도어(1052) 및 냉동실용 도어(1053)의 개폐에 따라, 하우징(1051) 내의 반도체 장치에 대한 전원 전압의 공급을 제어할 수 있다.
도 29의 (F)는 에어 컨디셔너의 일례이다. 도 29의 (F)에 나타내는 전자 기기는, 실내기(1060) 및 실외기(1064)에 의해 구성된다.
실내기(1060)는 하우징(1061)과, 송풍구(1062)를 구비한다.
도 29의 (F)에 나타내는 전자 기기는, 하우징(1061)의 내부에 본 발명의 일 형태인 반도체 장치를 갖는다. 상기 구성으로 함으로써, 예를 들어 리모트 컨트롤러로부터의 신호에 따라, 하우징(1061) 내의 반도체 장치에 대한 전원 전압의 공급을 제어할 수 있다.
또한, 도 29의 (F)에서는, 실내기와 실외기로 구성되는 세퍼레이트형의 에어 컨디셔너를 예시하고 있지만, 실내기의 기능과 실외기의 기능을 하나의 하우징에 갖는 에어 컨디셔너일 수도 있다.
또한, 이것에 한정되지 않고, 전자 렌지 등의 고주파 가열 장치, 또는 전기 밥솥 등에도 본 발명의 일 형태인 반도체 장치를 적용할 수 있다.
이상이 도 29에 나타내는 전자 기기의 예의 설명이다.
도 29를 참조하여 설명한 바와 같이, 본 실시 형태에 따른 전자 기기에서는, 본 발명의 일 형태인 반도체 장치를 사용함으로써 소비 전력을 낮게 할 수 있다.
30 : 시프트 레지스터 31 : 플립플롭
42 : 인버터 53 : 인버터
61 : 트랜지스터 62 : 트랜지스터
63 : 트랜지스터 64: 트랜지스터
65 : 트랜지스터 66 : 트랜지스터
67 : 트랜지스터 68 : 트랜지스터
69 : 트랜지스터 70 : 트랜지스터
71 : 트랜지스터 72 : 트랜지스터
73 : 트랜지스터 74 : 트랜지스터
75 : 트랜지스터 76 : 용량 소자
81 : 트랜지스터 82 : 트랜지스터
83 : 트랜지스터 84 : 트랜지스터
85 : 트랜지스터 86 : 용량 소자
91 : 트랜지스터 92 : 트랜지스터
93 : 트랜지스터 94 : 트랜지스터
95 : 트랜지스터 96 : 용량 소자
100 : 기능 회로 101 : 전원 회로
102 : 전원 공급 제어 스위치 104 : 스위치
105 : 펄스 출력 회로 106 : 클록 공급 제어 스위치
110 : 트랜지스터 120 : 제어 트랜지스터
200 : 시프트 레지스터 201 : 플립플롭
211 : 트랜지스터 212 : 트랜지스터
220 : 논리 회로 231 : 트랜지스터
232 : 트랜지스터 240 : 센서 소자
241 : 증폭 트랜지스터 242 : 선택 트랜지스터
260 : 발광 소자 261 : 구동 트랜지스터
262 : 선택 트랜지스터 263 : 유지 용량
311a : 다이오드 311b : 다이오드
312a : 용량 소자 312b : 용량 소자
313a : 용량 소자 313b : 용량 소자
321a : 트랜지스터 321b : 트랜지스터
322a : 용량 소자 322b : 용량 소자
323a : 트랜지스터 323b : 트랜지스터
324a : 트랜지스터 324b : 트랜지스터
325a : 트랜지스터 325b : 트랜지스터
326a : 용량 소자 326b : 용량 소자
331a : 트랜지스터 331b : 트랜지스터
332a : 트랜지스터 332b : 트랜지스터
333a : 트랜지스터 333b : 트랜지스터
334a : 트랜지스터 334b : 트랜지스터
335a : 용량 소자 335b : 용량 소자
336a : 용량 소자 336b : 용량 소자
341a : 트랜지스터 341b : 트랜지스터
342a : 다이오드 342b : 다이오드
343a : 유도 소자 343b : 유도 소자
344a : 용량 소자 344b : 용량 소자
361 : 트랜지스터 362 : 용량 소자
363 : 트랜지스터 364 : 트랜지스터
365 : 트랜지스터 366 : 트랜지스터
367 : 트랜지스터 368 : 트랜지스터
369 : 용량 소자 370 : 용량 소자
400 : 메모리 셀 411 : 트랜지스터
412 : 트랜지스터 413 : 용량 소자
601 : 연산 처리부 602 : 전원부
603 : 셀렉터 611 : 회로
612 : 회로 614 : 디코드부
615 : 레지스터 616 : 연산 제어부
617 : 레지스터 618 : 스테이트 생성부
619 : 레지스터 620 : 레지스터 세트
621 : 레지스터 622 : 연산부
623 : ALU 624 : 어드레스 버퍼
625 : 레지스터 626 : 전원 회로
627 : 전원 공급 제어 스위치 631 : 트랜지스터
632 : 용량 소자 633 : 트랜지스터
634 : 트랜지스터 635 : 트랜지스터
636 : 인버터 637 : 용량 소자
651 : 플립플롭 652 : 불휘발성 기억 회로
653 : 셀렉터 801 : 트랜지스터
802 : 트랜지스터 803 : 단자부
811a : 도전층 811b : 도전층
811c : 도전층 813 : 반도체층
814 : 절연층 815a : 도전층
815b : 도전층 815c : 도전층
816 : 절연층 818 : 도전층
821 : 배선층 822 : 배선층
823 : 배선층 824 : 배선층
825 : 배선층 826 : 배선층
831a : 배선층 831b : 배선층
832a : 배선층 832b : 배선층
833a : 배선층 833b : 배선층
834a : 배선층 834b : 배선층
835a : 배선층 835b : 배선층
836a : 배선층 836b : 배선층
837a : 배선층 837b : 배선층
838a : 배선층 838b : 배선층
838c : 배선층 901 : 소스 드라이버
902 : 게이트 드라이버 903 : 전원 회로
910 : 화소 회로 921 : 전원 공급 제어 스위치
922 : 전원 공급 제어 스위치 950 : 발광 소자
951 : 트랜지스터 952 : 트랜지스터
953 : 트랜지스터 954 : 트랜지스터
955 : 트랜지스터 956 : 용량 소자
957 : 용량 960 : 기판
961 : 하지층 962a : 도전층
962b : 도전층 963 : 절연층
964a : 반도체층 964b : 반도체층
965a : 도전층 965b : 도전층
965c : 도전층 965d : 도전층
966 : 절연층 967 : 절연층
968a : 도전층 968b : 도전층
969 : 절연층 970 : 발광층
971 : 도전층 972 : 기판
973 : 착색층 974 : 절연층
975 : 절연층 976 : 절연층
981 : 주변 회로부 982 : 화소부
1011 : 하우징 1012 : 패널
1013 : 버튼 1014 : 스피커
1021a : 하우징 1021b : 하우징
1022a : 패널 1022b : 패널
1023 : 축부 1024 : 버튼
1025 : 접속 단자 1026 : 기록 매체 삽입부
1027 : 스피커 1031 : 하우징
1032 : 패널 1033 : 버튼
1034 : 스피커 1035 : 갑판부
1041 : 하우징 1042 : 패널
1043 : 지지대 1044 : 버튼
1045 : 접속 단자 1046 : 스피커
1051 : 하우징 1052 : 냉장실용 도어
1053 : 냉동실용 도어 1060 : 실내기
1061 : 하우징 1062 : 송풍구
1064 : 실외기 2011 : 제어 회로
2012 : 비트선 구동 회로 2013 : 워드선 구동 회로
2014 : 전원 회로 2015 : 메모리 셀 어레이
2016 : 전원 공급 제어 스위치 2051 : 메모리 셀

Claims (6)

  1. 반도체 장치로서,
    제1 트랜지스터를 포함하는 제1 회로;
    제2 트랜지스터; 및
    제1 전위를 생성하는 기능을 갖는 제2 회로를 포함하고,
    상기 제1 전위가 상기 제2 트랜지스터를 통해 상기 제1 트랜지스터의 백 게이트에 공급된 후에, 상기 제2 트랜지스터를 오프 상태로 함으로써 상기 제1 트랜지스터의 백 게이트를 부유 상태로 하는 기능을 갖는, 반도체 장치.
  2. 반도체 장치로서,
    제1 트랜지스터를 포함하는 제1 회로;
    제2 트랜지스터; 및
    마이너스 전위인 제1 전위를 생성하는 기능을 갖는 제2 회로를 포함하고,
    상기 제1 전위가 상기 제2 트랜지스터를 통해 상기 제1 트랜지스터의 백 게이트에 공급된 후에, 상기 제2 트랜지스터를 오프 상태로 함으로써 상기 제1 트랜지스터의 백 게이트를 부유 상태로 하는 기능을 갖는, 반도체 장치.
  3. 반도체 장치로서,
    제1 트랜지스터를 포함하는 제1 회로;
    제2 트랜지스터; 및
    제1 전위를 생성하는 기능을 갖는 제2 회로를 포함하고,
    상기 제1 전위가 상기 제2 트랜지스터를 통해 상기 제1 트랜지스터의 백 게이트에 공급된 후에, 상기 제2 트랜지스터를 오프 상태로 함으로써 상기 제1 트랜지스터의 백 게이트를 부유 상태로 하는 기능; 및
    상기 제2 트랜지스터가 오프 상태로 된 후에, 상기 제2 회로로의 신호의 공급을 정지하는 기능을 갖는, 반도체 장치.
  4. 반도체 장치로서,
    제1 트랜지스터를 포함하는 제1 회로;
    제2 트랜지스터; 및
    제1 전위를 생성하는 기능을 갖는 제2 회로를 포함하고,
    상기 제1 전위가 상기 제2 트랜지스터를 통해 상기 제1 트랜지스터의 백 게이트에 공급된 후에, 상기 제2 트랜지스터를 오프 상태로 함으로써 상기 제1 트랜지스터의 백 게이트를 부유 상태로 하는 기능; 및
    상기 제2 트랜지스터가 오프 상태로 된 후에, 상기 제2 회로로의 전원 전압의 공급을 정지하는 기능을 갖는, 반도체 장치.
  5. 반도체 장치로서,
    제1 트랜지스터를 포함하는 제1 회로;
    제2 트랜지스터; 및
    제1 전위를 생성하는 기능을 갖는 제2 회로를 포함하고,
    상기 제1 전위가 상기 제2 트랜지스터를 통해 상기 제1 회로의 배선에 공급된 후에, 상기 제2 트랜지스터를 오프 상태로 함으로써 상기 제1 회로의 상기 배선을 부유 상태로 하는 기능을 갖는, 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터의 채널 형성 영역은, 산화물 반도체를 포함하는, 반도체 장치.
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