JP5865289B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。また、本発明は、半導体装置を用いた電子機器に関する。

近年、トランジスタを用いた半導体装置の開発が進められている。

上記半導体装置において、トランジスタのしきい値電圧の制御は重要である。例えば、トランジスタがノーマリオン型になってしまうと、動作時に動作不良が発生しやすくなる又は非動作時の消費電力が高くなるなど、様々な問題が生じる。

トランジスタのしきい値電圧の制御方法例としては、トランジスタのバックゲートに電源電位を供給することにより、該トランジスタのしきい値電圧をシフトさせる方法が知られている（例えば特許文献１）。

特開２００６−１６５８０８号公報

しかしながら、従来のトランジスタのしきい値電圧の制御方法では、消費電力が高いといった問題があった。

例えば、特許文献１に示す半導体装置では、動作時にトランジスタのバックゲートに電源電位を常に供給し続ける必要があるため、例えば該電源電位を生成する電源回路を動作させ続けなければならず、消費電力の低減が困難であった。

上記問題に鑑み、本発明の一態様では、消費電力の低減を課題の一つとする。

本発明の一態様では、電源供給制御スイッチを用いて、電源回路からトランジスタのバックゲートに電源電位を間欠的に供給する。このとき、電源供給制御スイッチは、例えばオフ電流の低い制御トランジスタを用いて構成される。

電源供給制御スイッチを設けることにより、該電源供給制御スイッチがオフ状態のとき、即ちトランジスタのバックゲートが浮遊状態のときに、該バックゲートの電位を一定期間保持できる。よって、常に電源回路からトランジスタのバックゲートに電源電位を供給する必要がなくなるため、不要なときに電源回路に対する電源電圧の供給を停止できる。

このように、本発明の一態様では、電源回路からトランジスタのバックゲートに対する電源電位の供給を間欠的に停止させて消費電力の低減を図る。

本発明の一態様は、電源電位を生成する電源回路と、電源回路からトランジスタのバックゲートに対する電源電位の供給を制御する電源供給制御スイッチと、を備え、電源供給制御スイッチは、制御端子に入力されるパルス信号に従ってオン状態又はオフ状態になることにより、電源回路とトランジスタのバックゲートとの導通を制御する制御トランジスタを有する半導体装置である。

さらに、本発明の一態様では、トランジスタのバックゲートに供給する電源電位を、例えば負電源電位又は正電源電位の２値で切り換えることにより、該トランジスタがオフ状態のときには、オフ電流を低減し、オン状態のときには、オン電流を高くする。なお、２値に限定されず、３値以上の電源電位を切り換えてトランジスタのバックゲートに供給してもよい。

本発明の一態様は、第１の電源電位を生成する第１の電源回路と、第１の電源回路からトランジスタのバックゲートに対する第１の電源電位の供給を制御する第１の電源供給制御スイッチと、第１の電源回路に対する第１の電源電圧の供給を制御する第１の電源スイッチと、第２の電源電位を生成する第２の電源回路と、第２の電源回路からトランジスタのバックゲートに対する第２の電源電位の供給を制御する第２の電源供給制御スイッチと、第２の電源回路に対する第２の電源電圧の供給を制御する第２の電源スイッチと、を有し、第１の電源供給制御スイッチは、制御端子に入力される第１のパルス信号に従ってオン状態又はオフ状態になることにより、第１の電源回路とトランジスタのバックゲートとの導通を制御する第１の制御トランジスタを有し、第２の電源供給制御スイッチは、制御端子に入力される第２のパルス信号に従ってオン状態又はオフ状態になることにより、第２の電源回路とトランジスタのバックゲートとの導通を制御する第２の制御トランジスタを有し、第１及び第２の制御トランジスタのチャネル幅１μｍあたりのオフ電流は、１００ｚＡ以下であり、第１及び第２のパルス信号の一方がハイレベルのとき、他方はローレベルであり、第１の電源スイッチがオフ状態のとき、第１の制御トランジスタはオフ状態であり、第２の電源スイッチがオフ状態のとき、第２の制御トランジスタはオフ状態である半導体装置である。

本発明の一態様は、半導体装置を用いた電子機器である。

本発明の一態様により、トランジスタのしきい値電圧を制御する場合であっても、トランジスタのバックゲートに対する電源電位の供給を間欠的に停止できるため、消費電力を低減できる。

半導体装置の例を説明するための図。 トランジスタのオフ電流を説明するための図。 半導体装置の駆動方法例を説明するための図。 半導体装置の例を説明するための図。 機能回路の例を説明するための図。 半導体装置の例を説明するための図。 半導体装置の例を説明するための図。 半導体装置の駆動方法例を説明するための図。 半導体装置の駆動方法例を説明するための図。 半導体装置の駆動方法例を説明するための図。 機能回路の例を説明するための図。 電源回路の例を説明するための図。 電源回路の例を説明するための図。 電源回路の例を説明するための図。 電源回路の例を説明するための図。 電源回路の例を説明するための図。 半導体装置の例を説明するための図。 ゲートドライバの例を説明するための図。 フリップフロップの例を説明するための図。 インバータの例を説明するための図。 半導体装置の駆動方法例を説明するためのタイミングチャート。 画素回路の例を説明するための図。 半導体装置の構造例を説明するための図。 半導体装置の例を説明するための図。 メモリセルの例を説明するための図。 メモリセルの例を説明するための図。 半導体装置の例を説明するための図。 半導体装置の構造例を説明するための図。 電子機器の例を説明するための図。

本発明に係る実施の形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例えば本発明は、下記実施の形態の記載内容に限定されない。

なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに適宜置き換えることができる。

また、第１、第２などの序数詞は、構成要素の混同を避けるために付しており、各構成要素の数は、序数に限定されない。

（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の例について説明する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、例えば、センサ、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）などの集積回路、又は表示装置などは全て半導体装置に含まれる。

本実施の形態に係る半導体装置の構成例について、図１を参照して説明する。

図１に示す半導体装置は、電源回路１０１と、電源供給制御スイッチ（ＰＳＷともいう）１０２と、を備える。

さらに、図１に示すトランジスタ１１０は、バックゲートの電位（ＶＢＧともいう）の制御が可能なトランジスタである。トランジスタ１１０は、例えば半導体装置を構成する機能回路１００に設けられる。

機能回路１００としては、特定の機能を有する様々な回路を適用できる。例えば、機能回路１００としては、例えばゲートドライバ、ソースドライバ、ＬＳＩ、センサ、又は画素部を含む半導体装置なども含む。

図１に示す電源回路１０１は、入力される電源電圧を元に電源電位Ｖｘを生成する機能を有する。なお、電源電圧は、電源電位ＶＤＤと電源電位ＶＳＳの電位差に等しい。さらに、スイッチ１０４をオフ状態にすることにより、電源回路１０１に対する電源電圧の供給を停止させることができる。なお、図１に示す構成に限定されず、スイッチ１０４により、電源回路１０１に対する電源電位ＶＳＳの供給を制御してもよい。

電源回路１０１は、例えばチャージポンプ又は反転型コンバータなどを用いて構成される。また、Ｃｕｋ型コンバータを用いて電源回路１０１を構成してもよい。

電源供給制御スイッチ１０２は、電源回路１０１からトランジスタ１１０のバックゲートに対する電源電位の供給を制御する機能を有する。

電源供給制御スイッチ１０２は、制御トランジスタ１２０を有する。制御トランジスタ１２０は、制御端子に入力されるパルス信号に従ってオン状態又はオフ状態になることにより、電源回路１０１とトランジスタ１１０のバックゲートとの導通を制御する機能を有する。図１では、一例として制御端子が制御トランジスタ１２０のゲートとして説明する。また、図１に限定されず、例えば制御トランジスタ１２０を含むアナログスイッチなどを用いて電源供給制御スイッチ１０２を構成してもよい。

このとき、制御トランジスタ１２０のゲートに入力されるパルス信号は、例えばパルス出力回路１０５から入力される。パルス信号のパルス間隔は、１秒以上、好ましくは３０秒以上、さらに好ましくは１分以上であることが好ましい。例えば、制御信号などによりパルス出力回路１０５から出力されるパルスの間隔を制御できる。なお、パルスの間隔は一定でなくてもよい。また、パルス出力回路１０５を半導体装置に設けてもよい。

制御トランジスタ１２０としては、オフ電流の低いトランジスタを用いることができる。なお、制御トランジスタ１２０のカットオフ電流の値は、トランジスタ１１０のカットオフ電流の値よりも小さいことが好ましい。例えば、制御トランジスタ１２０のチャネル長（Ｌ）とチャネル幅（Ｗ）の比（Ｌ／Ｗ比ともいう）をトランジスタ１１０のＬ／Ｗ比よりも大きくすることにより、制御トランジスタ１２０のカットオフ電流の値を、トランジスタ１１０のカットオフ電流の値よりも小さくできる。

上記オフ電流の低いトランジスタとしては、例えばシリコンよりもバンドギャップの広い酸化物半導体を含むチャネル形成領域を有し、該チャネル形成領域が実質的にｉ型であるトランジスタを適用できる。このとき、上記酸化物半導体のキャリア密度は、１×１０^１４ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１２ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１１ａｔｏｍｓ／ｃｍ^３未満とすることが好ましい。例えば、水素又は水などの不純物を可能な限り除去し、酸素を供給して酸素欠損を可能な限り減らすことにより、上記酸化物半導体を含むトランジスタを作製できる。このとき、チャネル形成領域において、ドナー不純物といわれる水素の量を１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下に低減することが好ましい。

上記酸化物半導体としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などを適用できる。また、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａの一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。

上記他の金属元素としては、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、錫、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムのいずれか一つ又は複数の元素を用いればよい。これらの金属元素は、スタビライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導体として機能することが可能な量である。

以下では、酸化物半導体層の構造について説明する。

酸化物半導体層は、単結晶酸化物半導体層と非単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、非晶質酸化物半導体層、微結晶酸化物半導体層、多結晶酸化物半導体層、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層などをいう。

非晶質酸化物半導体層は、層中における原子配列が不規則であり、結晶成分を有さない酸化物半導体層である。微小領域においても結晶部を有さず、層全体が完全な非晶質構造の酸化物半導体層が典型である。

微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ層は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ層は、微結晶酸化物半導体層よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ層について詳細な説明を行う。

ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ層の層を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有していることがわかる。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ層を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ層の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ層中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ層に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＺｎＧａ_２Ｏ_４の結晶の（３１１）面に帰属されることから、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ層中の一部に、ＺｎＧａ_２Ｏ_４の結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうち、二種以上を有する積層であってもよい。

上記酸化物半導体を含むトランジスタは、バンドギャップが広いため熱励起によるリーク電流が少ない。さらに、半導体層中のキャリアが極めて少ない。よって、オフ電流を低くできる。例えば、室温（２５℃）でチャネル幅１μｍあたり１×１０^−１９Ａ（１００ｚＡ）以下である。より好ましくは１×１０^−２２Ａ（１００ｙＡ）以下である。トランジスタのオフ電流は、低ければ低いほどよいが、トランジスタのオフ電流の下限値は、約１×１０^−３０Ａ／μｍであると見積もられる。

ここで、上記オフ電流の低いトランジスタとしてインジウム、亜鉛、及びガリウムを含む酸化物半導体でチャネル形成領域を形成したトランジスタのオフ電流の値について説明する。

トランジスタのオフ電流の値は極めて微小であるので、該オフ電流を測定するためには、比較的サイズの大きいトランジスタを作製し、実際に流れるオフ電流を見積もる必要がある。

一例として、トランジスタのチャネル幅Ｗを１ｍ（１００００００μｍ）、チャネル長Ｌを３μｍとし、温度を１５０℃、１２５℃、８５℃と変化させた際のチャネル幅Ｗが１μｍあたりのオフ電流値から見積もったアレニウスプロットを図２に示す。

図２に示すように、例えば２７℃のとき、チャネル幅Ｗが１μｍあたりのトランジスタのオフ電流は１×１０^−２５Ａ以下である。図２により、インジウム、亜鉛、及びガリウムを含む酸化物半導体のチャネル形成領域を有するトランジスタのオフ電流は、極めて小さいことがわかる。

以上が電源供給制御スイッチ１０２の説明である。

次に、図１に示す半導体装置の駆動方法例について、図３（Ａ）及び図３（Ｂ）を参照して説明する。ここでは、一例として、制御トランジスタ１２０及びトランジスタ１１０をＮチャネル型トランジスタとし、トランジスタ１１０のバックゲートに供給される電位が負電源電位−Ｖｘであるとして説明する。

まず、図３（Ａ）に示すように、制御トランジスタ１２０をオン状態にする。例えば、パルス出力回路１０５からパルス信号のパルスを入力することにより、制御トランジスタ１２０のゲートの電位がハイレベルの電位（Ｈ）になり、制御トランジスタ１２０がオン状態になる。なお、制御トランジスタ１２０をオン状態にする前にスイッチ１０４をオン状態にすることにより、電源回路１０１に電源電圧を供給し、電源回路１０１をオン状態にしておく。

制御トランジスタ１２０がオン状態のとき、例えば図３（Ａ）の矢印に示すように電流が流れ、電源回路１０１からトランジスタ１１０のバックゲートに負電源電位−Ｖｘが供給され、該バックゲートの電位（ＶＢＧ）が負電源電位−Ｖｘと同等の値になる。

このとき、トランジスタ１１０のしきい値電圧が正の方向にシフトする。

ここで、バックゲートの電位によるトランジスタ１１０のしきい値電圧の変化について図４を用いて説明する。

図４（Ａ−１）は、トランジスタ１１０のバックゲートの電位が基準電位Ｖ０のときを示す図であり、図４（Ａ−２）は、バックゲートの電位が基準電位Ｖ０のときのトランジスタ１１０のしきい値電圧を示す図である。基準電位Ｖ０を、例えば０Ｖ、ソース電位、又は接地電位としてもよい。

図４（Ｂ−１）は、トランジスタ１１０のバックゲートの電位が負電源電位−Ｖｇのときを示す図であり、図４（Ｂ−２）は、バックゲートの電位が負電源電位−Ｖｇのときのトランジスタ１１０のしきい値電圧を示す図である。

例えば、チャネル形成領域に酸化物半導体を含むＮチャネル型のトランジスタは、バックゲートの電位を負の値にすると空乏層幅が広がり、ボディ電流が流れにくくなるため、トランジスタのしきい値電圧が正の方向にシフトする。トランジスタ１１０のバックゲートの電位が基準電位Ｖ０のときは図４（Ａ−２）に示すしきい値電圧であるのに対し、負電源電位−Ｖｇのときは、図４（Ｂ−２）に示すように、正の方向にシフトする。このように、トランジスタ１１０のバックゲートの電位を制御することにより、例えばノーマリオン型のトランジスタをノーマリオフ型のトランジスタに変化させることもできる。

さらに、図３（Ｂ）に示すように、制御トランジスタ１２０をオフ状態にする。例えば、パルス出力回路１０５から制御トランジスタ１２０に対するパルス信号の入力を停止させることにより、制御トランジスタ１２０のゲートの電位がローレベルの電位（Ｌ）になり、制御トランジスタ１２０がオフ状態になる。なお、制御トランジスタ１２０をオフ状態にした後にスイッチ１０４をオフ状態にすることにより、電源回路１０１に対する電源電圧の供給を停止させ、電源回路１０１をオフ状態にしておく。

制御トランジスタ１２０がオフ状態のとき、電源回路１０１がオフ状態になり、電源回路１０１からトランジスタ１１０のバックゲートに対する電源電位の供給が停止する。さらに、トランジスタ１１０のバックゲートが浮遊状態になり、該バックゲートの電位（ＶＢＧ）が保持される。

さらに、図３（Ａ）と同様に、電源回路１０１がオン状態のときに、制御トランジスタ１２０をオン状態にすることにより、トランジスタ１１０のバックゲートに電源電位の再供給（リチャージともいう）を行ってもよい。図１に示す半導体装置では、パルス出力回路１０５からパルス信号のパルスが入力される毎に、制御トランジスタ１２０がオン状態になる。このため、制御トランジスタ１２０がオン状態になるたびにトランジスタ１１０のバックゲートをリチャージさせることができる。

トランジスタ１１０のバックゲートをリチャージする場合の電位の変化について図５のタイミングチャートに示す。

図５では、期間Ｔ１において、制御トランジスタ１２０のゲートの電位（ＶＧ１２０ともいう）がハイレベル（Ｈ）になる。このとき、制御トランジスタ１２０がオン状態になり、トランジスタ１１０のバックゲートの電位（ＶＢＧ１１０ともいう）が−Ｖｘになる。

期間Ｔ２では、ＶＧ１２０がローレベル（Ｌ）になり、制御トランジスタ１２０がオフ状態になる。トランジスタ１１０のバックゲートは浮遊状態になるが、このとき、トランジスタのバックゲートの電位が−Ｖｘよりも徐々に高くなっていく場合がある。

しかしながら、期間Ｔ３において、制御トランジスタ１２０のゲートの電位（ＶＧ１２０ともいう）が再びハイレベル（Ｈ）になることにより、制御トランジスタ１２０がオン状態になり、トランジスタ１１０のバックゲートの電位（ＶＢＧ１１０ともいう）が−Ｖｘに戻す（リチャージ）ことができる。

図５に示すように、トランジスタ１１０のバックゲートをリチャージすることにより、トランジスタ１１０のバックゲートの電位を例えば負電源電位に維持することができる。また、間欠的にトランジスタ１１０のバックゲートをリチャージするため、常に電源回路１０１を動作させる必要がなくなるため、消費電力を低減することができる。

以上が図１に示す半導体装置の駆動方法例の説明である。

図１乃至図５を参照して説明したように、本実施の形態に係る半導体装置の一例では、電源供給制御スイッチにより、電源回路からトランジスタのバックゲートに対する電源電位の供給を制御する。上記構成にすることにより、電源供給制御スイッチがオフ状態のときにバックゲートの電位を保持することができ、電源回路に対する電源電圧の供給を間欠的に停止させることができるため、消費電力を低減できる。

なお、本実施の形態に係る半導体装置では、トランジスタ１１０のバックゲートに異なる複数の電位を切り換えて供給してもよい。トランジスタ１１０のバックゲートの電位を切り換えて供給する場合の構成例について図６を用いて説明する。

図６に示す半導体装置は、電源回路１０１＿１及び１０１＿２と、電源供給制御スイッチ（ＰＳＷともいう）１０２＿１及び１０２＿２と、電源スイッチ１０４＿１及び１０４＿２と、を有する。なお、電源回路の数は図６に限定されず、電源回路の数に応じて電源供給制御スイッチ及び電源スイッチを設けてもよい。

さらに、図６において、トランジスタ１１０は、バックゲートの電位（ＶＢＧともいう）の制御が可能なトランジスタである。トランジスタ１１０は、例えば半導体装置を構成する機能回路１００に設けられる。

電源回路１０１＿１は、入力される第１の電源電圧を元に電源電位Ｖｘ１を生成する機能を有する。なお、第１の電源電圧は、電源電位ＶＤＤ１と電源電位ＶＳＳの電位差に等しい。さらに、電源スイッチ１０４＿１をオフ状態にすることにより、電源回路１０１＿１に対する電源電位ＶＤＤ１の供給を停止させ、第１の電源電圧の供給を停止させることができる。電源スイッチ１０４＿１は、電源回路１０１＿１に対する第１の電源電圧の供給を制御する機能を有する。なお、図６に示す構成に限定されず、電源スイッチ１０４＿１により、電源回路１０１＿１に対する電源電位ＶＳＳの供給を制御してもよい。

電源回路１０１＿２は、入力される第２の電源電圧を元に電源電位Ｖｘ２を生成する機能を有する。なお、第２の電源電圧は、電源電位ＶＤＤ２と電源電位ＶＳＳの電位差に等しい。さらに、電源スイッチ１０４＿２をオフ状態にすることにより、電源回路１０１＿２に対する電源電位ＶＤＤ２の供給を停止させ、第２の電源電圧の供給を停止させることができる。電源スイッチ１０４＿２は、電源回路１０１＿２に対する第２の電源電圧の供給を制御する機能を有する。なお、図６に示す構成に限定されず、電源スイッチ１０４＿２により、電源回路１０１＿２に対する電源電位ＶＳＳの供給を制御してもよい。また、第１の電源電圧と第２の電源電圧は、異なる値であってもよい。

なお、電源回路１０１にクロック信号Ｃ＿ＣＬＫを用いる場合、電源回路１０１に対するクロック信号Ｃ＿ＣＬＫの供給を制御するクロック供給制御スイッチ１０６を設け、クロック信号Ｃ＿ＣＬＫの供給を停止させることにより電源回路１０１をオフ状態にしてもよい。例えば、電源回路１０１＿１、１０１＿２にクロック信号Ｃ＿ＣＬＫを用いる場合、図７に示すように、電源回路１０１＿１に対するクロック信号Ｃ＿ＣＬＫの供給を制御するクロック供給制御スイッチ１０６＿１及び電源回路１０１＿２に対するクロック信号Ｃ＿ＣＬＫの供給を制御するクロック供給制御スイッチ１０６＿２を設け、クロック信号Ｃ＿ＣＬＫの供給を停止させることにより電源回路１０１＿１または電源回路１０１＿２をオフ状態にしてもよい。

図６に示す電源供給制御スイッチ１０２＿１は、電源回路１０１＿１からトランジスタ１１０のバックゲートに対する電源電位の供給を制御する機能を有し、電源供給制御スイッチ１０２＿２は、電源回路１０１＿２からトランジスタ１１０のバックゲートに対する電源電位の供給を制御する機能を有する。

電源供給制御スイッチ１０２＿１は、制御トランジスタ１２０＿１を有し、電源供給制御スイッチ１０２＿２は、制御トランジスタ１２０＿２を有する。制御トランジスタ１２０＿１は、制御端子に入力される第１のパルス信号に従ってオン状態又はオフ状態になることにより、電源回路１０１＿１とトランジスタ１１０のバックゲートとの導通を制御する機能を有し、制御トランジスタ１２０＿２は、制御端子に入力される第２のパルス信号に従ってオン状態又はオフ状態になることにより、電源回路１０１＿２とトランジスタ１１０のバックゲートとの導通を制御する機能を有する。図６では、一例として制御端子が制御トランジスタ１２０＿１及び１２０＿２のゲートとして説明する。また、図６に限定されず、例えば制御トランジスタ１２０＿１を含むアナログスイッチなどを用いて電源供給制御スイッチ１０２＿１を構成してもよく、制御トランジスタ１２０＿２を含むアナログスイッチなどを用いて電源供給制御スイッチ１０２＿２を構成してもよい。

このとき、第１のパルス信号は、パルス出力回路１０５＿１から制御トランジスタ１２０＿１に入力され、第２のパルス信号は、パルス出力回路１０５＿２から制御トランジスタ１２０＿２に入力される。なお、第１及び第２のパルス信号のパルスは互いに重ならないことが好ましく、例えば第１及び第２のパルス信号の一方がハイレベルのとき、他方がローレベルであることが好ましい。さらに、第１及び第２のパルス信号のパルス間隔のそれぞれを、１秒以上、好ましくは３０秒以上、さらに好ましくは１分以上にすることができる。該パルスの間隔を、例えば制御信号などにより制御できる。なお、パルスの間隔は一定でなくてもよい。また、パルス出力回路１０５＿１及び１０５＿２を半導体装置に設けてもよい。

制御トランジスタ１２０＿１及び１２０＿２としては、上記オフ電流の低いトランジスタを用いることができる。

以上が電源供給制御スイッチ１０２＿１及び１０２＿２の説明である。

次に、図６に示す半導体装置の駆動方法例について、図８乃至図１０の模式図を参照して説明する。ここでは、一例として、制御トランジスタ１２０＿１及び１２０＿２をＮチャネル型トランジスタとし、トランジスタ１１０をＮチャネル型トランジスタとして説明する。

例えば、トランジスタ１１０がオフ状態のとき、図８に示すように制御トランジスタ１２０＿１をオン状態にし、制御トランジスタ１２０＿２をオフ状態にする。例えば、パルス出力回路１０５＿１により、制御トランジスタ１２０＿１のゲートの電位をハイレベルの電位（Ｈ）にすることにより、制御トランジスタ１２０＿１をオン状態にできる。また、制御トランジスタ１２０＿２のゲートの電位をローレベルの電位（Ｌ）にすることにより、制御トランジスタ１２０＿２をオフ状態にできる。なお、制御トランジスタ１２０＿１をオン状態にする前に電源スイッチ１０４＿１をオン状態にすることにより、電源回路１０１＿１に第１の電源電圧を供給し、電源回路１０１＿１をオン状態にしておく。さらに、電源スイッチ１０４＿２をオフ状態にすることにより、電源回路１０１＿２に対する第２の電源電圧の供給を停止させ、電源回路１０１＿２をオフ状態にしておく。

このとき、電源回路１０１＿１からトランジスタ１１０のバックゲートに負電源電位−Ｖｘが供給され、該バックゲートの電位（ＶＢＧ）が負電源電位−Ｖｘと同等の値になる。

さらに、トランジスタ１１０のしきい値電圧が正の方向にシフトする。これにより、例えばノーマリオン型のトランジスタをノーマリオフ型のトランジスタに変化させることができる。

また、トランジスタ１１０がオン状態のとき、図９に示すように制御トランジスタ１２０＿２をオン状態にし、制御トランジスタ１２０＿１をオフ状態にする。例えば、パルス出力回路１０５＿１により、制御トランジスタ１２０＿１のゲートの電位をローレベルの電位（Ｌ）にすることにより、制御トランジスタ１２０＿１をオフ状態にできる。また、制御トランジスタ１２０＿２のゲートの電位をハイレベルの電位（Ｈ）にすることにより、制御トランジスタ１２０＿２をオン状態にできる。なお、制御トランジスタ１２０＿２をオン状態にする前に電源スイッチ１０４＿２をオン状態にすることにより、電源回路１０１＿２に第２の電源電圧を供給し、電源回路１０１＿２をオン状態にしておく。さらに、電源スイッチ１０４＿１をオフ状態にすることにより、電源回路１０１＿１に対する第１の電源電圧の供給を停止させ、電源回路１０１＿１をオフ状態にしておく。

このとき、電源回路１０１＿２からトランジスタ１１０のバックゲートに正電源電位＋Ｖｘが供給され、該バックゲートの電位（ＶＢＧ）が正電源電位＋Ｖｘと同等の値になる。

さらに、トランジスタ１１０のしきい値電圧が負の方向にシフトする。これにより、例えばトランジスタのオン電流を向上させることができる。

さらに、トランジスタ１１０のバックゲートに負電源電位−Ｖｘ又は正電源電位＋Ｖｘを供給した後、図１０に示すように、制御トランジスタ１２０＿１及び１２０＿２をオフ状態にする。また、電源スイッチ１０４＿１及び１０４＿２をオフ状態にすることにより、電源回路１０１＿１に対する第１の電源電圧の供給と電源回路１０１＿２に対する第２の電源電圧を停止させ、電源回路１０１＿１及び１０１＿２をオフ状態にする。

このとき、トランジスタ１１０のバックゲートが浮遊状態になり、該バックゲートの電位（ＶＢＧ）が保持される。

その後、トランジスタ１１０がオフ状態のときに制御トランジスタ１２０＿１をオン状態にし、制御トランジスタ１２０＿２をオフ状態にしてトランジスタ１１０のバックゲートに電源電位の再供給（リチャージともいう）を行ってもよい。また、トランジスタ１１０がオン状態のときに制御トランジスタ１２０＿２をオン状態にし、制御トランジスタ１２０＿１をオフ状態にしてトランジスタ１１０のバックゲートに電源電位の再供給（リチャージともいう）を行ってもよい。

以上が図６に示す半導体装置の駆動方法例の説明である。

図１乃至図１０を参照して説明したように、本実施の形態に係る半導体装置の一例では、電源供給制御スイッチにより、電源回路からトランジスタのバックゲートに対する電源電位の供給を制御する。上記構成にすることにより、電源供給制御スイッチがオフ状態のときにバックゲートの電位を保持することができ、電源回路に対する電源電圧の供給を間欠的に停止させることができるため、消費電力を低減できる。

さらに、本実施の形態に係る半導体装置の一例では、複数の電源電位を切り換えてトランジスタのバックゲートに供給することにより、例えばトランジスタがオフ状態のときには、トランジスタのオフ電流を低くし、オン状態のときにはオン電流を高くする。これにより、トランジスタの状態を最適化できる。

ここで、図１又は図６に示す機能回路１００の例について図１１を用いて説明する。

図１１（Ａ）は、機能回路１００がゲートドライバである場合について示している。

図１１（Ａ）に示すように、半導体装置は、ゲートドライバを有し、ゲートドライバは、シフトレジスタ２００を有し、シフトレジスタ２００は、フリップフロップ（ＦＦともいう）２０１＿１乃至２０１＿ｎ（ｎは自然数）を有する。なお、図１１（Ａ）ではｎが３以上の場合を示している。

フリップフロップ２０１＿１乃至２０１＿ｎのそれぞれは、トランジスタ２１１と、トランジスタ２１２と、を有する。トランジスタ２１１及び２１２のそれぞれは、フリップフロップの出力信号の電位を制御する。このとき、トランジスタ２１１及び２１２のそれぞれのバックゲートは、例えば電源供給制御スイッチに接続される。電源供給制御スイッチは、パルス信号に従ってオン状態又はオフ状態になることにより、電源回路とトランジスタ２１１及び２１２のバックゲートとの導通を制御する。つまり、トランジスタ２１１及び２１２が例えば図１に示すトランジスタ１１０に相当する。

シフトレジスタ２００は、フリップフロップ２０１＿１乃至２０１＿ｎの出力信号である信号ＯＵＴ＿１乃至ＯＵＴ＿ｎのパルスを順次出力する。

なお、図１１（Ａ）に示す構成は、ゲートドライバに限定されず、ソースドライバなどの他の回路にも適用できる。

図１１（Ｂ）は、機能回路１００がＬＳＩ（集積回路）の場合について示している。

図１１（Ｂ）に示すように、半導体装置は、論理回路２２０を有する。

論理回路２２０は、トランジスタ２３１及び２３２で構成される。トランジスタ２３１のソース及びドレインの一方には、電源電位ＶＤＤが供給され、他方の電位が出力信号ＯＵＴの電位となる。さらに、トランジスタ２３１のゲートには、電位Ｖｙが供給され、電位Ｖｙにより、トランジスタ２３１のチャネル抵抗が設定される。また、トランジスタ２３２のソース及びドレインの一方は、電源電位ＶＳＳが供給され、他方はトランジスタ２３１のソース及びドレインの他方に電気的に接続される。さらに、トランジスタ２３２のゲートの電位が入力信号ＩＮの電位となる。なお、電源電位ＶＤＤ及び電源電位ＶＳＳのうち、電源電位ＶＤＤは、相対的に高い高電源電位であり、電源電位ＶＳＳは相対的に低い低電源電位である。トランジスタ２３１は、出力信号ＯＵＴの電位を第１の電位に設定するか否かを制御し、トランジスタ２３２は、出力信号ＯＵＴの電位を第２の電位に設定するか否かを制御する。さらに、トランジスタ２３１及び２３２のバックゲートのそれぞれは、電源供給制御スイッチに電気的に接続される。電源供給制御スイッチは、パルス信号に従ってオン状態又はオフ状態になることにより、電源回路とトランジスタ２３１及び２３２のバックゲートとの導通を制御する。トランジスタ２３１及び２３２のそれぞれが有するバックゲートの電位を制御することにより、例えば、トランジスタ２３１及び２３２のそれぞれがノーマリオン型のトランジスタであってもノーマリオフ型のトランジスタとして駆動させることができる。なお、図１１（Ｂ）では、論理回路２２０がインバータである例を示したが、これに限定されず、他の論理回路を用いてもよい。

図１１（Ｃ）は、機能回路１００がセンサである場合について示している。

図１１（Ｃ）に示すように、半導体装置は、センサ素子２４０と、増幅トランジスタ２４１と、選択トランジスタ２４２と、を有する。

センサ素子２４０としては、例えば光センサ素子又は温度センサ素子などを用いることができる。

増幅トランジスタ２４１のソース又はドレインの電位が出力信号の電位となる。

選択トランジスタ２４２のバックゲートは、電源供給制御スイッチに電気的に接続される。このとき、電源供給制御スイッチは、パルス信号に従ってオン状態又はオフ状態になることにより、電源回路と選択トランジスタ２４２のバックゲートとの導通を制御する。選択トランジスタ２４２が有するバックゲートの電位を制御することにより、例えば、選択トランジスタ２４２のそれぞれがノーマリオン型のトランジスタであってもノーマリオフ型のトランジスタとして駆動させることができる。選択トランジスタ２４２は、オン状態又はオフ状態になることにより、センサ素子２４０と増幅トランジスタ２４１のゲートとの導通を制御する機能を有する。

図１１（Ｄ）は、画素部を含む半導体装置の場合について示している。

図１１（Ｄ）に示すように、半導体装置は、発光素子２６０と、駆動トランジスタ２６１と、選択トランジスタ２６２と、保持容量２６３と、を有する。

発光素子２６０は、画素に入力されるデータ信号に応じて表示状態が設定される。

駆動トランジスタ２６１のバックゲートは、例えば電源供給制御スイッチに電気的に接続される。駆動トランジスタ２６１は、データ信号に応じて発光素子２６０に流れる電流量を設定する機能を有する。電源供給制御スイッチは、パルス信号に従ってオン状態又はオフ状態になることにより、電源回路と駆動トランジスタ２６１のバックゲートとの導通を制御する。駆動トランジスタ２６１のバックゲートの電位を制御することにより、例えば駆動トランジスタ２６１がノーマリオン型のトランジスタの場合であっても、ノーマリオフ型のトランジスタとして駆動させることができる。

選択トランジスタ２６２は、オン状態又はオフ状態になることにより、画素に対するデータ信号の入力が制御される。なお、選択トランジスタ２６２のバックゲートの電位を制御してもよい。

保持容量２６３は、画素に入力されるデータ信号に応じた電位を保持する機能を有する。なお、保持容量２６３を必ずしも設けなくてもよい。

図１１（Ｄ）に示すように、画素には、表示素子と、トランジスタが少なくとも設けられる。

図１１に示すように、様々な機能回路を用いて半導体装置を構成できる。さらに、これに限定されず、記憶装置やプロセッサなどを用いて半導体装置を構成してもよい。

次に、図６に示す電源回路１０１＿１の例を図１２乃至図１４に示す。なお、電源回路１０１＿１に適用可能な構成は、電源回路１０１にも適用できる。

図１２（Ａ）に示す電源回路１０１＿１は、ダイオード３１１ａ＿１乃至３１１ａ＿ｎ（ｎは自然数）と、容量素子３１２ａ＿１乃至３１２ａ＿ｎと、容量素子３１３ａと、を有する。なお、図１２（Ａ）では、一例としてｎが４以上の場合を示している。

ダイオード３１１ａ＿１のカソードには、電源電位ＶＤＤ１（図１では電源電位ＶＤＤ）が供給される。

ダイオード３１１ａ＿ｋ（ｋは２以上の自然数）のカソードは、ダイオード３１１ａ＿ｋ−１のアノードに電気的に接続される。

容量素子３１２ａ＿ｍ（ｍはｎ以下の自然数）のうち、ｍが奇数の容量素子の一対の電極の一方には、クロック信号Ｃ＿ＣＬＫが入力される。

容量素子３１２ａ＿ｍのうち、ｍが偶数の容量素子の一対の電極の一方には、クロック信号Ｃ＿ＣＬＫの反転信号である反転クロック信号／Ｃ＿ＣＬＫが入力される。

さらに、容量素子３１２ａ＿ｍの一対の電極の他方は、ダイオード３１１ａ＿ｍのアノードに電気的に接続される。

容量素子３１３ａの一対の電極の一方には、電源電位ＶＳＳが与えられ、他方は、ダイオード３１１ａ＿ｎのアノードに電気的に接続される。

図１２（Ａ）に示す電源回路１０１＿１では、クロック信号Ｃ＿ＣＬＫと反転クロック信号／Ｃ＿ＣＬＫのそれぞれがハイレベルとローレベルに交互に変化することにより、容量素子３１２ａ＿１乃至３１２ａ＿ｎの電圧が降圧される。さらに、容量素子３１２ａ＿ｋの電圧は、容量素子３１２ａ＿ｋ−１の電圧よりも低くなる。これにより、信号ＯＵＴとして負電源電位−Ｖｘを出力できる。

図１２（Ｂ）に示す電源回路１０１＿１は、トランジスタ３２１ａ＿１乃至３２１ａ＿３と、容量素子３２２ａ＿１乃至３２２ａ＿３と、トランジスタ３２３ａ＿１乃至３２３ａ＿３と、トランジスタ３２４ａ＿１乃至３２４ａ＿３と、トランジスタ３２５ａと、容量素子３２６ａと、を有する。なお、図１２（Ｂ）に示す電源回路１０１＿１では、入力される電源電位ＶＤＤ１の３倍の電源電位を生成する場合について説明するが、これに限定されない。

トランジスタ３２１ａ＿ｉ（ｉは３以下の自然数）のソース及びドレインの一方には、電源電位ＶＤＤ１が供給される。さらに、トランジスタ３２１ａ＿ｉのゲートには、クロック信号Ｃ＿ＣＬＫが入力される。

容量素子３２２ａ＿ｉの一対の電極の一方は、トランジスタ３２１ａ＿ｉのソース及びドレインの他方に電気的に接続される。

トランジスタ３２３ａ＿１のソース及びドレインの一方には、電源電位ＶＳＳが供給され、他方は、容量素子３２２ａ＿１の一対の電極の一方に電気的に接続される。さらに、トランジスタ３２３ａ＿１のゲートには、反転クロック信号／Ｃ＿ＣＬＫが入力される。

トランジスタ３２３ａ＿ｊ（ｊは２以上３以下の自然数）のソース及びドレインの一方は、容量素子３２２ａ＿ｊ−１の一対の電極の他方に電気的に接続され、他方は、容量素子３２２ａ＿ｊの一対の電極の一方に電気的に接続される。さらに、トランジスタ３２３ａ＿ｊのゲートには、反転クロック信号／Ｃ＿ＣＬＫが入力される。

トランジスタ３２４ａ＿ｉのソース及びドレインの一方には、電源電位ＶＳＳが供給され、他方は、容量素子３２２ａ＿ｉの一対の電極の他方に電気的に接続される。

トランジスタ３２５ａのソース及びドレインの一方は、容量素子３２２ａ＿３の一対の電極の他方に電気的に接続される。さらに、トランジスタ３２５ａのゲートには、反転クロック信号／Ｃ＿ＣＬＫが入力される。

容量素子３２６ａの一対の電極の一方には、電源電位ＶＤＤ１が供給され、他方はトランジスタ３２５ａのソース及びドレインの他方に電気的に接続される。

図１２（Ｂ）に示す電源回路では、クロック信号Ｃ＿ＣＬＫと反転クロック信号／Ｃ＿ＣＬＫのそれぞれがハイレベルとローレベルに交互に変化することにより、容量素子３２２ａ＿１乃至３２２ａ＿３の電圧が降圧される。これにより、信号ＯＵＴとして負電源電位−Ｖｘを出力できる。

図１３（Ａ）に示す電源回路１０１＿１は、トランジスタ３３１ａ乃至３３４ａと、容量素子３３５ａ及び３３６ａと、を有する。

トランジスタ３３１ａのソース及びドレインの一方には、電源電位ＶＤＤ１が供給される。さらに、トランジスタ３３１ａのゲートには、クロック信号Ｃ＿ＣＬＫが入力される。

トランジスタ３３２ａのソース及びドレインの一方には、電源電位ＶＳＳが供給される。さらに、トランジスタ３３２ａのゲートには、クロック信号Ｃ＿ＣＬＫが入力される。

トランジスタ３３３ａのソース及びドレインの一方は、トランジスタ３３１ａのソース及びドレインの他方に電気的に接続され、他方には電源電位ＶＳＳが供給される。さらにトランジスタ３３３ａのゲートには、クロック信号Ｃ＿ＣＬＫの反転信号である反転クロック信号／Ｃ＿ＣＬＫが入力される。

トランジスタ３３４ａのソース及びドレインの一方は、トランジスタ３３２ａのソース及びドレインの他方に電気的に接続され、他方の電位が出力信号ＯＵＴの電位、即ちトランジスタ１１０のバックゲートに出力するための電源電位となる。トランジスタ３３４ａのゲートには、反転クロック信号／Ｃ＿ＣＬＫが入力される。

容量素子３３５ａの一対の電極の一方は、トランジスタ３３１ａのソース及びドレインの他方に電気的に接続され、他方は、トランジスタ３３２ａのソース及びドレインの他方に電気的に接続される。

容量素子３３６ａの一対の電極の一方には、電源電位ＶＳＳが供給され、他方は、トランジスタ３３４ａのソース及びドレインの他方に電気的に接続される。

図１３（Ａ）に示す電源回路１０１＿１では、クロック信号Ｃ＿ＣＬＫ及び反転クロック信号／Ｃ＿ＣＬＫに従って、トランジスタ３３１ａ及び３３２ａと、トランジスタ３３３ａ及び３３４ａが交互にオン状態又はオフ状態になり、入力される第１の電源電圧を降圧することにより、トランジスタ１１０のバックゲートに入力するための電源電位を生成できる。

図１３（Ｂ）に示す電源回路１０１＿１は、トランジスタ３４１ａと、ダイオード３４２ａと、誘導素子３４３ａと、容量素子３４４ａと、を有する。

トランジスタ３４１ａのソース及びドレインの一方には、電源電位ＶＤＤ１が供給される。トランジスタ３４１ａのゲートには、パルス信号が入力される。

ダイオード３４２ａのアノードの電位は、信号ＯＵＴの電位、即ちトランジスタ１１０のバックゲートに入力される電源電位となり、カソードは、トランジスタ３４１ａのソース及びドレインの他方に電気的に接続される。

誘導素子３４３ａの一方の端子は、トランジスタ３４１ａのソース及びドレインの他方に電気的に接続され、他方の端子には電源電位ＶＳＳが供給される。

容量素子３４４ａの一対の電極の一方は、ダイオード３４２ａのアノードに電気的に接続され、他方には電源電位ＶＳＳが供給される。

図１３（Ｂ）に示す電源回路１０１＿１では、トランジスタ３４１ａをオン状態にすることにより、ダイオード３４２ａが非導通状態になり、誘導素子３４３ａに電流が流れる。このとき、誘導素子３４３ａに起電力Ｖ１が印加される。このとき、容量素子３４４ａに印加される電圧は変化しない。さらに、トランジスタ３４１ａをオフ状態にすることにより、誘導素子３４３ａでは、自身の磁界の変化を抑制するために起電力Ｖ１とは逆の方向の起電力Ｖ２が発生し、ダイオード３４２ａが導通状態になる。このとき、誘導素子３４３ａ及びダイオード３４２ａを介して電流が流れ、容量素子３４４ａに印加される電圧が変化することにより、トランジスタ１１０のバックゲートに入力するための電源電位を生成できる。

図１４に示す電源回路１０１＿１は、トランジスタ３６１＿１乃至３６１＿３と、容量素子３６２＿１乃至３６２＿３と、トランジスタ３６３＿１乃至３６３＿３と、トランジスタ３６４＿１乃至３６４＿３と、トランジスタ３６５乃至３６８と、容量素子３６９及び３７０と、を有する。なお、図１４に示す電源回路１０１＿１では、入力される電源電位ＶＤＤ１の−３倍の電源電位を生成する場合に説明するが、これに限定されない。

トランジスタ３６１＿ｉ（ｉは３以下の自然数）のソース及びドレインの一方には、電源電位ＶＳＳが供給される。さらに、トランジスタ３６１＿ｉのゲートには、クロック信号Ｃ＿ＣＬＫが入力される。

容量素子３６２＿ｉの一対の電極の一方は、トランジスタ３６１＿ｉのソース及びドレインの他方に電気的に接続される。

トランジスタ３６３＿１のソース及びドレインの一方には、電源電位ＶＤＤ１が供給され、他方は、容量素子３６２＿１の一対の電極の一方に電気的に接続される。さらに、トランジスタ３６３＿１のゲートには、反転クロック信号／Ｃ＿ＣＬＫが入力される。

トランジスタ３６３＿ｊ（ｊは２以上３以下の自然数）のソース及びドレインの一方は、容量素子３６２＿ｊ−１の一対の電極の他方に電気的に接続され、他方は、容量素子３６２＿ｊの一対の電極の一方に電気的に接続される。さらに、トランジスタ３６３＿ｊのゲートには、反転クロック信号／Ｃ＿ＣＬＫが入力される。

トランジスタ３６４＿ｉのソース及びドレインの一方には、電源電位ＶＤＤ１が供給され、他方は、容量素子３６２＿ｉの一対の電極の他方に電気的に接続される。

トランジスタ３６５のソース及びドレインの一方は、容量素子３６２ａ＿３の一対の電極の他方に電気的に接続される。さらに、トランジスタ３６５のゲートには、反転クロック信号／Ｃ＿ＣＬＫが入力される。

トランジスタ３６６のソース及びドレインの一方には、電源電位ＶＳＳが供給される。さらに、トランジスタ３６６のゲートには、反転クロック信号／Ｃ＿ＣＬＫが入力される。

トランジスタ３６７のソース及びドレインの一方は、トランジスタ３６５のソース及びドレインの他方に電気的に接続され、他方には電源電位ＶＳＳが供給される。さらに、トランジスタ３６７のゲートには、クロック信号Ｃ＿ＣＬＫが入力される。

トランジスタ３６８のソース及びドレインの一方は、トランジスタ３６６のソース及びドレインの他方に電気的に接続され、他方の電位が出力信号ＯＵＴの電位、即ちトランジスタ１１０のバックゲートに出力するための電源電位となる。トランジスタ３６８のゲートには、クロック信号Ｃ＿ＣＬＫが入力される。

容量素子３６９の一対の電極の一方は、トランジスタ３６５のソース及びドレインの他方に電気的に接続され、他方は、トランジスタ３６６のソース及びドレインの他方に電気的に接続される。

容量素子３７０の一対の電極の一方には、電源電位ＶＳＳが供給され、他方は、トランジスタ３６８のソース及びドレインの他方に電気的に接続される。

図１４に示す電源回路１０１＿１では、クロック信号Ｃ＿ＣＬＫ及び反転クロック信号／Ｃ＿ＣＬＫに従って、容量素子３６２＿１乃至３６２＿３の電圧が昇圧される。さらに、トランジスタ３６５及び３６６と、トランジスタ３６７及び３６８が交互にオン状態又はオフ状態になり、容量素子３６２＿３の電圧を負電圧に降圧することにより、トランジスタ１１０のバックゲートに入力するための電源電位を生成できる。

さらに、電源回路１０１＿２の例を図１５及び図１６に示す。

図１５（Ａ）に示す電源回路１０１＿２は、ダイオード３１１ｂ＿１乃至３１１ｂ＿ｎ（ｎは自然数）と、容量素子３１２ｂ＿１乃至３１２ｂ＿ｎと、容量素子３１３ｂと、を有する。なお、図１５（Ａ）では、一例としてｎが４以上の場合を示している。

ダイオード３１１ｂ＿１のアノードには、電源電位ＶＤＤ２が供給される。

ダイオード３１１ｂ＿ｋ（ｋは２以上の自然数）のアノードは、ダイオード３１１ｂ＿ｋ−１のカソードに電気的に接続される。

容量素子３１２ｂ＿ｍ（ｍはｎ以下の自然数）のうち、ｍが奇数の容量素子の一対の電極の一方には、クロック信号Ｃ＿ＣＬＫが入力される。

容量素子３１２ｂ＿ｍのうち、ｍが偶数の容量素子の一対の電極の一方には、クロック信号Ｃ＿ＣＬＫの反転信号である反転クロック信号／Ｃ＿ＣＬＫが入力される。

さらに、容量素子３１２ｂ＿ｍの一対の電極の他方は、ダイオード３１１ｂ＿ｍのカソードに電気的に接続される。

容量素子３１３ｂの一対の電極の一方には、電源電位ＶＳＳが与えられ、他方は、ダイオード３１１ｂ＿ｎのカソードに電気的に接続される。

図１５（Ａ）に示す電源回路１０１＿２では、クロック信号Ｃ＿ＣＬＫと反転クロック信号／Ｃ＿ＣＬＫのそれぞれがハイレベルとローレベルに交互に変化することにより、容量素子３１２ｂ＿１乃至３１２ｂ＿ｎの電圧が昇圧される。さらに、容量素子３１２ｂ＿ｋの電圧は、容量素子３１２ｂ＿ｋ−１の電圧よりも高くなる。これにより、信号ＯＵＴとして正電源電位Ｖｘを出力できる。

図１５（Ｂ）に示す電源回路１０１＿２は、トランジスタ３２１ｂ＿１乃至３２１ｂ＿３と、容量素子３２２ｂ＿１乃至３２２ｂ＿３と、トランジスタ３２３ｂ＿１乃至３２３ｂ＿３と、トランジスタ３２４ｂ＿１乃至３２４ｂ＿３と、トランジスタ３２５ｂと、容量素子３２６ｂと、を有する。なお、図１５（Ｂ）に示す電源回路１０１＿２では、入力される電源電位ＶＤＤ２の３倍の電源電位を生成する場合に説明するが、これに限定されない。

トランジスタ３２１ｂ＿ｉ（ｉは３以下の自然数）のソース及びドレインの一方には、電源電位ＶＳＳが供給される。さらに、トランジスタ３２１ｂ＿ｉのゲートには、クロック信号Ｃ＿ＣＬＫが入力される。

容量素子３２２ｂ＿ｉの一対の電極の一方は、トランジスタ３２１ｂ＿ｉのソース及びドレインの他方に電気的に接続される。

トランジスタ３２３ｂ＿１のソース及びドレインの一方には、電源電位ＶＤＤ２が供給され、他方は、容量素子３２２ｂ＿１の一対の電極の一方に電気的に接続される。さらに、トランジスタ３２３ｂ＿１のゲートには、反転クロック信号／Ｃ＿ＣＬＫが入力される。

トランジスタ３２３ｂ＿ｊ（ｊは２以上３以下の自然数）のソース及びドレインの一方は、容量素子３２２ｂ＿ｊ−１の一対の電極の他方に電気的に接続され、他方は、容量素子３２２ｂ＿ｊの一対の電極の一方に電気的に接続される。さらに、トランジスタ３２３ｂ＿ｊのゲートには、反転クロック信号／Ｃ＿ＣＬＫが入力される。

トランジスタ３２４ｂ＿ｉのソース及びドレインの一方には、電源電位ＶＤＤ２が供給され、他方は、容量素子３２２ｂ＿ｉの一対の電極の他方に電気的に接続される。

トランジスタ３２５ｂのソース及びドレインの一方は、容量素子３２２ｂ＿３の一対の電極の他方に電気的に接続される。さらに、トランジスタ３２５ｂのゲートには、反転クロック信号／Ｃ＿ＣＬＫが入力される。

容量素子３２６ｂの一対の電極の一方は、電源電位ＶＳＳが供給され、他方は、トランジスタ３２５ｂのソース及びドレインの他方に電気的に接続される。

図１５（Ｂ）に示す電源回路１０１＿２では、クロック信号Ｃ＿ＣＬＫと反転クロック信号／Ｃ＿ＣＬＫのそれぞれがハイレベルとローレベルに交互に変化することにより、容量素子３２２ｂ＿１乃至３２２ｂ＿３の電圧が昇圧される。これにより、信号ＯＵＴとして正電源電位＋Ｖｘを出力できる。

図１６（Ａ）に示す電源回路１０１＿２は、トランジスタ３３１ｂ乃至３３４ｂと、容量素子３３５ｂ及び３３６ｂと、を有する。

トランジスタ３３１ｂのソース及びドレインの一方には、電源電位ＶＳＳが供給される。さらに、トランジスタ３３１ｂのゲートには、クロック信号Ｃ＿ＣＬＫが入力される。

トランジスタ３３２ｂのソース及びドレインの一方には、電源電位ＶＤＤ２が供給される。さらに、トランジスタ３３２ｂのゲートには、クロック信号Ｃ＿ＣＬＫが入力される。

トランジスタ３３３ｂのソース及びドレインの一方は、トランジスタ３３１ｂのソース及びドレインの他方に電気的に接続され、他方には電源電位ＶＤＤ２が供給される。さらにトランジスタ３３３ｂのゲートには、クロック信号Ｃ＿ＣＬＫの反転信号である反転クロック信号／Ｃ＿ＣＬＫが入力される。

トランジスタ３３４ｂのソース及びドレインの一方は、トランジスタ３３２ｂのソース及びドレインの他方に電気的に接続され、他方の電位が出力信号ＯＵＴの電位、即ちトランジスタ１１０のバックゲートに出力するための電源電位となる。トランジスタ３３４ｂのゲートには、反転クロック信号／Ｃ＿ＣＬＫが入力される。

容量素子３３５ｂの一対の電極の一方は、トランジスタ３３１ｂのソース及びドレインの他方に電気的に接続され、他方は、トランジスタ３３２ｂのソース及びドレインの他方に電気的に接続される。

容量素子３３６ｂの一対の電極の一方には、電源電位ＶＳＳが供給され、他方は、トランジスタ３３４ｂのソース及びドレインの他方に電気的に接続される。

図１６（Ａ）に示す電源回路１０１＿２では、クロック信号Ｃ＿ＣＬＫ及び反転クロック信号／Ｃ＿ＣＬＫに従って、トランジスタ３３１ｂ及び３３２ｂと、トランジスタ３３３ｂ及び３３４ｂが交互にオン状態又はオフ状態になり、入力される第２の電源電圧を昇圧することにより、トランジスタ１１０のバックゲートに入力するための電源電位を生成できる。

図１６（Ｂ）に示す電源回路１０１＿２は、トランジスタ３４１ｂと、ダイオード３４２ｂと、誘導素子３４３ｂと、容量素子３４４ｂと、を有する。

トランジスタ３４１ｂのソース及びドレインの一方には、電源電位ＶＳＳが供給される。トランジスタ３４１ｂのゲートには、パルス信号が入力される。

ダイオード３４２ｂのアノードは、トランジスタ３４１ｂのソース及びドレインの他方に電気的に接続され、カソードの電位は、信号ＯＵＴの電位、即ちトランジスタ１１０のバックゲートに入力される電源電位Ｖｘ２となる。

誘導素子３４３ｂの一方の端子には、電源電位ＶＤＤ２が供給され、他方の端子はトランジスタ３４１ｂのソース及びドレインの他方に電気的に接続される。

容量素子３４４ｂの一対の電極の一方には、電源電位ＶＳＳが供給され、他方は、ダイオード３４２ｂのカソードに電気的に接続される。

図１６（Ｂ）に示す電源回路１０１＿２では、トランジスタ３４１ｂをオン状態にすることにより、ダイオード３４２ｂが非導通状態になり、誘導素子３４３ｂに電流が流れる。このとき、誘導素子３４３ｂに起電力Ｖ１が印加される。このとき、容量素子３４４ｂに印加される電圧は変化しない。さらに、トランジスタ３４１ｂをオフ状態にすることにより、誘導素子３４３ｂでは、自身の磁界の変化を抑制するために起電力Ｖ１とは逆の方向の起電力Ｖ２が発生し、ダイオード３４２ｂが導通状態になる。このとき、誘導素子３４３ｂ及びダイオード３４２ｂを介して電流が流れ、容量素子３４４ｂに印加される電圧が変化することにより、トランジスタ１１０のバックゲートに入力するための電源電位を生成できる。

以上が電源回路１０１＿２の例の説明である。

（実施の形態２）
本実施の形態では、画像の表示が可能な半導体装置の例について説明する。

まず、本実施の形態に係る半導体装置の構成例について、図１７を参照して説明する。

図１７に示す半導体装置は、Ｘ行Ｙ列（Ｘ及びＹは２以上の自然数）に配置された複数の画素回路９１０と、ソースドライバ９０１と、データ信号線ＤＬ＿１乃至ＤＬ＿Ｙと、ゲートドライバ９０２と、ゲート信号線ＧＬ＿１乃至ＧＬ＿Ｘと、電源回路９０３と、電源供給制御スイッチ９２１と、電源供給制御スイッチ９２２と、を備える。なお、ゲート信号線ＧＬ＿１乃至ＧＬ＿Ｘのそれぞれは、ゲート信号毎に複数設けてもよい。

例えば、赤（Ｒ）表示用、緑（Ｇ）表示用、及び青（Ｂ）表示用の３種の画素回路９１０により１つの画素を構成できる。

データ信号線ＤＬ＿１乃至ＤＬ＿Ｙの電位は、ソースドライバ９０１により制御される。ソースドライバ９０１は、例えばアナログスイッチ、ラッチ回路、及びオペアンプなどを用いて構成される。図１７に示す半導体装置では、データ信号線ＤＬ＿１乃至ＤＬ＿Ｙを介して複数の画素回路９１０にデータが入力される。

ゲート信号線ＧＬ＿１乃至ＧＬ＿Ｘの電位は、ゲートドライバ９０２により制御される。なお、ゲートドライバ９０２は、画素回路９１０と同一工程により、同一基板上に形成してもよい。ゲートドライバ９０２は、例えばシフトレジスタを用いて構成される。ゲート信号線ＧＬ＿１乃至ＧＬ＿Ｘは、データを入力する画素回路９１０を選択するゲート信号が入力される配線である。

さらに、画素回路９１０、ソースドライバ９０１、及びゲートドライバ９０２には、電源回路９０３により電源電位又は電源電圧が供給される。なお、電源回路９０３は、画素回路９１０と別の基板に形成し、配線などにより接続してもよい。

さらに、ゲートドライバ９０２内のトランジスタのバックゲートには、電源供給制御スイッチ９２１を介して電位ＢＧ１が与えられ、電源供給制御スイッチ９２２を介して電位ＢＧ２が供給される。電位ＢＧ１及びＢＧ２は、トランジスタのバックゲートに供給される電位である。電源供給制御スイッチ９２１及び電源供給制御スイッチ９２２の構成としては、電源供給制御スイッチ１０２の構成を適用できる。

さらに、ゲートドライバ９０２の例について図１８に示す。

図１８に示すゲートドライバ９０２は、シフトレジスタ３０と、インバータ４２＿１乃至４２＿Ｎ＋１と、インバータ５３＿１乃至５３＿Ｎ＋１と、を有する。さらに、シフトレジスタ３０は、フリップフロップ（ＦＦ）３１＿１乃至３１＿Ｎ＋１を有する。

さらに、図１８に示すゲートドライバの各構成要素について図１９乃至図２１を用いて説明する。

図１９（Ａ）に示すように、図１８に示すフリップフロップ３１＿１乃至３１＿Ｎのそれぞれには、セット信号ＬＩＮ、リセット信号ＲＩＮ、クロック信号ＣＬＫ１及びＣＬＫ２、パルス幅制御信号ＰＷＣ１及びＰＷＣ２、及び初期化信号ＩＮＩＲＥＳが入力される。なお、図１８では、便宜のため、電源電位及び電位ＢＧ１、ＢＧ２が入力される端子を省略している。また、図１９（Ａ）に示すフリップフロップは、信号ＦＦＯＵＴ、信号ＧＯＵＴ１、及び信号ＧＯＵＴ２を出力する。なお、初期化信号ＩＮＩＲＥＳは、例えばフリップフロップを初期化したい場合などに用いる信号であり、初期化信号ＩＮＩＲＥＳのパルスをフリップフロップに入力することにより、フリップフロップは初期化される。また、必ずしも初期化信号ＩＮＩＲＥＳをフリップフロップに入力しなくてもよい。

なお、フリップフロップ３１＿Ｎ＋１の構成は、リセット信号ＲＩＮが入力されないことを除き、他のフリップフロップと同じ構成である。

さらに、図１９（Ａ）に示すフリップフロップは、図１９（Ｂ）に示すように、トランジスタ６１乃至７５と、容量素子７６と、を備える。

トランジスタ６１のソース及びドレインの一方には、電源電位Ｇ＿ＶＤＤが供給される。さらに、トランジスタ６１のゲートには、セット信号ＬＩＮが入力され、バックゲートには、電位ＢＧ１が供給される。

トランジスタ６２のソース及びドレインの一方には、電源電位Ｇ＿ＶＳＳが供給される。さらに、トランジスタ６２のゲートには、セット信号ＬＩＮが入力され、バックゲートには、電位ＢＧ２が供給される。このとき、電位ＢＧ２の値は、電位ＢＧ１よりも低いことが好ましい。電位ＢＧ１が供給されるトランジスタのしきい値電圧が高すぎると、半導体装置の動作不良が起こりやすいためである。なお、電源電位Ｇ＿ＶＤＤ及び電源電位Ｇ＿ＶＳＳのうち、電源電位Ｇ＿ＶＤＤは、相対的に高電源電位であり、電源電位Ｇ＿ＶＳＳは、相対的に低電源電位である。電源電位Ｇ＿ＶＤＤと電源電位Ｇ＿ＶＳＳの電位差が電源電圧となる。

トランジスタ６３のソース及びドレインの一方には、電源電位Ｇ＿ＶＤＤが供給される。さらに、トランジスタ６３のゲートには、リセット信号ＲＩＮが入力され、バックゲートには、電位ＢＧ２が供給される。

トランジスタ６４のソース及びドレインの一方には、電源電位Ｇ＿ＶＤＤが供給される。さらに、トランジスタ６４のゲートには、クロック信号ＣＬＫ２が入力され、バックゲートには、電位ＢＧ２が供給される。

トランジスタ６５のソース及びドレインの一方には、クロック信号ＣＬＫ１が入力され、他方の電位が信号ＦＦＯＵＴの電位となる。さらに、トランジスタ６５のバックゲートには、電位ＢＧ２が供給される。

トランジスタ６６のソース及びドレインの一方には、電源電位Ｇ＿ＶＳＳが与えられ、他方は、トランジスタ６５のソース及びドレインの他方に電気的に接続される。さらに、トランジスタ６６のゲートは、トランジスタ６３のソース及びドレインの他方に電気的に接続され、バックゲートには、電位ＢＧ２が供給される。

トランジスタ６７のソース及びドレインの一方には、電源電位Ｇ＿ＶＳＳが与えられ、他方は、トランジスタ６１のソース及びドレインの他方に電気的に接続される。さらに、トランジスタ６７のゲートは、トランジスタ６３のソース及びドレインの他方に電気的に接続され、バックゲートには、電位ＢＧ２が供給される。

トランジスタ６８のソース及びドレインの一方は、トランジスタ６１のソース及びドレインの他方に接続され、他方は、トランジスタ６５のゲートに電気的に接続される。さらに、トランジスタ６８のゲートには、電源電位Ｇ＿ＶＤＤが与えられ、バックゲートには、電位ＢＧ１が供給される。

トランジスタ６９のソース及びドレインの一方には、パルス幅制御信号ＰＷＣ１が入力され、他方の電位が信号ＧＯＵＴ１の電位となる。さらに、トランジスタ６９のバックゲートには、電位ＢＧ２が供給される。

トランジスタ７０のソース及びドレインの一方には、電位Ｇ＿ＶＥＥ１が与えられ、他方は、トランジスタ６９のソース及びドレインの他方に電気的に接続される。電位Ｇ＿ＶＥＥ１は、任意の値の電位である。さらに、トランジスタ７０のゲートは、トランジスタ６３のソース及びドレインの他方に電気的に接続され、バックゲートには、電位ＢＧ２が供給される。

トランジスタ７１のソース及びドレインの一方は、トランジスタ６１のソース及びドレインの他方に電気的に接続され、他方は、トランジスタ６９のゲートに電気的に接続される。さらに、トランジスタ７１のゲートには、電源電位Ｇ＿ＶＤＤが与えられ、バックゲートには、電位ＢＧ１が供給される。

トランジスタ７２のソース及びドレインの一方には、パルス幅制御信号ＰＷＣ２が入力され、他方の電位は信号ＧＯＵＴ２の電位となる。さらに、トランジスタ７２のバックゲートには、電位ＢＧ２が供給される。

トランジスタ７３のソース及びドレインの一方には、電源電位Ｇ＿ＶＳＳが与えられ、他方はトランジスタ７２のソース及びドレインの他方に電気的に接続される。さらに、トランジスタ７３のゲートは、トランジスタ６３のソース及びドレインの他方に電気的に接続され、バックゲートには、電位ＢＧ２が供給される。

トランジスタ７４のソース及びドレインの一方は、トランジスタ６１のソース及びドレインの他方に電気的に接続され、他方は、トランジスタ７２のゲートに電気的に接続される。さらに、トランジスタ７４のゲートには、電源電位Ｇ＿ＶＤＤが与えられ、バックゲートには、電位ＢＧ１が供給される。

トランジスタ７５のソース及びドレインの一方には、電源電位Ｇ＿ＶＤＤが与えられ、他方はトランジスタ６３のソース及びドレインの他方に電気的に接続される。さらに、トランジスタ７５のゲートには、初期化信号ＩＮＩＲＥＳが入力され、バックゲートには、電位ＢＧ２が供給される。

容量素子７６の一対の電極の一方には、電源電位Ｇ＿ＶＳＳが与えられ、他方は、トランジスタ６３のソース及びドレインの他方に電気的に接続される。なお、必ずしも容量素子７６を設けなくてもよい。

図１９（Ｂ）に示すフリップフロップでは、セット信号ＬＩＮのパルスが入力されると、トランジスタ６１がオン状態になり、トランジスタ６５、６９、７２がオン状態になることにより、信号ＦＦＯＵＴの電位がクロック信号ＣＬＫ１の電位と同等の値になり、信号ＧＯＵＴ１の電位がパルス幅制御信号ＰＷＣ１の電位と同等の値になり、信号ＧＯＵＴ２の電位がパルス幅制御信号ＰＷＣ２の電位と同等の値になる。このとき、トランジスタ６６、７０、７３はオフ状態である。また、図１９（Ｂ）に示すフリップフロップでは、リセット信号ＲＩＮに従って、トランジスタ６３がオン状態になることにより、トランジスタ６６、７０、７３がオン状態になり、信号ＦＦＯＵＴの電位が電源電位Ｇ＿ＶＳＳと同等の値になり、信号ＧＯＵＴ１の電位が電源電位Ｇ＿ＶＳＳと同等の値になり、信号ＧＯＵＴ２の電位が電源電位Ｇ＿ＶＳＳと同等の値になる。このとき、トランジスタ６５、６９、７２はオフ状態である。これにより、フリップフロップは、パルス信号を出力する。

図１８に示すシフトレジスタ３０において、フリップフロップ３１＿１のセット信号ＬＩＮとしてスタートパルス信号ＳＰが入力される。

なお、スタートパルス信号ＳＰをゲートドライバ９０２に入力するための配線に保護回路を電気的に接続してもよい。

また、シフトレジスタ３０において、フリップフロップ３１＿Ｋ（Ｋは２以上Ｘ以下の自然数）のセット信号ＬＩＮとして、フリップフロップ３１＿Ｋ−１の信号ＦＦＯＵＴが入力される。

また、シフトレジスタ３０において、フリップフロップ３１＿Ｍ（ＭはＮ以下の自然数）のリセット信号ＲＩＮとしてフリップフロップ３１＿Ｍ＋１の信号ＦＦＯＵＴが入力される。

また、シフトレジスタ３０において、フリップフロップ３１＿１のクロック信号ＣＬＫ１としてクロック信号Ｇ＿ＣＬＫ１が入力され、クロック信号ＣＬＫ２としてクロック信号Ｇ＿ＣＬＫ２が入力される。さらに、フリップフロップ３１＿１を基準として、３つおきのフリップフロップ毎にクロック信号ＣＬＫ１としてクロック信号Ｇ＿ＣＬＫ１が入力され、クロック信号ＣＬＫ２としてクロック信号Ｇ＿ＣＬＫ２が入力される。

また、シフトレジスタ３０において、フリップフロップ３１＿２のクロック信号ＣＬＫ１としてクロック信号Ｇ＿ＣＬＫ２が入力され、クロック信号ＣＬＫ２としてクロック信号Ｇ＿ＣＬＫ３が入力される。さらに、フリップフロップ３１＿２を基準として、３つおきのフリップフロップ毎にクロック信号ＣＬＫ１としてクロック信号Ｇ＿ＣＬＫ２が入力され、クロック信号ＣＬＫ２としてクロック信号Ｇ＿ＣＬＫ３が入力される。

また、シフトレジスタ３０において、フリップフロップ３１＿３のクロック信号ＣＬＫ１としてクロック信号Ｇ＿ＣＬＫ３が入力され、クロック信号ＣＬＫ２としてクロック信号Ｇ＿ＣＬＫ４が入力される。さらに、フリップフロップ３１＿３を基準として、３つおきのフリップフロップ毎にクロック信号ＣＬＫ１としてクロック信号Ｇ＿ＣＬＫ３が入力され、クロック信号ＣＬＫ２としてクロック信号Ｇ＿ＣＬＫ４が入力される。

また、シフトレジスタ３０において、フリップフロップ３１＿４のクロック信号ＣＬＫ１としてクロック信号Ｇ＿ＣＬＫ４が入力され、クロック信号ＣＬＫ２としてクロック信号Ｇ＿ＣＬＫ１が入力される。さらに、フリップフロップ３１＿３を基準として、３つおきのフリップフロップ毎にクロック信号ＣＬＫ１としてクロック信号Ｇ＿ＣＬＫ４が入力され、クロック信号ＣＬＫ２としてクロック信号Ｇ＿ＣＬＫ１が入力される。

なお、クロック信号Ｇ＿ＣＬＫ１乃至Ｇ＿ＣＬＫ４を入力するための配線に保護回路を電気的に接続してもよい。

また、シフトレジスタ３０において、フリップフロップ３１＿１のパルス幅制御信号ＰＷＣ１としてパルス幅制御信号Ｇ＿ＰＷＣ１が入力され、パルス幅制御信号ＰＷＣ２としてパルス幅制御信号Ｇ＿ＰＷＣＡが入力される。さらに、フリップフロップ３１＿１を基準として、３つおきのフリップフロップ毎にパルス幅制御信号ＰＷＣ１としてパルス幅制御信号Ｇ＿ＰＷＣ１が入力され、パルス幅制御信号ＰＷＣ２としてパルス幅制御信号Ｇ＿ＰＷＣＡが入力される。

また、シフトレジスタ３０において、フリップフロップ３１＿２のパルス幅制御信号ＰＷＣ１としてパルス幅制御信号Ｇ＿ＰＷＣ２が入力され、パルス幅制御信号ＰＷＣ２としてパルス幅制御信号Ｇ＿ＰＷＣＢが入力される。さらに、フリップフロップ３１＿２を基準として、３つおきのフリップフロップ毎にパルス幅制御信号ＰＷＣ１としてパルス幅制御信号Ｇ＿ＰＷＣ２が入力され、パルス幅制御信号ＰＷＣ２としてパルス幅制御信号Ｇ＿ＰＷＣＢが入力される。

また、シフトレジスタ３０において、フリップフロップ３１＿３のパルス幅制御信号ＰＷＣ１としてパルス幅制御信号Ｇ＿ＰＷＣ３が入力され、パルス幅制御信号ＰＷＣ２としてパルス幅制御信号Ｇ＿ＰＷＣＣが入力される。さらに、フリップフロップ３１＿３を基準として、３つおきのフリップフロップ毎にパルス幅制御信号ＰＷＣ１としてパルス幅制御信号Ｇ＿ＰＷＣ３が入力され、パルス幅制御信号ＰＷＣ２としてパルス幅制御信号Ｇ＿ＰＷＣＣが入力される。

また、シフトレジスタ３０において、フリップフロップ３１＿４のパルス幅制御信号ＰＷＣ１としてパルス幅制御信号Ｇ＿ＰＷＣ４が入力され、パルス幅制御信号ＰＷＣ２としてパルス幅制御信号Ｇ＿ＰＷＣＤが入力される。さらに、フリップフロップ３１＿４を基準として、３つおきのフリップフロップ毎にパルス幅制御信号ＰＷＣ１としてパルス幅制御信号Ｇ＿ＰＷＣ４が入力され、パルス幅制御信号ＰＷＣ２としてパルス幅制御信号Ｇ＿ＰＷＣＤが入力される。

また、シフトレジスタ３０において、フリップフロップ３１＿Ｍの信号ＧＯＵＴ１がゲート信号Ｇ１＿Ｍとなる。

以上がフリップフロップの説明である。

さらに、図２０は、インバータの構成例を説明するための図である。

図２０（Ａ−１）に示すように、図１８に示すインバータ４２＿１乃至４２＿Ｎ＋１のそれぞれには、パルス信号ＩＮ１、リセット信号ＩＮＶ＿ＲＩＮが入力される。また、図１８に示すインバータ４２＿１乃至４２＿Ｎ＋１のそれぞれは、信号ＩＮＶＯＵＴ１を出力する。

また、図２０（Ａ−１）に示すインバータ４２＿１乃至４２＿Ｎ＋１のそれぞれは、図２０（Ａ−２）に示すようにトランジスタ８１乃至８５と、容量素子８６と、を備える。

トランジスタ８１のソース及びドレインの一方には、電源電位Ｇ＿ＶＤＤが供給される。さらに、トランジスタ８１のゲートには、リセット信号ＩＮＶ＿ＲＩＮが入力され、バックゲートには、電位ＢＧ２が供給される。

トランジスタ８２のソース及びドレインの一方には、電源電位Ｇ＿ＶＳＳ１が与えられ、他方は、トランジスタ８１のソース及びドレインの他方に電気的に接続される。さらに、トランジスタ８２のゲートには、パルス信号ＩＮ１が入力され、バックゲートには、電位ＢＧ２が供給される。

トランジスタ８３のソース及びドレインの一方には、電源電位Ｇ＿ＶＣＣ１が与えられ、他方の電位が信号ＩＮＶＯＵＴ１の電位となる。信号ＩＮＶＯＵＴ１は、図１８に示す信号Ｇ２＿１乃至Ｇ２＿Ｎ＋１のいずれかに相当する。電源電位Ｇ＿ＶＣＣ１は、任意の値の電位である。さらに、トランジスタ８３のバックゲートには、電位ＢＧ２が供給される。

トランジスタ８４のソース及びドレインの一方には、電位Ｇ＿ＶＥＥ２が与えられ、他方は、トランジスタ８３のソース及びドレインの他方に電気的に接続される。電位Ｇ＿ＶＥＥ２は、任意の値の電位である。さらに、トランジスタ８４のゲートには、パルス信号ＩＮ１が入力され、バックゲートには、電位ＢＧ２が供給される。

トランジスタ８５のソース及びドレインの一方は、トランジスタ８１のソース及びドレインの他方に電気的に接続され、他方は、トランジスタ８３のゲートに電気的に接続される。さらに、トランジスタ８５のゲートには、電源電位Ｇ＿ＶＤＤが与えられ、バックゲートには、電位ＢＧ１が供給される。

容量素子８６の一対の電極の一方は、トランジスタ８３のゲートに電気的に接続され、他方は、トランジスタ８３のソース及びドレインの他方に電気的に接続される。

さらに、図２０（Ｂ−１）に示すように、図１８に示すインバータ５３＿１乃至５３＿Ｎ＋１のそれぞれには、パルス信号ＩＮ２、リセット信号ＩＮＶ＿ＲＩＮが入力される。また、図１８に示すインバータ５３＿１乃至５３＿Ｎ＋１のそれぞれは、信号ＩＮＶＯＵＴ２を出力する。

また、図２０（Ｂ−１）に示すインバータ５３＿１乃至５３＿Ｎ＋１のそれぞれは、図２０（Ｂ−２）に示すようにトランジスタ９１乃至９５と、容量素子９６と、を備える。

トランジスタ９１のソース及びドレインの一方には、電源電位Ｇ＿ＶＤＤが供給される。さらに、トランジスタ９１のゲートには、リセット信号ＩＮＶ＿ＲＩＮが入力され、バックゲートには、電位ＢＧ２が供給される。

トランジスタ９２のソース及びドレインの一方には、電源電位Ｇ＿ＶＳＳ１が与えられ、他方は、トランジスタ９１のソース及びドレインの他方に電気的に接続される。さらに、トランジスタ９２のゲートには、パルス信号ＩＮ２が入力され、バックゲートには、電位ＢＧ２が供給される。

トランジスタ９３のソース及びドレインの一方には、電源電位Ｇ＿ＶＣＣ２が与えられ、他方の電位が信号ＩＮＶＯＵＴ２の電位となる。信号ＩＮＶＯＵＴ２は、図１８に示す信号Ｇ３＿１乃至Ｇ３＿Ｎ＋１のいずれかに相当する。さらに、トランジスタ９３のバックゲートには、電位ＢＧ２が供給される。

トランジスタ９４のソース及びドレインの一方には、電位Ｇ＿ＶＥＥ３が与えられ、他方は、トランジスタ９３のソース及びドレインの他方に電気的に接続される。電位Ｇ＿ＶＥＥ３は、任意の値の電位である。さらに、トランジスタ９４のゲートには、パルス信号ＩＮ２が入力され、バックゲートには、電位ＢＧ２が供給される。

トランジスタ９５のソース及びドレインの一方は、トランジスタ９１のソース及びドレインの他方に電気的に接続され、他方は、トランジスタ９３のゲートに電気的に接続される。さらに、トランジスタ９５のゲートには、電源電位Ｇ＿ＶＤＤが与えられ、バックゲートには、電位ＢＧ１が供給される。

容量素子９６の一対の電極の一方は、トランジスタ９３のゲートに電気的に接続され、他方は、トランジスタ９３のソース及びドレインの他方に電気的に接続される。

また、インバータ４２＿Ｍのパルス信号ＩＮ１としてフリップフロップ３１＿Ｍの信号ＦＦＯＵＴが入力され、インバータ５３＿Ｍのパルス信号ＩＮ２としてフリップフロップ３１＿Ｍの信号ＧＯＵＴ２が入力される。さらに、インバータ４２＿Ｍの信号ＩＮＶＯＵＴ１がゲート信号Ｇ２＿Ｍとなる。また、インバータ５３＿Ｍの信号ＩＮＶＯＵＴ２がゲート信号Ｇ３＿Ｍとなる。

また、インバータ４２＿１及び５３＿１のリセット信号ＩＮＶ＿ＲＩＮとしてクロック信号Ｇ＿ＣＬＫ２が入力される。さらに、インバータ４２＿１を基準として、３つおきのインバータ毎にリセット信号ＩＮＶ＿ＲＩＮとしてとしてクロック信号Ｇ＿ＣＬＫ２が入力される。

また、インバータ４２＿２及び５３＿２のリセット信号ＩＮＶ＿ＲＩＮとしてクロック信号Ｇ＿ＣＬＫ３が入力される。さらに、インバータ４２＿２を基準として、３つおきのインバータ毎にリセット信号ＩＮＶ＿ＲＩＮとしてとしてクロック信号Ｇ＿ＣＬＫ３が入力される。

また、インバータ４２＿３及び５３＿３のリセット信号ＩＮＶ＿ＲＩＮとしてクロック信号Ｇ＿ＣＬＫ３が入力される。さらに、インバータ４２＿３を基準として、３つおきのインバータ毎にリセット信号ＩＮＶ＿ＲＩＮとしてとしてクロック信号Ｇ＿ＣＬＫ３が入力される。

また、インバータ４２＿４及び５３＿４のリセット信号ＩＮＶ＿ＲＩＮとしてクロック信号Ｇ＿ＣＬＫ４が入力される。さらに、インバータ４２＿４を基準として、３つおきのインバータ毎にリセット信号ＩＮＶ＿ＲＩＮとしてとしてクロック信号Ｇ＿ＣＬＫ４が入力される。

以上がインバータの例の説明である。

次に、図１８に示すゲートドライバの駆動方法例について、図２１のタイミングチャートを参照して説明する。

図２１に示すように、図１８に示すゲートドライバの駆動方法例では、スタートパルス信号ＳＰのパルスが入力されることにより、ゲート信号Ｇ１＿１乃至Ｇ１＿Ｎで順次パルスが出力され、ゲート信号Ｇ２＿１乃至Ｇ２＿Ｎで順次パルスが出力され、ゲート信号Ｇ３＿１乃至Ｇ３＿Ｎで順次パルスが出力される。例えば、時刻Ｔ１にスタートパルス信号ＳＰがハイレベルになると、時刻Ｔ２にゲート信号Ｇ２＿１がローレベルになり、時刻Ｔ３にゲート信号Ｇ１＿１がハイレベルになり、時刻Ｔ４にゲート信号Ｇ３＿１がローレベルになる。さらに、時刻Ｔ５にゲート信号Ｇ１＿１がローレベルになり、時刻Ｔ６にゲート信号Ｇ２＿１及びＧ３＿１がハイレベルになる。

以上が図１８に示すゲートドライバの駆動方法例である。

次に、画素回路９１０の構成例について図２２に示す。

図２２（Ａ）に示す画素回路は、発光素子９５０と、トランジスタ９５１乃至９５５と、容量素子９５６と、を有する。なお、発光素子９５０の容量成分を容量９５７として示す。

発光素子９５０は、アノードとカソードの間に流れる電流量に応じて発光する機能を有する。発光素子９５０のカソードには、カソード電位（ＣＡＴＨＯＤＥともいう）が供給される。

トランジスタ９５１のドレインには、アノード電位（ＡＮＯＤＥともいう）が供給される。トランジスタ９５１は、駆動トランジスタとしての機能を有する。

トランジスタ９５２のソース及びドレインの一方には、データ信号ｄａｔａが入力され、ゲートには、ゲート信号Ｇ１が入力される。ゲート信号Ｇ１は、図１８に示すゲート信号Ｇ１＿Ｍに相当する。

トランジスタ９５３のソース及びドレインの一方には、電位Ｖ０が与えられ、他方はトランジスタ９５１のゲートに電気的に接続される。さらに、トランジスタ９５３のゲートには、ゲート信号Ｇ１が入力される。

トランジスタ９５４のソース及びドレインの一方は、トランジスタ９５１のゲートに電気的に接続され、トランジスタ９５４のゲートには、ゲート信号Ｇ２が入力される。ゲート信号Ｇ２は、図１８に示すゲート信号Ｇ２＿Ｍに相当する。

トランジスタ９５５のソース及びドレインの一方は、トランジスタ９５１のソースに電気的に接続され、他方は発光素子９５０のアノードに電気的に接続される。さらに、トランジスタ９５５のゲートには、ゲート信号Ｇ３が入力される。ゲート信号Ｇ３は、図１８に示すゲート信号Ｇ３＿Ｍに相当する。

容量素子９５６の一対の電極の一方は、トランジスタ９５２のソース及びドレインの他方、トランジスタ９５４のソース及びドレインの他方に接続され、他方は、トランジスタ９５１のソースに電気的に接続される。

次に、図２２（Ａ）に示す画素回路の駆動方法例について、図２２（Ｂ）のタイミングチャートを参照して説明する。

図２２（Ｂ）の期間Ｔ１は、初期化期間である。期間Ｔ１では、トランジスタ９５５がオン状態になり、トランジスタ９５２、９５３、９５４がオフ状態になる。

このとき、トランジスタ９５１のソースの電位は、電位Ｖ０よりも低い値になる。

期間Ｔ２は、しきい値取得期間である。期間Ｔ２では、トランジスタ９５２、９５３がオン状態になり、トランジスタ９５４、９５５がオフ状態になる。

このとき、トランジスタ９５１のゲートの電位が電位Ｖ０になり、トランジスタ９５１のゲートとソースの間の電圧（Ｖｇｓ９５１ともいう）がトランジスタ９５１のしきい値電圧（Ｖｔｈ９５１）と同じ値になると、トランジスタ９５１がオフ状態になる。このとき、トランジスタ９５１のソースの電位は、Ｖ０−Ｖｔｈ９５１となる。また、容量素子９５６の一対の電極の一方の電位がデータ信号ｄａｔａの電位Ｖｄａｔａと同等の値になる。

期間Ｔ３は、発光期間である。期間Ｔ３では、トランジスタ９５４、９５５がオン状態になり、トランジスタ９５２、９５３がオフ状態になる。

このとき、トランジスタ９５１のゲートの電位がＶｄａｔａと同等の値になり、Ｖｇｓ９５１がＶｄａｔａ−Ｖｔｈ９５１＋Ｖ０となる。これにより、飽和領域のときのトランジスタ９５１のソースとドレインの間に流れる電流（Ｉｄｓ９５１ともいう）の値は、Ｖｔｈ９５１に依存せず、Ｖｄａｔａによって決まるため、Ｖｔｈ９５１のばらつきの影響を抑制できる。

さらに、Ｉｄｓ９５１に応じて発光素子９５０が発光する。

以上が画素回路の駆動方法例の説明である。

次に、本実施の形態に係る半導体装置の構造例を図２３に示す。なお、本実施の形態では、半導体装置の発光素子が上面方向に光を射出される構造であるが、これに限定されず、下面方向に光を射出する構造又は上面及び下面方向に光を射出する構造でもよい。

図２３に示す半導体装置は、ゲートドライバなどの駆動回路、電源回路が設けられる周辺回路部９８１と、画素回路が設けられる画素部９８２と、を含む。

図２３に示す半導体装置は、導電層９６２ａ及び９６２ｂと、絶縁層９６３と、半導体層９６４ａ及び９６４ｂと、導電層９６５ａ乃至９６５ｄと、絶縁層９６６と、絶縁層９６７と、導電層９６８ａ及び９６８ｂと、絶縁層９６９と、発光層９７０と、導電層９７１と、着色層９７３と、絶縁層９７４、９７５、９７６と、を有する。

導電層９６２ａ及び９６２ｂは、下地層９６１を挟んで基板９６０の上に設けられる。

さらに、導電層９６２ａは、周辺回路部９８１に設けられる。導電層９６２ａは、例えばゲートドライバのトランジスタのゲート電極としての機能を有する。

導電層９６２ｂは、画素部９８２に設けられる。導電層９６２ｂは、画素回路のトランジスタのゲート電極としての機能を有する。上記画素回路のトランジスタは、例えば図２２（Ａ）に示す画素回路のトランジスタ９５５に相当する。

導電層９６２ａ、９６２ｂは、例えば同一の導電膜の一部をエッチングすることにより設けられる。

絶縁層９６３は、導電層９６２ａ、９６２ｂを挟んで下地層９６１の上に設けられる。絶縁層９６３は、周辺回路部９８１のトランジスタのゲート絶縁層、及び画素部９８２のトランジスタのゲート絶縁層としての機能を有する。

半導体層９６４ａは、絶縁層９６３を挟んで導電層９６２ａに重畳する領域を有する。半導体層９６４ａは、周辺回路部９８１のトランジスタのチャネル形成層としての機能を有する。

半導体層９６４ｂは、絶縁層９６３を挟んで導電層９６２ｂに重畳する領域を有する。半導体層９６４ｂは、画素部９８２のトランジスタのチャネル形成層としての機能を有する。

導電層９６５ａ、９６５ｂのそれぞれは、半導体層９６４ａに電気的に接続される。導電層９６５ａは、周辺回路部９８１のトランジスタのソース電極及びドレイン電極の一方としての機能を有し、導電層９６５ｂは、周辺回路部９８１のトランジスタのソース電極及びドレイン電極の他方としての機能を有する。

導電層９６５ｃ、９６５ｄのそれぞれは、半導体層９６４ｂに電気的に接続される。導電層９６５ｃは、画素部９８２のトランジスタのソース電極及びドレイン電極の一方としての機能を有し、導電層９６５ｄは、画素部９８２のトランジスタのソース電極及びドレイン電極の他方としての機能を有する。

絶縁層９６６は、導電層９６５ａ乃至９６５ｄを挟んで半導体層９６４ａ、９６４ｂの上に設けられる。絶縁層９６６は、保護層としての機能を有する。

絶縁層９６７は、絶縁層９６６の上に設けられる。絶縁層９６７は、平坦化層としての機能を有する。

導電層９６８ａは、絶縁層９６６、９６７を挟んで半導体層９６４ａに重畳する。導電層９６８ａは、周辺回路部９８１のトランジスタのバックゲート電極としての機能を有する。

導電層９６８ｂは、絶縁層９６６、９６７を貫通して設けられた開口部で導電層９６５ｄに電気的に接続される。導電層９６８ｂは、画素部９８２の発光素子のアノード電極としての機能を有する。

導電層９６８ａ、９６８ｂは、例えば同一の導電膜の一部をエッチングすることにより設けられる。

絶縁層９６９は、導電層９６８ａを挟んで絶縁層９６７の上に設けられる。

発光層９７０は、絶縁層９６９を貫通して設けられた開口部で導電層９６８ｂに電気的に接続される。

導電層９７１は、発光層９７０に電気的に接続される。導電層９７１は、画素部９８２の発光素子のカソード電極としての機能を有する。

着色層９７３は、画素部９８２の基板９７２の一部に設けられる。

絶縁層９７４は、着色層９７３を挟んで基板９７２の一平面に設けられる。絶縁層９７４は、平坦化層としての機能を有する。

絶縁層９７５は、絶縁層９７４の一平面に設けられる。絶縁層９７５は、保護層としての機能を有する。

絶縁層９７６は、素子が設けられた基板９６０と基板９７２を貼り合わせるための層である。

さらに、図２３に示す半導体装置の各構成要素について説明する。なお、各層を複数の材料の積層により構成してもよい。

基板９６０、９７２としては、例えばガラス基板又はプラスチック基板を用いることができる。なお、必ずしも基板９６０、９７２を設けなくてもよい。

下地層９６１としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、酸化ガリウム層などを用いることができる。例えば、下地層９６１としては、酸化シリコン層又は酸化窒化シリコン層などを用いることができる。上記絶縁層がハロゲンを含んでいてもよい。なお、必ずしも下地層９６１を設けなくてもよい。

導電層９６２ａ、９６２ｂとしては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、ルテニウム、又はスカンジウムなどの金属材料を含む層を用いることができる。また、導電層９６２ａ、９６２ｂとしてグラフェンなどを用いてもよい。

絶縁層９６３としては、上記下地層９６１として適用可能な材料の層の他、酸化ガリウム、Ｇａ−Ｚｎ系酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比であるＩｎ−Ｇａ−Ｚｎ系酸化物などの酸化物層を用いることができる。

半導体層９６４ａ、９６４ｂとしては、例えば図１に示す制御トランジスタ１２０のチャネル形成領域に適用可能な酸化物半導体の層を用いることができる。

半導体層９６４ａ、９６４ｂとして酸化物半導体層を用いる場合、例えば脱水化・脱水素化を行い、酸化物半導体層中の水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ酸化物半導体層に酸素を供給すると、酸化物半導体層を高純度化させることができる。例えば、酸化物半導体層に接する層として酸素を含む層を用い、また、加熱処理を行うことにより、酸化物半導体層を高純度化させることができる。

また、形成直後の酸化物半導体層は、化学量論的組成より酸素が多い過飽和の状態であることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を形成する場合、成膜ガスの酸素の占める割合が多い条件で形成することが好ましく、特に酸素雰囲気（例えば酸素ガス１００％）で成膜を行うことが好ましい。

また、スパッタリング法を用いて酸化物半導体層を成膜する際に、基板温度を１００℃以上５００℃以下、好ましくは２００℃以上３５０℃以下にして酸化物半導体層を成膜してもよい。

また、酸化物半導体層に十分な酸素が供給されて酸素を過飽和の状態とするために、酸化物半導体層に接する絶縁層（絶縁層９６３、９６６）として過剰酸素を含む絶縁層を形成してもよい。

例えば、スパッタリング法を用いて膜中に酸素が多く含まれる成膜条件で絶縁膜を成膜することにより、過剰酸素を含む絶縁層を形成できる。また、より多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加すればよい。また、酸化物半導体層に酸素を添加してもよい。

また、スパッタリング装置において、成膜室内の残留水分は、少ないことが好ましい。このため、スパッタリング装置に吸着型の真空ポンプを用いることが好ましい。また、コールドトラップを用いてもよい。

また、トランジスタの作製において、加熱処理を行うことが好ましい。このときの加熱処理の温度は、３５０℃以上基板の歪み点未満の温度、さらには、３５０℃以上４５０℃以下であることが好ましい。なお、加熱処理を複数回行ってもよい。

上記加熱処理に用いられる加熱処理装置としては、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いてもよい。なお、これに限定されず、電気炉など、別の加熱処理装置を用いてもよい。

また、上記加熱処理を行った後、その加熱温度を維持しつつ、又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ_２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入するとよい。このとき、酸素ガス又はＮ_２Ｏガスは、水及び水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ_２Ｏガスの純度は、６Ｎ以上、好ましくは７Ｎ以上であると良い。すなわち、酸素ガス又はＮ_２Ｏガス中の不純物濃度は、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下であることが好ましい。この工程により、酸化物半導体層に酸素が供給され、酸化物半導体層中の酸素欠乏に起因する欠陥を低減できる。なお、上記高純度の酸素ガス、高純度のＮ_２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。

高純度化させた半導体層の水素濃度は、二次イオン質量分析法（ＳＩＭＳともいう）の測定値において、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらには５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらには５×１０^１７ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。

導電層９６５ａ乃至９６５ｄとしては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、ルテニウム、又はスカンジウムなどの金属材料を含む層を用いることができる。また、導電層９６５ａ乃至９６５ｄとしてグラフェンなどを用いてもよい。

絶縁層９６６としては、例えば絶縁層９６３として適用可能な材料の層を用いることができる。

絶縁層９６７としては、例えば絶縁層９６３として適用可能な材料の層を用いることができる。

導電層９６８ａ、９６８ｂとしては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、ルテニウム、又はスカンジウムなどの金属材料を含む層を用いることができる。また、導電層９６８ａ、９６８ｂとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、インジウム−スズ酸化物（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する場合がある）、インジウム−亜鉛酸化物（Ｉｎ_２Ｏ_３―ＺｎＯ）などの金属酸化物、又はシリコン、酸化シリコン、窒素を含む該金属酸化物を用いることができる。

絶縁層９６９としては、例えば有機絶縁層又は無機絶縁層を用いることができる。なお、絶縁層９６９は、隔壁ともいう。

発光層９７０は、特定の色の光を呈する光を射出する層である。発光層９７０としては、例えば特定の色を呈する光を射出する発光材料を用いた発光層を用いることができる。なお、互いに異なる特性の色を呈する光を射出する発光層の積層を用いて発光層９７０を構成してもよい。発光材料としては、蛍光材料又は燐光材料などのエレクトロルミネセンス材料を用いることができる。複数のエレクトロルミネセンス材料を含む材料を用いて発光材料を構成してもよい。例えば青色を呈する光を射出する蛍光材料の層、橙色を呈する光を射出する第１の燐光材料の層、及び橙色を呈する光を射出する第２の燐光材料の層の積層により、白色を呈する光を射出する発光層を構成してもよい。エレクトロルミネセンス材料としては、有機エレクトロルミネセンス材料又は無機エレクトロルミネセンス材料を用いることができる。上記発光層に加え、例えばホール注入層、ホール輸送層、電子輸送層、及び電子注入層の一つ又は複数を設けて電界発光層を構成してもよい。

導電層９７１としては、導電層９６８ｂに適用可能な材料の層のうち、光を透過する材料の層を用いることができる。

着色層９７３としては、例えば染料又は顔料を含み、赤色を呈する波長の光、緑色を呈する波長の光、又は青色を呈する波長の光を透過する層を用いることができる。また、着色層９７３として、染料又は顔料を含み、シアン、マゼンタ、又はイエローの色を呈する光を透過する層を用いてもよい。着色層９７３は、例えばフォトリソグラフィ法、印刷法、又はインクジェット法、電着法、又は電子写真法などを用いて形成される。インクジェット法を用いることにより、室温で製造、低真空度で製造、又は大型基板上に製造できる。また、レジストマスクを用いなくても製造できるため、製造コスト及び製造工程数を低減できる。

絶縁層９７４としては、例えば下地層９６１に適用可能な材料の層を用いることができる。

絶縁層９７５としては、例えば下地層９６１に適用可能な材料の層を用いることができる。

絶縁層９７６としては、例えば下地層９６１に適用可能な材料の層又は樹脂材料の層を用いることができる。

図２３を用いて説明したように、本実施の形態に係る半導体装置の一例は、発光素子として特定の色の光を呈する光を射出する発光素子と、発光素子が射出する光のうち、特定の波長を有する光を透過する着色層を含む構造である。上記構造にすることにより、作製工程を容易にし、歩留まりを向上させることができる。例えば、メタルマスクを用いなくても表示素子を作製できるため、作製工程が容易になる。

以上が本実施の形態に係る半導体装置の例の説明である。

図１７乃至図２３を用いて説明したように、本実施の形態に係る半導体装置の一例では、画素回路と同一基板上に駆動回路を設けてもよい。このとき、駆動回路などの回路のトランジスタの構造を、画素回路のトランジスタの構造と同じにしてもよい。単位回路と同一基板上に駆動回路などの回路を設けることにより、単位回路及び駆動回路の接続配線の数を低減できる。

また、本実施の形態に係る半導体装置の一例では、トランジスタのバックゲートに間欠的に電源電位を供給することにより、消費電力を低減しつつ、トランジスタのしきい値電圧を制御できる。

（実施の形態３）
本実施の形態では、実施の形態２とは異なる半導体装置の例について説明する。

本実施の形態に係る半導体装置の構成例について、図２４を用いて説明する。図２４は、本実施の形態における半導体装置の構成例を示すブロック図である。

図２４に示す半導体装置は、制御回路２０１１と、ビット線駆動回路２０１２と、ワード線駆動回路２０１３と、電源回路２０１４と、複数のメモリセル（ＭＣともいう）２０５１を備えるメモリセルアレイ２０１５と、電源供給制御スイッチ２０１６と、を有する。

制御回路２０１１には、書き込み制御信号、読み出し制御信号、及びアドレス信号が入力される。制御回路２０１１は、入力される書き込み制御信号、読み出し制御信号、及びアドレス信号に応じて、複数の制御信号を生成して出力する機能を有する。例えば、制御回路２０１１は、入力されるアドレス信号に応じて行アドレス信号及び列アドレス信号を出力する機能を有する。

ビット線駆動回路２０１２には、データ信号及び列アドレス信号が入力される。ビット線駆動回路２０１２は、列方向に配列された配線（例えばデータ線を含む）の電圧を設定する機能を有する。ビット線駆動回路２０１２は、例えばデコーダ及び複数のアナログスイッチを備える。デコーダは、列方向に配列された配線を選択する機能を有し、複数のアナログスイッチは、デコーダから入力される信号に応じてデータ信号を出力するか否かを制御する機能を有する。なお、ビット線駆動回路２０１２に読み出し信号出力回路及び読み出し回路を設けてもよい。読み出し信号出力回路は、読み出し選択線としての機能を有する配線に読み出し信号を出力する機能を有し、読み出し回路は、読み出し信号により選択した配線に電気的に接続されたメモリセル２０５１に記憶されたデータを読み出す機能を有する。

ワード線駆動回路２０１３には、行アドレス信号が入力される。ワード線駆動回路２０１３は、入力された行アドレス信号に従って行方向に配列された配線（例えばワード線を含む）を選択し、選択した配線の電圧を設定する機能を有する。ワード線駆動回路２０１３は、例えばデコーダを備える。デコーダは、入力された行アドレス信号に従って行方向に配列された配線を選択する機能を有する。

さらに、制御回路２０１１、ビット線駆動回路２０１２、ワード線駆動回路２０１３、及び複数のメモリセル（ＭＣともいう）２０５１には、電源回路２０１４により電源電位又は電源電圧が供給される。なお、電源回路２０１４は、メモリセル２０５１と別の基板に形成し、配線などにより接続してもよい。

さらに、メモリセル２０５１内のトランジスタのバックゲートには、電源供給制御スイッチ２０１６を介して電源電位が供給される。電源供給制御スイッチ２０１６の構成としては、図１に示す電源供給制御スイッチ１０２の構成を適用できる。

メモリセル２０５１は、ワード線駆動回路２０１３及びビット線駆動回路２０１２により選択され、選択されたメモリセル２０５１では、データの書き込み又はデータの読み出しが行われる。

図２４に示す半導体装置は、制御回路に入力される信号に従って駆動回路によりメモリセルを選択し、書き込み動作又は読み出し動作を行う。

さらに、メモリセルアレイ２０１５の例について説明する。

図２５に示すメモリセルアレイは、Ｉ行Ｊ列に配置された複数のメモリセル（記憶回路）４００と、ビット線ＢＬ＿１乃至ＢＬ＿Ｊと、ワード線ＷＬ＿１乃至ＷＬ＿Ｉと、容量線ＣＬ＿１乃至ＣＬ＿Ｉと、所定の値の電位が供給されるソース線ＳＬと、バックゲート線ＢＧＬ＿１乃至ＢＧＬ＿Ｉと、を有する。

図２５に示すメモリセルアレイにおいて、Ｍ（Ｍは１以上Ｉ以下の自然数）行Ｎ（Ｎは１以上Ｊ以下の自然数）列目のメモリセル４００（メモリセル４００（Ｍ，Ｎ））は、トランジスタ４１１（Ｍ，Ｎ）と、トランジスタ４１２（Ｍ，Ｎ）と、容量素子４１３（Ｍ，Ｎ）と、を備える。

また、トランジスタ４１１（Ｍ，Ｎ）のソース及びドレインの一方は、ビット線ＢＬ＿Ｎに電気的に接続される。さらに、トランジスタ４１１（Ｍ，Ｎ）のゲートは、ワード線ＷＬ＿Ｍに電気的に接続され、バックゲートは、バックゲート線ＢＧＬ＿Ｍに電気的に接続される。

そして、トランジスタ４１１（Ｍ，Ｎ）は、ｎチャネル型トランジスタであり、データの書き込み及び保持を制御する選択トランジスタである。

また、トランジスタ４１１（Ｍ，Ｎ）としては、実施の形態１に記載のオフ電流の低いトランジスタを用いることができる。

トランジスタ４１２は、ｐチャネル型トランジスタである。トランジスタ４１２（Ｍ，Ｎ）のソース及びドレインの一方はビット線ＢＬ＿Ｎに電気的に接続され、ソース及びドレインの他方はソース線ＳＬに電気的に接続されている。また、トランジスタ４１２（Ｍ，Ｎ）のゲートは、トランジスタ４１１（Ｍ，Ｎ）のソース及びドレインの他方に電気的に接続されている。

トランジスタ４１２（Ｍ，Ｎ）は、出力するデータの電位を設定する出力トランジスタとしての機能を有する。

容量素子４１３（Ｍ，Ｎ）の一対の電極の一方は、トランジスタ４１１（Ｍ，Ｎ）のソース及びドレインの他方に電気的に接続され、他方は、容量線ＣＬ＿Ｍに電気的に接続されている。

容量素子４１３（Ｍ，Ｎ）は、データを保持する保持容量としての機能を有する。

以上が図２５に示すメモリセルアレイの構成例の説明である。

なお、メモリセルにトランジスタ４１２は設けられていなくてもよい。例えばメモリセルを図２６に示す構成にしてもよい。このとき、容量線ＣＬを一つにまとめてソース線ＳＬの代わりとすることができる。

次に、図２５のメモリセルアレイを有する図２４に示す半導体装置の駆動方法例について説明する。ここでは、一例としてＭ行目のメモリセル４００に順次データを書き込み、その後書き込まれたデータを読み出す場合について説明するが、これに限定されない。

まず、Ｍ行目のメモリセル４００にデータを書き込む場合、ワード線ＷＬ＿Ｍの電位をＶＨにし、それ以外の全てのワード線ＷＬ＿ｏｔｈｅｒの電位をＶＬにする。

なお、ＶＨは、例えば基準電位（例えば電源電位ＶＳＳ）より大きい値の電位（例えば電源電位ＶＤＤ）であり、ＶＬは基準電位以下の電位である。

このとき、Ｍ行目のメモリセル４００のそれぞれにおいて、トランジスタ４１１がオン状態になり、容量素子４１３の一対の電極の一方の電位が各ビット線ＢＬの電位と同等の値になる。

その後、トランジスタ４１１がオフ状態となり、トランジスタ４１２のゲートは、浮遊状態になり、トランジスタ４１２のゲートの電位は、保持される。このとき、バックゲート線ＢＧＬ＿１乃至ＢＧＬ＿Ｉのそれぞれには、負電源電位−Ｖｘが供給される。これにより、トランジスタ４１１のしきい値電圧が制御される。

上記動作を行毎に行うことにより、全てのメモリセル４００にデータを書き込むことができる。

また、Ｍ行目のメモリセル４００からデータを読み出す場合、全てのワード線ＷＬの電位をＶＬにし、容量線ＣＬ＿ＭをＶＬにし、それ以外の全ての容量線ＣＬ＿ｏｔｈｅｒの電位をＶＨにする。

なお、Ｍ行目のメモリセル４００において、トランジスタ４１２のソースとドレインの間の抵抗値は、トランジスタ４１２のゲートの電圧に応じて決まる。また、トランジスタ４１２のソースとドレインの間に流れる電流に応じた値の電位をデータとしてメモリセル４００から読み出すことができる。

さらに、上記動作を行毎に繰り返し行うことにより、全てのメモリセル４００においてデータを読み出すことができる。以上が図２４に示す半導体装置の駆動方法例の説明である。

さらに、演算処理部を備える半導体装置の例について説明する。

図２７は、本実施の形態の半導体装置の構成例を示す図である。図２７（Ａ）に示す半導体装置は、演算処理部６０１と、電源部６０２と、を有する。演算処理部６０１は、データラッチ及びセレクタとしての機能を有する回路６１１と、内部クロック生成及びリセット制御の機能を有する回路６１２と、デコード部６１４と、演算制御部６１６と、レジスタセット６２０と、演算部６２２と、アドレスバッファ６２４と、を有する。電源部６０２は、電源回路６２６を有する。

さらに、演算処理部６０１の各構成要素には電源部６０２により電源電位又は電源電圧が供給される。例えば、演算処理部６０１内のトランジスタのバックゲートには、電源供給制御スイッチ６２７を介して電源回路６２６から電源電位が供給される。なお、電源供給制御スイッチ６２７は、パワーコントーラなどを用いて制御してもよい。電源供給制御スイッチ６２７の構成としては、図１に示す電源供給制御スイッチ１０２の構成を適用できる。なお、電源回路６２６は、演算処理部６０１と別の基板に形成し、配線などにより接続してもよい。

さらに、演算処理部６０１の各構成要素について説明する。

回路６１１では、入力データのラッチ及び入力データの出力を制御する。

回路６１２では、クロック信号の生成及びリセットのタイミングの制御を行う。

デコード部６１４には、命令レジスタであるレジスタ６１５及び命令デコーダが設けられる。デコード部６１４は、入力された命令データのデコードを行い、命令内容を解析する機能を有する。

演算制御部６１６は、ステート生成部６１８及びレジスタ６１７を有する。さらに、ステート生成部６１８には、レジスタ６１９が設けられる。ステート生成部６１８では、半導体装置の状態を設定するための信号を生成する。

レジスタセット６２０は、複数のレジスタ６２１を有する。複数のレジスタ６２１には、プログラムカウンタ、汎用レジスタ、及び演算レジスタとして機能するレジスタが含まれる。レジスタセット６２０は、演算処理に必要なデータを格納する機能を有する。

演算部６２２は、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ）６２３を有する。演算部６２２は、ＡＬＵ６２３により入力されるデータの演算処理を行う機能を有する。なお、演算部６２２にもレジスタを設けてもよい。

アドレスバッファ６２４は、レジスタ６２５を有する。アドレスバッファ６２４は、アドレスデータのためのバッファゲートである。

さらに、演算処理部６０１には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤが入力される。また演算処理部６０１には、データバスを介して８ビットのデータが入力される。また演算処理部６０１には、演算制御信号が入力される。

演算処理部６０１からは、１６ビットアドレスデータが出力される。また演算処理部６０１からは、バス制御信号が出力される。

書き込み制御信号ＷＥ及び読み出し制御信号ＲＤは、回路６１２、演算制御部６１６、レジスタセット６２０、及びアドレスバッファ６２４に入力される。８ビットのデータは、データバスを介して、回路６１２、レジスタセット６２０及び演算部６２２に入力される。演算制御信号は、回路６１２、及び演算制御部６１６に入力される。

１６ビットアドレスデータは、アドレスバッファ６２４から出力される。またバス制御信号は、演算制御部６１６から出力される。

演算処理部６０１の各回路は、データバスの他、アドレスバス、コントロールバスを介して、データ、アドレス、演算制御信号の入出力を行うことができる。

演算処理部６０１に設けられた各レジスタは、データ処理の際にデータを一定期間保持する機能を有する。

さらに、１ビットのデータを保持可能なレジスタの回路構成の一例を図２７（Ｂ）に示す。図２７（Ｂ）に示すレジスタは、フリップフロップ６５１と、不揮発性記憶回路６５２と、セレクタ６５３と、を有する。

フリップフロップ６５１には、リセット信号ＲＳＴ、クロック信号ＣＬＫ、及びデータ信号Ｄが入力される。フリップフロップ６５１は、クロック信号ＣＬＫに従って入力されるデータ信号Ｄのデータを保持し、データ信号Ｑとして出力する機能を有する。

不揮発性記憶回路６５２には、書き込み制御信号ＷＥ、読み出し制御信号ＲＤ、及びデータ信号が入力される。

不揮発性記憶回路６５２は、書き込み制御信号ＷＥに従って、入力されるデータ信号のデータを記憶し、読み出し制御信号ＲＤに従って、記憶されたデータをデータ信号として出力する機能を有する。

セレクタ６５３には、読み出し制御信号ＲＤに従って、データ信号Ｄ又は不揮発性記憶回路６５２から出力されるデータ信号を選択して、フリップフロップ６５１に入力する。

不揮発性記憶回路６５２には、トランジスタ６３１及び容量素子６３２が設けられている。

トランジスタ６３１は、ｎチャネル型トランジスタであり、選択トランジスタとしての機能を有する。トランジスタ６３１のソース及びドレインの一方は、フリップフロップ６５１の出力端子に電気的に接続されている。さらに、トランジスタ６３１のバックゲートは、図２７（Ａ）に示す電源供給制御スイッチ６２７に電気的に接続される。トランジスタ６３１は、書き込み制御信号ＷＥに従ってフリップフロップ６５１から出力されるデータ信号の保持を制御する機能を有する。

トランジスタ６３１としては、実施の形態１に示すオフ電流の低いトランジスタを用いることができる。

容量素子６３２の一対の電極の一方はトランジスタ６３１のソース及びドレインの他方に電気的に接続され、他方には電源電位ＶＳＳが供給される。容量素子６３２は、記憶するデータ信号のデータに基づく電荷を保持する機能を有する。トランジスタ６３１のオフ電流が非常に低いため、電源電圧の供給が停止しても容量素子６３２の電荷は保持され、データが保持される。

トランジスタ６３３は、ｐチャネル型トランジスタである。トランジスタ６３３のソース及びドレインの一方には電源電位ＶＤＤが供給され、ゲートには、読み出し制御信号ＲＤが入力される。

トランジスタ６３４は、ｎチャネル型トランジスタである。トランジスタ６３４のソース及びドレインの一方は、トランジスタ６３３のソース及びドレインの他方に電気的に接続されており、ゲートには、読み出し制御信号ＲＤが入力される。

トランジスタ６３５は、ｎチャネル型トランジスタである。トランジスタ６３５のソース及びドレインの一方は、トランジスタ６３４のソース及びドレインの他方に電気的に接続されており、ソース及びドレインの他方には、電源電位ＶＳＳが供給される。

インバータ６３６の入力端子は、トランジスタ６３３のソース及びドレインの他方に電気的に接続されている。また、インバータ６３６の出力端子は、セレクタ６５３の入力端子に電気的に接続される。

容量素子６３７の一対の電極の一方はインバータ６３６の入力端子に電気的に接続され、他方には電源電位ＶＳＳが供給される。容量素子６３２は、インバータ６３６に入力されるデータ信号のデータに基づく電荷を保持する機能を有する。

なお、上記に限定されず、例えば相変化型メモリ（ＰＲＡＭともいう）、抵抗変化型メモリ（ＲｅＲＡＭともいう）、磁気抵抗型メモリ（ＭＲＡＭともいう）などを用いて不揮発性記憶回路６５２を構成してもよい。例えば、ＭＲＡＭとしては磁気トンネル接合素子（ＭＴＪ素子ともいう）を用いたＭＲＡＭを適用できる。

次に、図２７（Ｂ）に示すレジスタの駆動方法の一例について説明する。

まず、通常動作期間において、電源電圧、リセット信号ＲＳＴ、クロック信号ＣＬＫは、レジスタに供給された状態である。このとき、セレクタ６５３は、データ信号Ｄのデータをフリップフロップ６５１に出力する。フリップフロップ６５１は、クロック信号ＣＬＫに従って入力されたデータ信号Ｄのデータを保持する。

次に、電源電圧を停止する直前のバックアップ期間である期間において、書き込み制御信号ＷＥのパルスに従って、不揮発性記憶回路６５２にデータ信号Ｄのデータを記憶させ、データＤ＿ＨＬＤとして保持する。その後レジスタに対するクロック信号ＣＬＫの供給を停止し、さらにその後レジスタに対するリセット信号ＲＳＴの供給を停止する。

次に、電源停止期間において、レジスタに対する電源電圧の供給を停止する。このとき、不揮発性記憶回路６５２において、トランジスタ６３１のオフ電流が低いため、データＤ＿ＨＬＤの値が保持される。なお、電源電位ＶＤＤの代わりに接地電位ＧＮＤを供給することにより、電源電圧の供給を停止するとみなすこともできる。

このとき、電源供給制御スイッチ６２７を間欠的にオン状態にすることにより、トランジスタ６３１のバックゲートに電源電位を供給してもよい。例えば負電源電位を供給してトランジスタ６３１のしきい値電圧をシフトさせてトランジスタのオフ状態を維持してもよい。さらに、電源供給制御スイッチ６２７がオフ状態のときには、実施の形態１に示す電源回路１０１と同様に、電源回路６２６に対する電源電圧の供給を停止させてもよい。

次に、通常動作期間に戻る直前のリカバリー期間において、レジスタに対する電源電圧の供給を再開し、その後クロック信号ＣＬＫの供給を再開し、さらにその後リセット信号ＲＳＴの供給を再開する。このとき、クロック信号ＣＬＫが供給される配線を電源電位ＶＤＤにしておき、その後クロック信号ＣＬＫの供給を再開する。さらに、読み出し制御信号ＲＤのパルスに従って不揮発性記憶回路６５２によりデータＤ＿ＨＬＤに応じた値のデータ信号がセレクタ６５３に出力される。セレクタ６５３は、読み出し制御信号ＲＤのパルスに従って上記データ信号をフリップフロップ６５１に出力する。これにより、電源停止期間の直前の状態にフリップフロップ６５１を復帰させることができる。

その後、通常動作期間において、再びフリップフロップ６５１の通常動作を行う。

以上がレジスタの駆動方法例である。

次に、本実施の形態の半導体装置の構造例について図２８に示す。

図２８（Ａ）に示す半導体装置は、チャネル形成領域にシリコンを含むトランジスタ８０１と、チャネル形成領域に酸化物半導体を含むトランジスタ８０２を積層し、さらに、トランジスタ８０２の上に複数の配線層を積層した構造である。

トランジスタ８０１は、埋め込み絶縁層を有する半導体基板に設けられる。トランジスタ８０１は、例えば図２７（Ｂ）に示すトランジスタ６３５に相当する。

トランジスタ８０２は、絶縁層に埋め込まれた導電層８１１ａと、導電層８１１ａの上に設けられた絶縁層８１４と、絶縁層８１４を挟んで導電層８１１ａに重畳する半導体層８１３と、半導体層８１３に電気的に接続する導電層８１５ａ、８１５ｂと、半導体層８１３、導電層８１５ａ、８１５ｂの上に設けられた絶縁層８１６と、絶縁層８１６を挟んで半導体層８１３に重畳する導電層８１８により構成される。このとき、導電層８１１ａは、バックゲート電極としての機能を有する。絶縁層８１４は、ゲート絶縁層としての機能を有する。半導体層８１３は、チャネル形成層としての機能を有する。導電層８１５ａ、８１５ｂは、ソース電極又はドレイン電極としての機能を有する。絶縁層８１６は、ゲート絶縁層としての機能を有する。導電層８１８は、ゲート電極としての機能を有する。
トランジスタ８０２は、例えば図２７（Ｂ）に示すトランジスタ６３１に相当する。

絶縁層８１４は、水素などの不純物をブロックする機能を有することが好ましい。例えば、酸化アルミニウム層、窒化シリコン層などは、水素をブロックする機能を有する。図２８（Ａ）に示す半導体装置では、半導体層８１３が絶縁層８１４、８１６に囲まれているため、トランジスタ８０２に対する、外部（例えばトランジスタ８０１）から水素などの不純物の拡散が抑制される。

さらに、導電層８１５ａは、絶縁層８１４を貫通して設けられた開口部で、導電層８１１ａと同一の導電膜により形成される導電層８１１ｂに電気的に接続され、導電層８１１ｂは、トランジスタ８０１のゲート電極に電気的に接続される。

さらに、トランジスタ８０２の上層には、配線層８２２、８２４、８２６が順に積層して設けられる。配線層８２２は、絶縁層に埋め込まれた配線層８２１により導電層８１５ｂに電気的に接続される。配線層８２４は、絶縁層に埋め込まれた配線層８２３により配線層８２２に電気的に接続される。配線層８２６は、絶縁層に埋め込まれた配線層８２５により配線層８２４に電気的に接続される。例えば、配線層８２６を外部接続端子として用いてもよい。

さらに、図２８（Ｂ）に示す半導体装置は、トランジスタ８０１と、トランジスタ８０２を積層し、さらに、トランジスタ８０１とトランジスタ８０２の間に積層された複数の配線層を設けた構造である。さらに、図２８（Ｂ）では、端子部８０３も示す。

トランジスタ８０１の上層には、配線層８３１ａ、８３３ａ、８３５ａが順に積層して設けられる。配線層８３１ａは、トランジスタ８０１のゲート電極に電気的に接続される。配線層８３３ａは、絶縁層に埋め込まれた配線層８３２ａにより配線層８３１ａに電気的に接続される。配線層８３５ａは、絶縁層に埋め込まれた配線層８３４ａにより配線層８３３ａに電気的に接続される。

さらに、導電層８１５ａは、絶縁層８１４を貫通して設けられた開口部で、導電層８１１ａと同一の導電膜により形成される導電層８１１ｂに電気的に接続され、導電層８１１ｂは、絶縁層に埋め込まれた配線層８３６ａにより配線層８３５ａに電気的に接続される。

さらに、トランジスタ８０２の上層には、配線層８３８ａが積層して設けられる。配線層８３８ａは、絶縁層に埋め込まれた配線層８３７ａにより導電層８１５ｂに電気的に接続される。

また、端子部８０３には、配線層８３１ａと同一の導電膜により形成される配線層８３１ｂ、配線層８３３ａと同一の導電膜により形成される配線層８３３ｂ、配線層８３５ａと同一の導電膜により形成される配線層８３５ｂ、導電層８１１ａと同一の導電膜により形成される導電層８１１ｃ、導電層８１５ａと同一の導電膜により形成される導電層８１５ｃ、配線層８３７ａと同一の導電膜により形成される配線層８３７ｂ、配線層８３８ａと同一の導電膜により形成される配線層８３８ｂが順に積層して設けられる。配線層８３３ｂは、絶縁層に埋め込まれ、配線層８３２ａと同一の導電膜により形成される配線層８３２ｂにより配線層８３１ｂに電気的に接続される。配線層８３５ｂは、絶縁層に埋め込まれ、配線層８３４ａと同一の導電膜により形成される配線層８３４ｂにより配線層８３３ｂに電気的に接続される。導電層８１１ｃは、絶縁層に埋め込まれ、配線層８３６ａと同一の導電膜により形成される配線層８３６ｂにより配線層８３５ｂに電気的に接続される。導電層８１５ｃは、絶縁層８１６を貫通して設けられた開口部で導電層８１１ｃに電気的に接続される。配線層８３８ｂは、絶縁層に埋め込まれ、配線層８３７ａと同一の導電膜により形成される配線層８３７ｂにより導電層８１５ｃに電気的に接続される。例えば、配線層８３８ｂを外部接続端子として用いてもよい。

さらに、各構成要素について説明する。

導電層８１１ａ乃至８１１ｃ、８１８、配線層８３１ａ乃至８３８ａ、８３１ｂ乃至８３８ｂとしては、例えば図２３に示す導電層９６２ａ、９６２ｂに適用可能な材料の層を用いることができる。

絶縁層８１４、絶縁層８１６を含む各絶縁層としては、例えば図２３に示す下地層９６１に適用可能な材料の層を用いることができる。

半導体層８１３としては、例えば図２３に示す半導体層９６４ａ、９６４ｂに適用可能な材料の層を用いることができる。

図２８に示すように、本実施の形態に係る半導体装置の一例では、異なるトランジスタを積層させて構成することにより、回路面積を小さくできる。また、例えばＭＴＪ素子などを用いた半導体装置では、ＭＴＪ素子を最上層に形成し、貫通配線により下層のトランジスタと接続しなければならないため、作製が困難であった。しかしながら、本実施の形態に係る半導体装置の一例では、例えばあるトランジスタの直上に別のトランジスタを積層することも可能であるため、作製が容易になる。

以上が半導体装置の構造例の説明である。

図２４乃至図２８を参照して説明したように、本実施の形態の半導体装置の一例では、オフ電流の低いトランジスタを用いて記憶回路の選択トランジスタを構成することにより、データの保持期間を長くできる。よって、例えば電源電圧の供給を停止させた場合であってもデータを保持できる。

さらに、本実施の形態に係る半導体装置の一例では、電源供給制御スイッチにより、電源回路と、選択トランジスタのバックゲートとの導通を制御し、該バックゲートに電源電位を間欠的に供給することにより、消費電力を低減しつつ、該トランジスタのしきい値電圧を制御できる。

（実施の形態４）
本実施の形態では、本発明の一態様である半導体装置を用いた電子機器の例について、図２９を参照して説明する。

図２９（Ａ）に示す電子機器は、携帯型情報端末の一例である。

図２９（Ａ）に示す電子機器は、筐体１０１１と、筐体１０１１に設けられたパネル１０１２と、ボタン１０１３と、スピーカー１０１４と、を具備する。

なお、筐体１０１１に、外部機器に接続するための接続端子及び操作ボタンが設けられていてもよい。

パネル１０１２は、表示パネル（ディスプレイ）である。パネル１０１２は、タッチパネルの機能を有することが好ましい。

ボタン１０１３は、筐体１０１１に設けられる。例えば、ボタン１０１３が電源ボタンであれば、ボタン１０１３を押すことにより、電子機器をオン状態にするか否かを制御することができる。

スピーカー１０１４は、筐体１０１１に設けられる。スピーカー１０１４は音声を出力する。

なお、筐体１０１１にマイクが設けられていてもよい。筐体１０１１にマイクを設けられることにより、例えば図２９（Ａ）に示す電子機器を電話機として機能させることができる。

図２９（Ａ）に示す電子機器は、筐体１０１１の内部に本発明の一態様である半導体装置を有する。

図２９（Ａ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。

図２９（Ｂ）に示す電子機器は、折り畳み式の情報端末の一例である。

図２９（Ｂ）に示す電子機器は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１ａに設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、軸部１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、スピーカー１０２７と、を備える。

筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続される。

パネル１０２２ａ及びパネル１０２２ｂは、表示パネル（ディスプレイ）である。パネル１０２２ａ及びパネル１０２２ｂは、タッチパネルとしての機能を有することが好ましい。

図２９（Ｂ）に示す電子機器は、軸部１０２３を有するため、パネル１０２２ａとパネル１０２２ｂを対向させて折り畳むことができる。

ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０２４を設けてもよい。例えば、電源ボタンとしての機能を有するボタン１０２４を設けることより、ボタン１０２４を押すことで電子機器に対する電源電圧の供給を制御できる。

接続端子１０２５は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに接続端子１０２５が設けられていてもよい。また、接続端子１０２５が筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。接続端子１０２５は、図２９（Ｂ）に示す電子機器と他の機器を接続するための端子である。

記録媒体挿入部１０２６は、筐体１０２１ａに設けられる。筐体１０２１ｂに記録媒体挿入部１０２６が設けられていてもよい。また、記録媒体挿入部１０２６が筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。例えば、記録媒体挿入部にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に読み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。

スピーカー１０２７は、筐体１０２１ｂに設けられる。スピーカー１０２７は、音声を出力する。なお、筐体１０２１ａにスピーカー１０２７を設けてもよい。

なお、筐体１０２１ａ又は筐体１０２１ｂにマイクを設けてもよい。筐体１０２１ａ又は筐体１０２１ｂにマイクが設けられることにより、例えば図２９（Ｂ）に示す電子機器を電話機として機能させることができる。

図２９（Ｂ）に示す電子機器は、筐体１０２１ａ又は筐体１０２１ｂの内部に本発明の一態様である半導体装置を有する。

図２９（Ｂ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。

図２９（Ｃ）に示す電子機器は、据え置き型情報端末の一例である。図２９（Ｃ）に示す据え置き型情報端末は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と、ボタン１０３３と、スピーカー１０３４と、を具備する。

パネル１０３２は、表示パネル（ディスプレイ）である。パネル１０３２は、タッチパネルとしての機能を有することが好ましい。

なお、筐体１０３１の甲板部１０３５にパネル１０３２と同様のパネルを設けてもよい。上記パネルは、タッチパネルとしての機能を有することが好ましい。

さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部、及び紙幣挿入部などを設けてもよい。

ボタン１０３３は、筐体１０３１に設けられる。例えば、ボタン１０３３が電源ボタンであれば、ボタン１０３３を押すことで電子機器に対する電源電圧の供給を制御できる。

スピーカー１０３４は、筐体１０３１に設けられる。スピーカー１０３４は、音声を出力する。

図２９（Ｃ）に示す電子機器は、筐体１０３１の内部に本発明の一態様である半導体装置を有する。

図２９（Ｃ）に示す電子機器は、例えば現金自動預け払い機、チケットなどの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。

図２９（Ｄ）は、据え置き型情報端末の一例である。図２９（Ｄ）に示す電子機器は、筐体１０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する支持台１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を備える。

なお、筐体１０４１に外部機器に接続させるための接続端子を設けてもよい。

パネル１０４２は、表示パネル（ディスプレイ）としての機能を有する。

ボタン１０４４は、筐体１０４１に設けられる。例えば、ボタン１０４４が電源ボタンであれば、ボタン１０４４を押すことで電子機器に対する電源電圧の供給を制御できる。

接続端子１０４５は、筐体１０４１に設けられる。接続端子１０４５は、図２９（Ｄ）に示す電子機器と他の機器を接続するための端子である。例えば、接続端子１０４５により図２９（Ｄ）に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコンピュータから入力されるデータ信号に応じた画像をパネル１０４２に表示させることができる。例えば、図２９（Ｄ）に示す電子機器のパネル１０４２が接続する他の電子機器のパネルより大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が同時に視認しやすくなる。

スピーカー１０４６は、筐体１０４１に設けられる。スピーカー１０４６は、音声を出力する。

図２９（Ｄ）に示す電子機器は、筐体１０４１の内部に本発明の一態様である半導体装置を有する。

図２９（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、及びテレビジョン装置の一つ又は複数としての機能を有する。

図２９（Ｅ）は、電気冷凍冷蔵庫の一例である。図２９（Ｅ）に示す電子機器は、筐体１０５１と、冷蔵室用扉１０５２と、冷凍室用扉１０５３と、を備える。

図２９（Ｅ）に示す電子機器は、筐体１０５１の内部に本発明の一態様である半導体装置を有する。上記構成にすることにより、例えば、冷蔵室用扉１０５２及び冷凍室用扉１０５３の開閉に従って、筐体１０５１内の半導体装置に対する電源電圧の供給を制御できる。

図２９（Ｆ）は、エアコンディショナーの一例である。図２９（Ｆ）に示す電子機器は、室内機１０６０及び室外機１０６４により構成される。

室内機１０６０は、筐体１０６１と、送風口１０６２と、を備える。

図２９（Ｆ）に示す電子機器は、筐体１０６１の内部に本発明の一態様である半導体装置を有する。上記構成にすることにより、例えば、リモートコントローラからの信号に従って、筐体１０６１内の半導体装置に対する電源電圧の供給を制御できる。

なお、図２９（Ｆ）では、室内機と室外機で構成されるセパレート型のエアコンディショナーを例示しているが、室内機の機能と室外機の機能とを１つの筐体に有するエアコンディショナーであってもよい。

なお、これに限定されず、電子レンジなどの高周波加熱装置、又は電気炊飯器などにも本発明の一態様である半導体装置を適用できる。

以上が図２９に示す電子機器の例の説明である。

図２９を参照して説明したように、本実施の形態に係る電子機器では、本発明の一態様である半導体装置を用いることにより、消費電力を低くできる。

３０ シフトレジスタ
３１ フリップフロップ
４２ インバータ
５３ インバータ
６１ トランジスタ
６２ トランジスタ
６３ トランジスタ
６４ トランジスタ
６５ トランジスタ
６６ トランジスタ
６７ トランジスタ
６８ トランジスタ
６９ トランジスタ
７０ トランジスタ
７１ トランジスタ
７２ トランジスタ
７３ トランジスタ
７４ トランジスタ
７５ トランジスタ
７６ 容量素子
８１ トランジスタ
８２ トランジスタ
８３ トランジスタ
８４ トランジスタ
８５ トランジスタ
８６ 容量素子
９１ トランジスタ
９２ トランジスタ
９３ トランジスタ
９４ トランジスタ
９５ トランジスタ
９６ 容量素子
１００ 機能回路
１０１ 電源回路
１０２ 電源供給制御スイッチ
１０４ スイッチ
１０５ パルス出力回路
１０６ クロック供給制御スイッチ
１１０ トランジスタ
１２０ 制御トランジスタ
２００ シフトレジスタ
２０１ フリップフロップ
２１１ トランジスタ
２１２ トランジスタ
２２０ 論理回路
２３１ トランジスタ
２３２ トランジスタ
２４０ センサ素子
２４１ 増幅トランジスタ
２４２ 選択トランジスタ
２６０ 発光素子
２６１ 駆動トランジスタ
２６２ 選択トランジスタ
２６３ 保持容量
３１１ａ ダイオード
３１１ｂ ダイオード
３１２ａ 容量素子
３１２ｂ 容量素子
３１３ａ 容量素子
３１３ｂ 容量素子
３２１ａ トランジスタ
３２１ｂ トランジスタ
３２２ａ 容量素子
３２２ｂ 容量素子
３２３ａ トランジスタ
３２３ｂ トランジスタ
３２４ａ トランジスタ
３２４ｂ トランジスタ
３２５ａ トランジスタ
３２５ｂ トランジスタ
３２６ａ 容量素子
３２６ｂ 容量素子
３３１ａ トランジスタ
３３１ｂ トランジスタ
３３２ａ トランジスタ
３３２ｂ トランジスタ
３３３ａ トランジスタ
３３３ｂ トランジスタ
３３４ａ トランジスタ
３３４ｂ トランジスタ
３３５ａ 容量素子
３３５ｂ 容量素子
３３６ａ 容量素子
３３６ｂ 容量素子
３４１ａ トランジスタ
３４１ｂ トランジスタ
３４２ａ ダイオード
３４２ｂ ダイオード
３４３ａ 誘導素子
３４３ｂ 誘導素子
３４４ａ 容量素子
３４４ｂ 容量素子
３６１ トランジスタ
３６２ 容量素子
３６３ トランジスタ
３６４ トランジスタ
３６５ トランジスタ
３６６ トランジスタ
３６７ トランジスタ
３６８ トランジスタ
３６９ 容量素子
３７０ 容量素子
４００ メモリセル
４１１ トランジスタ
４１２ トランジスタ
４１３ 容量素子
６０１ 演算処理部
６０２ 電源部
６１１ 回路
６１２ 回路
６１４ デコード部
６１５ レジスタ
６１６ 演算制御部
６１７ レジスタ
６１８ ステート生成部
６１９ レジスタ
６２０ レジスタセット
６２１ レジスタ
６２２ 演算部
６２３ ＡＬＵ
６２４ アドレスバッファ
６２５ レジスタ
６２６ 電源回路
６２７ 電源供給制御スイッチ
６３１ トランジスタ
６３２ 容量素子
６３３ トランジスタ
６３４ トランジスタ
６３５ トランジスタ
６３６ インバータ
６３７ 容量素子
６５１ フリップフロップ
６５２ 不揮発性記憶回路
６５３ セレクタ
８０１ トランジスタ
８０２ トランジスタ
８０３ 端子部
８１１ａ 導電層
８１１ｂ 導電層
８１１ｃ 導電層
８１３ 半導体層
８１４ 絶縁層
８１５ａ 導電層
８１５ｂ 導電層
８１５ｃ 導電層
８１６ 絶縁層
８１８ 導電層
８２１ 配線層
８２２ 配線層
８２３ 配線層
８２４ 配線層
８２５ 配線層
８２６ 配線層
８３１ａ 配線層
８３１ｂ 配線層
８３２ａ 配線層
８３２ｂ 配線層
８３３ａ 配線層
８３３ｂ 配線層
８３４ａ 配線層
８３４ｂ 配線層
８３５ａ 配線層
８３５ｂ 配線層
８３６ａ 配線層
８３６ｂ 配線層
８３７ａ 配線層
８３７ｂ 配線層
８３８ａ 配線層
８３８ｂ 配線層
９０１ ソースドライバ
９０２ ゲートドライバ
９０３ 電源回路
９１０ 画素回路
９２１ 電源供給制御スイッチ
９２２ 電源供給制御スイッチ
９５０ 発光素子
９５１ トランジスタ
９５２ トランジスタ
９５３ トランジスタ
９５４ トランジスタ
９５５ トランジスタ
９５６ 容量素子
９５７ 容量
９６０ 基板
９６１ 下地層
９６２ａ 導電層
９６２ｂ 導電層
９６３ 絶縁層
９６４ａ 半導体層
９６４ｂ 半導体層
９６５ａ 導電層
９６５ｂ 導電層
９６５ｃ 導電層
９６５ｄ 導電層
９６６ 絶縁層
９６７ 絶縁層
９６８ａ 導電層
９６８ｂ 導電層
９６９ 絶縁層
９７０ 発光層
９７１ 導電層
９７２ 基板
９７３ 着色層
９７４ 絶縁層
９７５ 絶縁層
９７６ 絶縁層
９８１ 周辺回路部
９８２ 画素部
１０１１ 筐体
１０１２ パネル
１０１３ ボタン
１０１４ スピーカー
１０２１ａ 筐体
１０２１ｂ 筐体
１０２２ａ パネル
１０２２ｂ パネル
１０２３ 軸部
１０２４ ボタン
１０２５ 接続端子
１０２６ 記録媒体挿入部
１０２７ スピーカー
１０３１ 筐体
１０３２ パネル
１０３３ ボタン
１０３４ スピーカー
１０３５ 甲板部
１０４１ 筐体
１０４２ パネル
１０４３ 支持台
１０４４ ボタン
１０４５ 接続端子
１０４６ スピーカー
１０５１ 筐体
１０５２ 冷蔵室用扉
１０５３ 冷凍室用扉
１０６０ 室内機
１０６１ 筐体
１０６２ 送風口
１０６４ 室外機
２０１１ 制御回路
２０１２ ビット線駆動回路
２０１３ ワード線駆動回路
２０１４ 電源回路
２０１５ メモリセルアレイ
２０１６ 電源供給制御スイッチ
２０５１ メモリセル

Claims (18)

1. 第１のトランジスタを有する第１の回路と、
   第２のトランジスタと、
   第１の電位を生成する機能を有する第２の回路と、を有する半導体装置であって、
   前記第１の電位が前記第２のトランジスタを介して前記第１のトランジスタのバックゲートに供給された後に、前記第２のトランジスタをオフ状態にすることにより前記第１のトランジスタのバックゲートを浮遊状態にする機能を有し、
   前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置。
2. 第１のトランジスタを有する第１の回路と、
   第２のトランジスタと、
   負電位である第１の電位を生成する機能を有する第２の回路と、を有する半導体装置であって、
   前記第１の電位が前記第２のトランジスタを介して前記第１のトランジスタのバックゲートに供給された後に、前記第２のトランジスタをオフ状態にすることにより前記第１のトランジスタのバックゲートを浮遊状態にする機能を有し、
   前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置。
3. 第１のトランジスタを有する第１の回路と、
   第２のトランジスタと、
   第１の電位を生成する機能を有する第２の回路と、を有する半導体装置であって、
   前記第１の電位が前記第２のトランジスタを介して前記第１のトランジスタのバックゲートに供給された後に、前記第２のトランジスタをオフ状態にすることにより前記第１のトランジスタのバックゲートを浮遊状態にする機能と、
   前記第２のトランジスタがオフ状態になった後に、前記第２の回路への信号の供給を停止する機能と、を有し、
   前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置。
4. 第１のトランジスタを有する第１の回路と、
   第２のトランジスタと、
   第１の電位を生成する機能を有する第２の回路と、を有する半導体装置であって、
   前記第１の電位が前記第２のトランジスタを介して前記第１のトランジスタのバックゲートに供給された後に、前記第２のトランジスタをオフ状態にすることにより前記第１のトランジスタのバックゲートを浮遊状態にする機能と、
   前記第２のトランジスタがオフ状態になった後に、前記第２の回路への電源電圧の供給を停止する機能と、を有し、
   前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置。
5. 第１のトランジスタを有する第１の回路と、
   第２のトランジスタと、
   第１の電位を生成する機能を有する第２の回路と、を有する半導体装置であって、
   前記第１の電位が前記第２のトランジスタを介して前記第１の回路の配線に供給された後に、前記第２のトランジスタをオフ状態にすることにより前記第１の回路の前記配線を浮遊状態にする機能を有し、
   前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置。
6. 請求項１乃至請求項５のいずれか一項において、
   前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置。
7. 第１のトランジスタを有する第１の回路と、
   第１の電位を生成する機能を有する第２の回路と、を有する半導体装置であって、
   前記第１の電位が前記第１のトランジスタのバックゲートに供給された後に、前記第１のトランジスタのバックゲートを浮遊状態にする機能を有し、
   前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置。
8. 第１のトランジスタを有する第１の回路と、
   第２のトランジスタと、
   第３のトランジスタと、
   第１の電位を生成する機能を有する第２の回路と、
   第２の電位を生成する機能を有する第３の回路と、を有する半導体装置であって、
   前記第１の電位が前記第２のトランジスタを介して前記第１のトランジスタのバックゲートに供給された後に、前記第２のトランジスタをオフ状態にすることにより前記第１のトランジスタのバックゲートを浮遊状態にする機能と、
   前記第２の電位が前記第３のトランジスタを介して前記第１のトランジスタのバックゲートに供給された後に、前記第３のトランジスタをオフ状態にすることにより前記第１のトランジスタのバックゲートを浮遊状態にする機能と、を有し、
   前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置。
9. 第１のトランジスタを有する第１の回路と、
   第２のトランジスタと、
   第３のトランジスタと、
   負電位である第１の電位を生成する機能を有する第２の回路と、
   正電位である第２の電位を生成する機能を有する第３の回路と、を有する半導体装置であって、
   前記第１の電位が前記第２のトランジスタを介して前記第１のトランジスタのバックゲートに供給された後に、前記第２のトランジスタをオフ状態にすることにより前記第１のトランジスタのバックゲートを浮遊状態にする機能と、
   前記第２の電位が前記第３のトランジスタを介して前記第１のトランジスタのバックゲートに供給された後に、前記第３のトランジスタをオフ状態にすることにより前記第１のトランジスタのバックゲートを浮遊状態にする機能と、を有し、
   前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置。
10. 第１のトランジスタを有する第１の回路と、
    第２のトランジスタと、
    第３のトランジスタと、
    第１の電位を生成する機能を有する第２の回路と、
    第２の電位を生成する機能を有する第３の回路と、を有する半導体装置であって、
    前記第１の電位が前記第２のトランジスタを介して前記第１のトランジスタのバックゲートに供給された後に、前記第２のトランジスタをオフ状態にすることにより前記第１のトランジスタのバックゲートを浮遊状態にする機能と、
    前記第２の電位が前記第３のトランジスタを介して前記第１のトランジスタのバックゲートに供給された後に、前記第３のトランジスタをオフ状態にすることにより前記第１のトランジスタのバックゲートを浮遊状態にする機能と、
    前記第２のトランジスタがオフ状態になった後に、前記第２の回路への信号の供給を停止する機能と、
    前記第３のトランジスタがオフ状態になった後に、前記第３の回路への信号の供給を停止する機能と、を有し、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置。
11. 第１のトランジスタを有する第１の回路と、
    第２のトランジスタと、
    第３のトランジスタと、
    第１の電位を生成する機能を有する第２の回路と、
    第２の電位を生成する機能を有する第３の回路と、を有する半導体装置であって、
    前記第１の電位が前記第２のトランジスタを介して前記第１のトランジスタのバックゲートに供給された後に、前記第２のトランジスタをオフ状態にすることにより前記第１のトランジスタのバックゲートを浮遊状態にする機能と、
    前記第２の電位が前記第３のトランジスタを介して前記第１のトランジスタのバックゲートに供給された後に、前記第３のトランジスタをオフ状態にすることにより前記第１のトランジスタのバックゲートを浮遊状態にする機能と、
    前記第２のトランジスタがオフ状態になった後に、前記第２の回路への電源電圧の供給を停止する機能と、
    前記第３のトランジスタがオフ状態になった後に、前記第３の回路への前記電源電圧の供給を停止する機能と、を有し、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置。
12. 第１のトランジスタを有する第１の回路と、
    第２のトランジスタと、
    第３のトランジスタと、
    第１の電位を生成する機能を有する第２の回路と、
    第２の電位を生成する機能を有する第３の回路と、を有する半導体装置であって、
    前記第１の電位が前記第２のトランジスタを介して前記第１の回路の配線に供給された後に、前記第２のトランジスタをオフ状態にすることにより前記第１の回路の前記配線を浮遊状態にする機能と、
    前記第２の電位が前記第３のトランジスタを介して前記第１の回路の前記配線に供給された後に、前記第３のトランジスタをオフ状態にすることにより前記第１の回路の前記配線を浮遊状態にする機能と、を有し、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置。
13. 請求項８乃至請求項１２のいずれか一項において、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
    前記第３のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置。
14. 第１のトランジスタを有する第１の回路と、
    第１の電位を生成する機能を有する第２の回路と、
    第２の電位を生成する機能を有する第３の回路と、を有する半導体装置であって、
    前記第１の電位が前記第１のトランジスタのバックゲートに供給された後に、前記第１のトランジスタのバックゲートを浮遊状態にする機能と、
    前記第２の電位が前記第１のトランジスタのバックゲートに供給された後に、前記第１のトランジスタのバックゲートを浮遊状態にする機能と、を有し、
    前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有する半導体装置。
15. 請求項１乃至請求項１４のいずれか一項において、
    前記第１のトランジスタのバックゲートに前記第１の電位が供給されると、前記第１のトランジスタのオフ電流が減少する半導体装置。
16. 請求項８乃至請求項１４のいずれか一項において、
    前記第１のトランジスタのバックゲートに前記第１の電位が供給されると、前記第１のトランジスタのオフ電流が減少し、
    前記第１のトランジスタのバックゲートに前記第２の電位が供給されると、前記第１のトランジスタのオン電流が増加する半導体装置。
17. 請求項１乃至請求項１６のいずれか一項において、
    前記第１のトランジスタのバックゲートは、第１の絶縁層と第２の絶縁層との間の領域を有し、
    前記第１の絶縁層は、前記第１のトランジスタのバックゲートと前記第１のトランジスタのチャネル形成領域との間の領域を有する半導体装置。
18. 請求項１乃至請求項１７のいずれか一項において、
    前記第１の回路は、メモリセルである半導体装置。

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