JP2006165808A - 差動増幅回路 - Google Patents

Abstract

【課題】 低電圧動作が可能である差動増幅回路を提供すること。
【解決手段】 そのソースＳＯ１に第１の電源電圧ＶＤＤが供給され、そのゲートＧＡ１に第１の信号Ｓ１が入力され、そのドレインＤＲ１が出力ノードＮＤ１に接続され、ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）構造で形成された第１導電型の第１のトランジスタＴＲ１と、そのソースＳＯ２に第２の電源電圧ＶＳＳが供給され、そのゲートＧＡ２に第１の信号Ｓ１とは位相が異なる第２の信号Ｓ２が入力され、そのドレインＤＲ２が出力ノードＮＤ１に接続され、ＳＯＩ構造で形成された第２導電型の第２のトランジスタＴＲ２と、を含み、第１、第２のトランジスタＴＲ１、ＴＲ２の下層に形成されたＢＯＸ（Ｂｕｒｉｅｄ−ＯＸｉｄｅ−ｌａｙｅｒ）層ＢＯＸの下層の基板ＳＵＢに対して負又は正の基板電圧が印加されることで、出力ノードＮＤ１に第１、第２の信号Ｓ１、Ｓ２の差動増幅信号を出力する。
【選択図】 図４

Description

本発明は、差動増幅回路に関する。

近年、ＬＳＩ製造プロセスの微細化、システムのワンチップ化に伴い、低電圧動作が可能な回路の需要が高まってきている。これに対し、デジタル回路については低電圧動作が可能な回路が多々報告されているが、アナログ回路の低電圧動作はデジタル回路に比べて困難であるため、アナログ回路に関してはその報告が少ない。

例えば、差動増幅回路を考えた場合、カレントミラー部、差動増幅用トランジスタ及び能動負荷で構成された三段縦積み構造の差動増幅回路が知られている。ところが、この回路はある程度の電源電圧を必要とし、低電圧動作には適さない。

そこで、低電圧動作を実現する差動増幅回路に、二段縦積み構造である差動増幅回路が開示されている。この回路は、三段縦積み構造の差動増幅回路に比べて低電圧動作が可能である。一方、三段縦積み構造の差動増幅回路では、能動負荷をなすトランジスタのゲート電圧を調整し、バイアスを制御することができるが、開示された二段縦積み構造の差動増幅回路ではバイアスの設計がなされていない。即ち、二段縦積み構造の差動増幅回路では入力信号の基準電圧を考慮する必要がある。
内田正隆、石川洋平、深井澄夫（佐賀大学）の「縦積み２段構成による増幅器の検討」（平成１５年１１月１４日、電気学会研究会）

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低電圧動作が可能である差動増幅回路を提供することにある。

本発明は、そのソースに第１の電源電圧が供給され、そのゲートに第１の信号が入力され、そのドレインが出力ノードに接続され、ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）構造で形成された第１導電型の第１のトランジスタと、そのソースに第２の電源電圧が供給され、そのゲートに前記第１の信号とは位相が異なる第２の信号が入力され、そのドレインが前記出力ノードに接続され、ＳＯＩ構造で形成された第２導電型の第２のトランジスタと、を含み、前記第１、第２のトランジスタの下層に形成されたＢＯＸ層（Ｂｕｒｉｅｄ−ＯＸｉｄｅ−ｌａｙｅｒ）の下層の基板に対して負又は正の基板電圧が印加されることで、前記出力ノードに前記第１、第２の信号の差動増幅信号を出力する差動増幅回路に関する。

これにより、差動増幅回路の低電圧動作が可能となるので、差動増幅回路は、例えば携帯電子機器等に適し、差動増幅回路の応用範囲が広がる。また、基板には基板電圧が供給されるので、様々な種類の第１、第２の信号に対応することができる。

また、本発明は、前記第１のトランジスタには、第１の基準電圧を中心電圧として第１の振幅電圧で振幅する信号が前記第１の信号として入力され、前記第２のトランジスタには、第２の基準電圧を中心電圧として第２の振幅電圧で振幅する信号が前記第２の信号として入力されてもよい。

これにより、各基準電圧ＶＲＥＦ１、ＶＲＥＦ２を中心電圧として振幅する入力信号に基づいて差動増幅信号を出力することができる。

また、本発明では、前記第１の基準電圧と前記第２の基準電圧は同じ電圧レベルに設定されてもよい。

これにより、第１、第２の入力信号を生成するために必要な電源回路を単純化することができる。

また、本発明では、前記第１の基準電圧と前記第２の基準電圧は同じ電圧レベルに設定され、且つ、前記基板電圧は、負の電圧に設定されても良い。

また、本発明は、前記基板電圧が供給される基板電圧供給線を、前記ＢＯＸ層を貫通して前記基板と接続するためのコンタクトを含むようにしてもよい。

これにより、基板に対して基板電圧を供給することができる。また、例えば第１のトランジスタに供給される第１の電源電圧と同種の電源によって発生された基板電圧を基板に供給することができる。即ち、基板電圧の生成において、外部の電源を用いた場合には基板電圧はノイズの影響を受けるが、コンタクトを設けることにより第１、第２のトランジスタ等に供給される電圧を発生する電源と同種の電源を基板電圧の生成に用いることができるので、ノイズの影響をあまり受けない安定した基板電圧を基板に供給することができる。

また、本発明では、前記基板電圧供給線は前記第１、第２のトランジスタのボディ領域が形成されている半導体層の上層の配線層に形成され、前記コンタクトを介して前記ＢＯＸ層の下層の前記基板と接続されるようにしてもよい。

また、本発明は、前記基板電圧の印加のイネーブル／ディセーブルが制御されることで、前記出力ノードからの前記差動増幅信号の出力がオン／オフ制御されるようにしてもよい。

これにより、差動増幅信号の出力のオン／オフ制御を簡単な回路で行うことができる。また、基板電圧の供給を制御して差動増幅信号の出力のオン／オフ制御を行う場合では、差動増幅信号の出力のオン／オフの反応が、第１、第２の入力信号を制御する方法に比べて早い。

また、本発明では、前記第１、第２のトランジスタは、完全空乏層型のＳＯＩ構造で形成されてもよい。

これにより、部分空乏層型のＳＯＩ構造に比べて、第１、第２のトランジスタのボディはすべて空乏層領域となるため、あまり電荷が蓄積されず、差動増幅回路は、安定した増幅動作が可能である。

また、本発明は、前記第１及び第２の信号を生成し、前記第１のトランジスタのゲートに前記第１の信号を出力し、前記第２のトランジスタのゲートに前記第２の信号を出力する信号生成回路と、負又は正の前記基板電圧を発生し、前記基板電圧を前記基板に供給する基板電圧発生回路と、をさらに含むようにしてもよい。

また、本発明では、前記基板電圧発生回路は、電圧供給イネーブル信号を受け、前記電圧供給イネーブル信号がアクティブである場合には前記基板電圧を前記基板に供給し、前記電圧供給イネーブル信号がノンアクティブである場合には、前記基板に対する前記基板電圧の供給を停止することで、前記出力ノードからの前記差動増幅信号の出力のオン／オフ制御を行うようにしてもよい。

以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。なお、以下の図において同符号のものは同様の意味を表す。

１．差動増幅回路
図１は、本実施形態に係る差動増幅回路１０の一部を示す回路図である。差動増幅回路１０は、Ｐ型（広義には第１導電型）のトランジスタＴＲ１（広義には第１のトランジスタ）と、Ｎ型（広義には第２導電型）のトランジスタＴＲ２（広義には第２のトランジスタ）を含む。トランジスタＴＲ１のソースには電圧ＶＤＤ（広義には第１の電源電圧）が供給され、トランジスタＴＲ１のドレインは差動増幅回路１０の出力ノードＮＤ１に接続される。また、トランジスタＴＲ２のソースには電圧ＶＳＳ（広義には第２の電源電圧）が供給され、トランジスタＴＲ２のドレインは出力ノードＮＤ１に接続される。なお、電圧ＶＤＤは電圧ＶＳＳよりも高電圧であり、例えば、電圧ＶＤＤは０．５Ｖに、電圧ＶＳＳは０Ｖにそれぞれ設定されても良い。

差動増幅回路１０の入力ＰＩＮは、トランジスタＴＲ１のゲートに接続され、入力信号Ｓ１（広義には第１の信号）が入力される。また、差動増幅回路１０の入力ＮＩＮは、トランジスタＴＲ２のゲートに接続され、入力信号Ｓ１とは位相が異なる入力信号Ｓ２（広義には第２の信号）が入力される。差動増幅回路１０は、入力信号Ｓ１、Ｓ２を差動増幅し、出力ＶＯＵＴから差動増幅信号ＤＡＳ１を出力する。

図２（Ａ）は、本実施形態に係る差動増幅回路１０のトランジスタＴＲ１の概略断面図である。トランジスタＴＲ１、ＴＲ２は、基板ＳＵＢ、埋め込み酸化膜ＢＯＸ、ボディ１４、ソースＳＯ１、ドレインＤＲ１、絶縁膜１２、ゲート電極ＧＡ１を含むＳＯＩ構造で形成されている。ゲート電極ＧＡ１には入力信号Ｓ１が入力される。基板ＳＵＢには基板電圧ＶＢＧが印加される。

図２（Ｂ）は、ＳＯＩ構造の差動増幅回路に基板電圧ＶＢＧを印加する場合の回路図である。なお、図１は回路の構成を説明するために基板電圧ＶＢＧについては省略されている。図２（Ｂ）に示されるように、各トランジスタＴＲ１１、ＴＲ２１は基板電圧ＶＢＧが印加されている。基板電圧ＶＢＧが印加されると、図２（Ａ）のボディ１４には基板電圧ＶＢＧに応じたバイアスがかかり、トランジスタＴＲ１１、ＴＲ２１の閾値が変化する。一般に、ＳＯＩ構造のトランジスタでは、そのボディが正バイアスされると閾値が低下する。

図３は、図２（Ｂ）の基板電圧ＶＢＧによる閾値変化を示す図である。図３には、図２（Ｂ）の入力ＮＩＮの電圧は所定の値に固定された場合の、入力ＰＩＮに入力される電圧と出力ＶＯＵＴから出力される電圧の関係が、基板電圧ＶＢＧ＝−１．６Ｖ、０Ｖ、１Ｖのそれぞれの場合について示されている。図３の曲線Ａ１は基板電圧ＶＢＧが電圧１Ｖに設定されている場合を示し、曲線Ａ２は基板電圧ＶＢＧが電圧０Ｖに設定されている場合を示し、曲線Ａ３は基板電圧ＶＢＧが電圧−１．６Ｖに設定されている場合を示す。

各曲線Ａ１〜Ａ３を比較すると、出力ＶＯＵＴが例えば電圧０．２５Ｖになる時の入力ＰＩＮの電圧は、曲線Ａ１においては符号Ａ１−１で示されるように約０．１６Ｖであり、曲線Ａ２においては符号Ａ２−１で示されるように約０．２６Ｖであり、曲線Ａ３においては符号Ａ３−１に示されるように約０．３７Ｖである。なお、符号Ａ１−１、Ａ２−１、Ａ３−１で示される点は、トランジスタのバイアス点と見なすことができ、バイアス点が図３に示されるように基板電圧ＶＢＧによって変化しているのは、トランジスタの閾値の変化に起因する。

例えば、曲線Ａ３では、基板電圧ＶＢＧが電圧−１．６Ｖに設定されているので、トランジスタＴＲ１、ＴＲ２のボディ１２が負バイアスされ、トランジスタＴＲ１、ＴＲ２の閾値が基板電圧ＶＢＧが電圧０Ｖである場合に比べて、上昇する。これに伴いバイアス点も変化し、曲線Ａ３は曲線Ａ２に比べて正の方向にシフトした曲線となる。同様にして、曲線Ａ１では、基板電圧ＶＢＧが電圧１Ｖに設定されているので、トランジスタＴＲ１、ＴＲ２の閾値が低下する。よって、曲線Ａ１は、曲線Ａ２に比べて負の方向にシフトした曲線となる。

このように、基板電圧ＶＢＧを所与の値に設定することで、トランジスタＴＲ１１、ＴＲ２１のバイアス点を調整することができる。なお、図３に示される各曲線Ａ１〜Ａ３は、バイアス点の変化を説明するためにトランジスタＴＲ１１、ＴＲ２１について求めたシミュレーション結果であり、トランジスタＴＲ１、ＴＲ２とは特性が異なるが、トランジスタＴＲ１、ＴＲ２についても基板電圧ＶＢＧの印加によってバイアス点が変化することが言える。

図４は、本実施形態に係る差動増幅回路１０を示す回路図である。基板電圧ＶＢＧは例えば電圧−１．６Ｖ（広義には負の電圧）に設定されている。入力ＰＩＮには、振幅電圧ＡＭ１（広義には第１の振幅電圧）、基準電圧ＶＲＥＦ１（広義には第１の基準電圧）の入力信号Ｓ１が入力される。また、入力ＮＩＮには、振幅電圧ＡＭ２（広義には第２の振幅電圧）、基準電圧ＶＲＥＦ２（広義には第２の基準電圧）の入力信号Ｓ２が入力される。振幅電圧ＡＭ１、ＡＭ２は例えば電圧０．０５Ｖであり、基準電圧ＶＲＥＦ１及びＶＲＥＦ２は例えば電圧０．２５Ｖであり、入力信号Ｓ２は例えば入力信号Ｓ１と位相が逆であるが、これに限定されない。また、電圧ＶＤＤは例えば電圧０．５Ｖに設定され、電圧ＶＳＳは例えば電圧０Ｖに設定されている。

上述のように電圧設定された差動増幅回路１０の出力ＶＯＵＴから出力される差動増幅信号ＤＡＳ１の波形図を図５に示す。図５によると、基準電圧ＶＲＥＦ１及びＶＲＥＦ２が同じ値であることがわかる。また、差動増幅信号ＤＡＳ１は、基準電圧ＶＲＥＦ１（又はＶＲＥＦ２）を中心の電圧として振幅し、その振幅電圧は約１Ｖであることがわかる。さらに、入力信号Ｓ１と差動増幅信号ＤＡＳ１は同位相の波形であることがわかる。例えば、図４の回路がＰチャンネルアンプのソース接地回路と見た場合、入力信号Ｓ１と差動増幅信号ＤＡＳ１は逆位相の関係になる。即ち、出力ＶＯＵＴから出力される差動増幅信号ＤＡＳ１は入力信号Ｓ１、Ｓ２に対して差動増幅された信号であることがわかる。

このように、差動増幅回路１０は、例えば電源電圧が１Ｖ以下の低電圧で動作が可能であり、小信号の入力に対して差動増幅が可能である。さらに、基板電圧ＶＢＧを設定することで、位相の異なる２つの入力信号Ｓ１、Ｓ２のそれぞれの基準電圧を同じ電圧レベルに設定できるので、周辺回路の回路構成を単純化することができる。

一方、差動増幅回路１０に対して基板電圧ＶＢＧを電圧０Ｖに設定した場合の出力ＶＯＵＴの波形を図６に示す。図６から、出力ＶＯＵＴは約０．１Ｖ付近を振動し、入力信号Ｓ１、Ｓ２に対して差動増幅されていないことがわかる。これは、各トランジスタＴＲ１、ＴＲ２のうち、少なくとも一方のトランジスタのバイアス点が、入力信号Ｓ１、Ｓ２が振動する範囲である０．２Ｖから０．３Ｖの範囲に設定されていないからである。即ち、基板電圧ＶＢＧを０Ｖにする場合（基板電圧ＶＢＧを印加しない場合）には、入力信号Ｓ１、Ｓ２の基準電圧を考慮する必要が生じる。

図７は、本実施形態に係るトランジスタＴＲ１、ＴＲ２の概略断面図である。

各トランジスタＴＲ１、ＴＲ２は、基板ＳＵＢの上層に形成された埋め込み酸化膜ＢＯＸの上層に形成されている。各トランジスタＴＲ１、ＴＲ２のゲート電極ＧＡ１、ＧＡ２はボディ１４、１６が形成されているシリコン層（広義には半導体層）の上層に形成され、各ゲート電極ＧＡ１、ＧＡ２とシリコン層の間にはゲート絶縁膜１２が形成されている。

トランジスタＴＲ１のゲート電極ＧＡ１は入力ＰＩＮに接続され、トランジスタＴＲ２のゲート電極ＧＡ２は入力ＮＩＮに接続される。トランジスタＴＲ１のドレインＤＲ１とトランジスタＴＲ２のドレインＤＲ２はノードＮＤ１を介して出力ＶＯＵＴと接続される。トランジスタＴＲ１のソースＳＯ１には電圧ＶＤＤが供給され、トランジスタＴＲ２のソースＳＯ２には電圧ＶＳＳが供給される。

符号Ｂ１は、ボディ１４、１６を形成するシリコン層の膜厚を示し、一般にこの膜厚が９０ｎｍ以下であるものを完全空乏層型（Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ）と呼び、膜厚が９０ｎｍを以上のものを部分空乏層型（Ｐａｒｔｉａｌｌｙ−Ｄｅｐｌｅｔｅｄ）と呼ぶ。部分空乏層型形成されたトランジスタでは、そのボディ領域とソース領域の電位障壁が完全空乏層型に比べて高いため、ボディ領域に電荷が蓄積されやすい。ボディ領域に電荷が蓄積されることでボディにバイアス電圧がかかった状態になり、トランジスタの閾値が変化する。これはキンク現象の原因となり、差動増幅回路には適さない。一方、完全空乏層型ではこのキンク現象が原理的に起きないため、差動増幅回路に適する。そこで本実施形態の差動増幅回路１０は符号Ｂ１で示される膜厚が例えば７０ｎｍで形成され、完全空乏層型のＳＯＩ構造で形成されるが、これに限定されない。例えば差動増幅回路１０が、部分空乏層型で形成された場合には、ボディ１４、１６と電気的に接続する配線を設けて各トランジスタＴＲ１、ＴＲ２のボディ１４、１６の電位を調整すればよい。

図８は、差動増幅回路１０の基板ＳＵＢと基板電圧供給線ＢＧＬを接続するコンタクトを示す概略断面図である。符号ＢＧＬは基板電圧ＶＢＧが供給される基板電圧供給線を示し、符号ＣＮＴは基板電圧供給線ＢＧＬと基板ＳＵＢとを電気的に接続するコンタクトを示す。基板電圧供給線ＢＧＬは例えばアルミニウムＡＬやタングステンＷ等の金属で形成された配線であるが、これに限定されない。基板電圧供給線ＢＧＬは導電性を有する物質で形成されていればよい。また、基板電圧供給線ＢＧＬはトランジスタＴＲ１、ＴＲ２のボディ１４、１６が形成されるシリコン層の上層の配線として形成されている。

コンタクトＣＮＴは、例えばドライエッチング等で差動増幅回路１０の絶縁部分にホールをあけ、ホールにアルミニウムＡＬ等の金属をデポジットすることで形成される。なお、コンタクトＣＮＴと基板電圧供給線ＢＧＬは電気的に接続されている。コンタクトＣＮＴの金属と基板ＳＵＢとを電気的に導通させるために、例えば熱処理等を用いてアルミニウムＡＬ、タングステンＷ等を基板ＳＵＢの符号Ｃ１で示される部分に拡散させる。これにより、基板電圧供給線ＢＧＬに供給される基板電圧ＶＢＧはコンタクトＣＮＴを介して基板ＳＵＢに供給される。コンタクトＣＮＴを用いることで、トランジスタＴＲ１、ＴＲ２等に供給される電圧ＶＤＤを生成する電源と同系統の電源によって生成された基板電圧ＶＢＧを基板ＳＵＢに供給することができる。これにより、外部電源によって基板電圧ＶＢＧが生成される場合に比べて、ノイズの影響が少ない基板電圧ＶＢＧを基板ＳＵＢに供給することができる。

なお、本実施形態では、図８に示されるようにコンタクトＣＮＴを介して基板ＳＵＢに基板電圧ＶＢＧが供給されているが、これに限定されない。例えば、基板ＳＵＢの裏側（即ち、埋め込み酸化膜ＢＯＸが形成されていない側）に直接基板電圧ＶＢＧが印加されてもよい。

２．効果
本実施形態によれば、基板ＳＵＢに基板電圧ＶＢＧが供給されるので、入力信号Ｓ１、Ｓ２のそれぞれの基準電圧ＶＲＥＦ１、ＶＲＥＦ２を同じ電圧レベルに設定できる。例えば、基準電圧ＶＲＥＦ１、ＶＲＥＦ２がそれぞれ異なる電圧レベルである場合には、複数の電圧を発生させる必要があるため、入力信号Ｓ１、Ｓ２を生成するために必要な電源回路が複雑になる。即ち、本実施形態に係る差動増幅回路１０は、入力信号Ｓ１、Ｓ２を生成するために必要な電源回路を単純化することができる。

また、各トランジスタＴＲ１、ＴＲ２のチャネル濃度を調整することで各トランジスタＴＲ１、ＴＲ２の閾値を調整することができるので、基準電圧ＶＲＥＦ１、ＶＲＥＦ２と基板電圧ＶＢＧが同じ電圧レベルになるように設計することも可能である。この場合には、要求される電圧レベルの種類がより少なくなるため、差動増幅回路１０に必要な電源回路をさらに単純化することができる。

また、基板電圧ＶＢＧを、差動増幅回路１０の出力ＶＯＵＴから差動増幅信号ＤＡＳ１が出力されない場合の基板電圧ＶＢＧ（例えば電圧０Ｖ）と、出力ＶＯＵＴから差動増幅信号ＤＡＳ１が出力される場合の基板電圧ＶＢＧ（例えば電圧−１．６Ｖ）を切り替えることで、差動増幅回路１０の差動増幅信号ＤＡＳ１の出力をオン／オフ制御することができる。これにより、入力信号Ｓ１、Ｓ２をオン／オフ制御しなくても、差動増幅信号ＤＡＳ１の出力のオン／オフ制御が可能となり、その制御が簡単に行える。

また、基板電圧ＶＢＧを切り替えることで差動増幅信号ＤＡＳ１の出力のオン／オフ制御を行う場合は、入力信号Ｓ１、Ｓ２をオン／オフ制御する場合に比べて、出力ＶＯＵＴに対して差動増幅信号ＤＡＳ１の出力のオン／オフ制御が素早く反映される。これにより、差動増幅回路１０の差動増幅信号ＤＡＳ１の出力のオン／オフ制御を高速に行うことができる。なお、差動増幅信号ＤＡＳ１が出力されない場合とは、差動増幅回路１０の出力ＶＯＵＴから出力される信号が差動増幅されていない信号である場合を含む。基板電圧ＶＢＧを切り替えることで差動増幅信号ＤＡＳ１の出力のオン／オフ制御を行う差動増幅回路１００を、本実施形態に係る変形例として図９に示す。

図９は、差動増幅回路１０の変形例である差動増幅回路１００を示す図である。差動増幅回路１００は、差動増幅回路１０と同様の回路と、入力信号Ｓ１、Ｓ２を生成する信号生成回路２０と、基板電圧ＶＢＧを発生する基板電圧発生回路３０をさらに含むが、これに限定されない。差動増幅回路１００は、信号生成回路２０が省略されても良い。

基板電圧発生回路３０は、電圧供給イネーブル信号ＥＮを受けて、基板ＳＵＢに対する基板電圧ＶＢＧの供給を制御する。具体的には、電圧供給イネーブル信号ＥＮがアクティブに設定されている場合には、差動増幅回路１０が差動増幅信号ＤＡＳ１を出力するように設定された基板電圧ＶＢＧ（例えば電圧−１．６Ｖ）を基板ＳＵＢに出力する。

一方、電圧供給イネーブル信号ＥＮがノンアクティブに設定されている場合には、差動増幅回路１０が差動増幅信号ＤＡＳ１を出力しない基板電圧ＶＢＧ（例えば電圧０Ｖ）を基板ＳＵＢに出力する。なお、基板電圧発生回路３０は、基板電圧ＶＢＧを例えば基板電圧供給線ＢＧＬを介して基板ＳＵＢに供給するがこれに限定されない。基板電圧発生回路３０は、例えば基板ＳＵＢに直接基板電圧ＶＢＧを供給するようにしても良い。

電圧供給イネーブル信号ＥＮを制御することで、差動増幅回路１００の出力ＶＯＵＴから出力される差動増幅信号ＤＡＳ１のオン／オフ制御が可能となる。また、前述のように基板電圧発生ＶＢＧの切り替わりは出力ＶＯＵＴに対して素早く影響を及ぼすため、電圧供給イネーブル信号ＥＮに基づいて高速に差動増幅信号ＤＡＳ１のオン／オフ制御が行われる。これにより、低電圧動作が可能であり、差動増幅信号ＤＡＳ１の出力のオン／オフ制御を高速に行うことができる差動増幅回路１００を提供することができる。

図１０は、基板電圧ＶＢＧが供給されない場合の比較例を示す図である。トランジスタＴＲ１のゲートには入力信号Ｓ１１が入力され、トランジスタＴＲ２のゲートには入力信号Ｓ２１が入力される。入力信号Ｓ１１及びＳ２１は、振幅電圧ＡＭ３が電圧０．１Ｖに設定されている。また、入力信号Ｓ１１の基準電圧ＶＲＥＦ１１は電圧０．１８Ｖに設定され、入力信号Ｓ２１の基準電圧ＶＲＥＦ２１は電圧０．２５Ｖに設定されている。即ち、基準電圧ＶＲＥＦ１１、ＶＲＥＦ２１は互いに異なる電圧レベルである。このように基準電圧が設定されることで、比較例（即ち、基板電圧ＶＢＧが供給されない差動増幅回路１０）では出力ＶＯＵＴから差動増幅信号ＤＡＳ１１が出力される。

図１１は、入力ＮＩＮに入力される電圧レベルを固定したときの入力ＰＩＮに入力される電圧レベルと出力ＶＯＵＴの電圧レベルの関係を示す図である。図１１の各曲線Ｄ１〜Ｄ３は、入力ＮＩＮに入力される電圧レベルが所与の電圧レベルに固定された状態で、入力ＰＩＮに入力される電圧レベルが電圧０Ｖ〜電圧５Ｖまで変化された場合の出力ＶＯＵＴの電圧レベルの変化を示す。具体的には、曲線Ｄ１は、入力ＮＩＮに入力される電圧レベルが電圧０．１５Ｖに固定された状態での出力ＶＯＵＴの電圧レベルの変化を示し、曲線Ｄ２は、入力ＮＩＮに入力される電圧レベルが電圧０．２５Ｖに固定された状態での出力ＶＯＵＴの電圧レベルの変化を示し、曲線Ｄ３は入力ＮＩＮに入力される電圧レベルが電圧０．３５Ｖに固定された状態での出力ＶＯＵＴの電圧レベルの変化を示す。

入力信号Ｓ２１の基準電圧ＶＲＥＦ２１を電圧０．２５Ｖに設定した場合、図１１によると、曲線Ｄ２上の符号Ｄ２−１で示される点はトランジスタＴＲ１のバイアス点となる。即ち、この場合には入力信号Ｓ１１の基準電圧ＶＲＥＦ１１を、バイアス点Ｄ２−１における入力ＰＩＮに入力される電圧レベルである電圧０．１８Ｖに設定すれば出力ＶＯＵＴから差動増幅信号ＤＡＳ１が出力される。この場合、入力信号Ｓ２１は電圧０．０８Ｖ〜電圧０．２８Ｖの範囲で振幅するため、出力ＶＯＵＴから出力される差動増幅信号ＤＡＳ１は、曲線Ｄ１上の点Ｄ１−１における出力ＶＯＵＴの電圧レベルである電圧０．４５Ｖから、曲線Ｄ３上の点Ｄ３−１における出力ＶＯＵＴの電圧レベルである電圧０．０８Ｖの範囲で振幅する。

なお、出力ＶＯＵＴから出力される差動増幅信号ＤＡＳ１１の電圧レベル、入力ＰＩＮに入力される入力信号Ｓ１１の電圧レベル及び入力ＮＩＮに入力される入力信号Ｓ２１の電圧レベルを示す波形図を図１２に示す。図１２から、出力ＶＯＵＴから出力される差動増幅信号ＤＡＳ１１は電圧０．４５Ｖから電圧０．０８Ｖの範囲で振幅していることがわかる。

仮に、入力信号Ｓ１１の基準電圧ＶＲＥＦ１１を入力信号Ｓ２１の基準電圧ＶＲＥＦ２１と同じ電圧レベルである電圧０．２５Ｖに設定した場合、図１１の符号Ｄ４で示される範囲で入力信号Ｓ１１が振幅するため、差動増幅信号ＤＡＳ１１が出力されない。具体的には符号Ｄ４−１で示される点における出力ＶＯＵＴの電圧レベルから、符号Ｄ４−２に示される点における出力ＶＯＵＴの電圧レベルの範囲で振幅する。

即ち、比較例では入力信号Ｓ１１、Ｓ２１の基準電圧ＶＲＥＦ１１、ＶＲＥＦ２１を同じ電圧レベルに設定することができないため、入力信号Ｓ１１、Ｓ２１を生成するために必要な電源回路を単純化することができない。また、差動増幅信号ＤＡＳ１１の出力のオン／オフ制御を行うためには、入力信号Ｓ１１、Ｓ２１の供給を制御する必要がある。この制御を行うために入力信号Ｓ１１、Ｓ２１を制御する回路が複雑になってしまう。また、入力信号Ｓ１１、Ｓ２１の供給を制御して差動増幅信号ＤＡＳ１１の出力のオン／オフ制御する場合、差動増幅信号ＤＡＳ１１の出力のオン／オフに遅延が生じる。

前述されたように、本実施形態に係る差動増幅回路１０、１００は、上記の比較例の課題を全て解決することができる。

上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。

本実施形態に係る差動増幅回路の一部を示す回路図。 図２（Ａ）は、本実施形態に係る差動増幅回路のトランジスタの概略断面図であり、図２（Ｂ）は、本実施形態に係る差動増幅回路に基板電圧を印加する場合の回路図。 図２（Ｂ）の基板電圧による閾値変化を示す図。 本実施形態に係る差動増幅回路を示す回路図。 差動増幅回路から出力される差動増幅信号の波形図。 本実施形態に係る差動増幅回路に対して基板電圧を電圧０Ｖに設定した場合の出力の波形図。 本実施形態に係るトランジスタの概略断面図。 差動増幅回路の基板と基板電圧供給線を接続するコンタクトを示す概略断面図。 本実施形態に係る変形例である差動増幅回路を示す図。 本実施形態に係る比較例を示す図。 第２のトランジスタのゲートに入力される電圧レベルを固定したときの、第１のトランジスタのゲートに入力される電圧レベルと差動増幅回路の出力の電圧レベルの関係を示す図。 本実施形態に係る比較例の差動増幅信号と入力信号を示す波形図。

符号の説明

１０ 差動増幅回路、１４、１６ ボディ、２０ 信号生成回路、
３０ 基板電圧発生回路、１００ 差動増幅回路、ＡＭ１ 第１の振幅電圧、
ＡＭ２ 第２の振幅電圧、ＢＧＬ 基板電圧供給線、ＢＯＸ ＢＯＸ層、
ＣＮＴ コンタクト、ＤＡＳ１ 差動増幅信号、ＤＲ１、ＤＲ２ ドレイン、
ＥＮ 電圧供給イネーブル信号、ＧＡ１、ＧＡ２ ゲート、ＮＤ１ 出力ノード、
Ｓ１ 第１の信号、Ｓ２ 第２の信号、ＳＯ１、ＳＯ２ ソース、ＳＵＢ 基板、
ＴＲ１ 第１のトランジスタ、ＴＲ２ 第２のトランジスタ、ＶＢＧ 基板電圧、
ＶＤＤ 第１の電源電圧、ＶＲＥＦ１ 第１の基準電圧、ＶＲＥＦ２ 第２の基準電圧、
ＶＳＳ 第２の電源電圧

Claims (10)

1. そのソースに第１の電源電圧が供給され、そのゲートに第１の信号が入力され、そのドレインが出力ノードに接続され、ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）構造で形成された第１導電型の第１のトランジスタと、
   そのソースに第２の電源電圧が供給され、そのゲートに前記第１の信号とは位相が異なる第２の信号が入力され、そのドレインが前記出力ノードに接続され、ＳＯＩ構造で形成された第２導電型の第２のトランジスタと、
   を含み、
   前記第１、第２のトランジスタの下層に形成されたＢＯＸ層（Ｂｕｒｉｅｄ−ＯＸｉｄｅ−ｌａｙｅｒ）の下層の基板に対して負又は正の基板電圧が印加されることで、前記出力ノードに前記第１、第２の信号の差動増幅信号を出力することを特徴とする差動増幅回路。
2. 請求項１において、
   前記第１のトランジスタには、第１の基準電圧を中心電圧として第１の振幅電圧で振幅する信号が前記第１の信号として入力され、
   前記第２のトランジスタには、第２の基準電圧を中心電圧として第２の振幅電圧で振幅する信号が前記第２の信号として入力されることを特徴とする差動増幅回路。
3. 請求項２において、
   前記第１の基準電圧と前記第２の基準電圧は同じ電圧レベルに設定されていることを特徴とする差動増幅回路。
4. 請求項２において、
   前記第１の基準電圧と前記第２の基準電圧は同じ電圧レベルに設定され、且つ、前記基板電圧は、負の電圧に設定されていることを特徴とする差動増幅回路。
5. 請求項１乃至４のいずれかにおいて、
   前記基板電圧が供給される基板電圧供給線を、前記ＢＯＸ層を貫通して前記基板と接続するためのコンタクトを含むことを特徴とする差動増幅回路。
6. 請求項５において、
   前記基板電圧供給線は前記第１、第２のトランジスタのボディ領域が形成されている半導体層の上層の配線層に形成され、前記コンタクトを介して前記ＢＯＸ層の下層の前記基板と接続されることを特徴とする差動増幅回路。
7. 請求項１乃至６のいずれかにおいて、
   前記基板電圧の印加のイネーブル／ディセーブルが制御されることで、前記出力ノードからの前記差動増幅信号の出力がオン／オフ制御されることを特徴とする差動増幅回路。
8. 請求項１乃至７のいずれかにおいて、
   前記第１、第２のトランジスタは、完全空乏層型のＳＯＩ構造で形成されていることを特徴とする差動増幅回路。
9. 請求項１乃至８のいずれかにおいて、
   前記第１及び第２の信号を生成し、前記第１のトランジスタのゲートに前記第１の信号を出力し、前記第２のトランジスタのゲートに前記第２の信号を出力する信号生成回路と、
   負又は正の前記基板電圧を発生し、前記基板電圧を前記基板に供給する基板電圧発生回路と、
   をさらに含むことを特徴とする差動増幅回路。
10. 請求項９において、
    前記基板電圧発生回路は、電圧供給イネーブル信号を受け、
    前記電圧供給イネーブル信号がアクティブである場合には前記基板電圧を前記基板に供給し、
    前記電圧供給イネーブル信号がノンアクティブである場合には、前記基板に対する前記基板電圧の供給を停止することで、前記出力ノードからの前記差動増幅信号の出力のオン／オフ制御を行うことを特徴とする差動増幅回路。

Images