FR2999802A1 - Cellule cmos realisee dans une technologie fd soi - Google Patents

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Abstract

La cellule intégrée comporte par exemple au moins un transistor NMOS (T2) et un transistor PMOS (T1), ladite cellule étant réalisée dans une technologie du type silicium sur isolant totalement déserté, les substrats de tous les transistors de la cellule étant polarisables par une même tension de polarisation ajustable (Vbias) destinée à être reçue sur une entrée de polarisation (EPL) de la cellule.

Description

Cellule CMOS réalisée dans une technologie FD SOI L'invention concerne les dispositifs électroniques, et plus particulièrement les cellules CMOS intégrées réalisées dans une technologie du type silicium sur isolant totalement déserté (FD SOI : Fully Depleted Silicon on Insulator). Par rapport à une technologie de substrat massif, la technologie du type silicium sur isolant totalement déserté (technologie FD-SOI) repose sur le principe du dépôt d'une très fine couche de silicium sur une couche d'oxyde isolante enterrée supportée par une couche inférieure de substrat, par exemple un caisson. Une telle technologie offre des propriétés de faible consommation et de fonctionnement à très basse tension d'alimentation. Selon un aspect de l'invention, il est proposé un dispositif électronique comprenant au moins une cellule intégrée comportant au moins un transistor NMOS et un transistor PMOS, ladite au moins une cellule étant réalisée dans une technologie du type silicium sur isolant totalement désertée, les substrats de tous les transistors de ladite au moins une cellule étant polarisables par une même tension de polarisation ajustable destinée à être reçue sur une entrée de polarisation de la cellule. Le fait de pouvoir polariser les substrats de tous les transistors de la cellule par une même tension de polarisation présente de nombreux avantages. Il est ainsi possible par exemple, d'augmenter la tension de seuil du transistor PMOS et simultanément de diminuer la tension de seuil du transistor NMOS jusqu'à, si nécessaire, arriver à une égalité entre ces tensions de seuil. Il est également possible d'équilibrer différents paramètres de ces transistors NMOS et PMOS, par exemple les courants à l'état passant, les courants à l'état bloqué, ou encore la vitesse de commutation. Selon un mode de réalisation, le dispositif comprend un caisson semiconducteur, une couche supérieure de silicium totalement déserté contenant les régions semiconductrices de source, de drain ainsi que les régions de canal totalement désertées des transistors de ladite au moins une cellule, une région isolante située entre le caisson et ladite couche de silicium, ledit caisson semiconducteur étant commun aux transistors de la cellule et possédant une région d'électrode de commande enterrée commune aux transistors et polarisable par ladite tension de polarisation ajustable. Le fait d'utiliser un caisson commun et une électrode de commande enterrée commune aux transistors de la cellule permet de réduire l'encombrement surfacique.
Et ceci est d'autant plus intéressant lorsque le caisson et l'électrode de commande enterrée sont communs à plusieurs cellules. Par ailleurs, bien qu'il soit possible de séparer les différents transistors d'une cellule, par exemple par des régions isolantes du type tranchées peu profondes, il est particulièrement intéressant, notamment pour réduire encore l'encombrement surfacique, que les régions semiconductrices de source ou de drain d'au moins deux transistors NMOS et PMOS soient mutuellement accolées. Bien que cela ne soit pas indispensable, il peut être prévu une liaison électriquement conductrice, par exemple une zone siliciurée ou un ensemble « contact et métallisation », connectant deux régions respectives de source ou de drain de deux transistors. Ceci est utilisé notamment lorsque la cellule est configurée en inverseur. Selon un mode de réalisation, ladite entrée de polarisation de ladite au moins une cellule comprend une région semiconductrice de prise de contact, électriquement isolée de ladite au moins une cellule, en contact avec le caisson à travers ladite région isolante. D'autres avantages, caractéristiques et applications de l'invention, apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : les figures 1 et 2 illustrent schématiquement des exemples de réalisation d'une cellule selon l'invention, et les figures 3 à 7 illustrent différents modes de réalisation d'un dispositif selon l'invention dans des applications différentes desdites cellules. Sur la figure 1, la référence DIS désigne un dispositif électronique comportant une cellule CEL. Cette cellule CEL est réalisée de façon à être intégrée dans une technologie du type silicium sur isolant totalement déserté (FD-SOI). Elle comporte ici un transistor NMOS et un transistor PMOS. Cela étant, une telle cellule peut comporter plusieurs transistors PMOS et/ou plusieurs transistors NMOS. Quoi qu'il en soit, les substrats BK1, BK2, de tous les transistors de la cellule sont polarisables par une même tension de polarisation Vbias, ajustable, et destinée à être reçue sur une entrée de polarisation EPL de la cellule.
Les transistors d'une même cellule peuvent être mutuellement séparés par des régions isolantes ou bien, au moins pour certains d'entre eux accolés. De même, selon l'utilisation de la cellule, certaines électrodes des transistors peuvent être électriquement reliées ou non.
Par ailleurs, le dispositif peut comporter plusieurs cellules CEL, par exemple mutuellement séparées par des tranchées d'isolation peu profondes. Les entrées de polarisation de ces différentes cellules peuvent recevoir la même tension de polarisation Vbias, notamment si toutes ces cellules sont disposées au-dessus d'un même caisson semiconducteur et possèdent une même électrode de commande enterrée. Cela étant, si ces cellules sont réalisées dans différents caissons semiconducteurs électriquement isolés les uns des autres, les tensions de polarisation peuvent être différentes d'une cellule à une autre.
La figure 2 illustre dans une vue en coupe, un mode de réalisation présentant un encombrement surfacique particulièrement réduit, d'une cellule CEL. Dans l'exemple décrit ici, la cellule CEL comporte un transistor PMOS Ti et un transistor NMOS T2.
Un caisson CS, ici de type de conductivité P, est électriquement isolé d'une autre partie de substrat SUB également de type de conductivité P, située à l'extérieur du caisson CS, par une région semiconductrice de type de conductivité N, comportant une couche enterrée NSO et des puits NW. En effet, le potentiel du caisson CS peut être plus élevé que celui du substrat sous-jacent SUB. C'est la raison pour laquelle on isole le caisson CS de ce substrat sous-jacent SUB. A cet égard la région NSO, NW sera par exemple polarisée à une tension supérieure ou égale à la tension Vbias, et ce afin d'éviter la mise en conduction de la diode PN correspondante (caisson CS/région NSO, NW). Le dispositif comprend au-dessus du caisson CS, une région isolante BX supportant une couche supérieure CSB de silicium. Le transistor Ti comporte classiquement des régions de drain Dl et de source Si, dopées P+ ainsi qu'une région de grille Gl qui peut être par exemple soit dopée P+ soit métallique. De même, le transistor T2 comporte classiquement des régions de drain D2 et de source S2, dopées N+, ainsi qu'une grille G2 qui peut être par exemple soit dopée N soit métallique.
Les régions de drain et de source des transistors, réalisées par exemple par implantation localisée de dopants dans la couche CSB, s'étendent jusqu'à la couche isolante enterrée BX. On est ici dans une technologie silicium sur isolant totalement déserté car la région de canal CH située sous la grille du transistor correspondant, et qui s'étend jusqu'à la couche enterrée BX, est une région de silicium intrinsèque Si int, c'est-à-dire non dopé. La cellule CEL, qui comporte les deux transistors Ti et T2, est délimitée latéralement par une région isolante RIS, par exemple du type tranchée peu profonde (STI : Shallow Trench Isolation).
Par ailleurs, le caisson CS est commun aux transistors Ti et T2 de la cellule CEL et possède une région d'électrode de commande enterrée GP qui est également commune aux transistors Ti et T2 et qui est polarisable par la tension de polarisation ajustable Vbias.
Plus précisément, à cet égard, l'entrée de polarisation EPL de la cellule CEL comprend ici une région semiconductrice de prise de contact CTC, dopée P+, qui est électriquement isolée de la cellule CEL. Cette région semiconductrice CTC est disposée à l'extérieur de la région latérale isolante RIS. Cette région CTC est par ailleurs en contact avec le caisson CS à travers la région isolante enterrée BX, par l'intermédiaire d'un trou ménagé dans cette région BX. Sur la figure 2, bien que, en ce qui concerne le transistor Ti, la région P+ de droite soit la région de drain et la région P+ de gauche la région de source et que, en ce qui concerne le transistor T2 la région N+ de gauche soit la région de drain et la région N+ de droite soit la région de source, les régions de source et de drain pourraient être permutées pour l'un au moins de ces transistors. Quoi qu'il en soit, dans ce mode de réalisation les transistors Ti et T2 sont accolés c'est-à-dire que dans cet exemple de réalisation, les deux régions de drain Dl et D2 des deux transistors Ti et T2 sont mutuellement accolées. On obtient donc ainsi une cellule CEL très compacte en terme d'encombrement surfacique.
Par ailleurs, en fonction de l'utilisation de la cellule CEL, il peut être prévu une liaison électriquement conductrice MTL entre deux régions d'électrodes des deux transistors Ti et T2. Cette liaison électriquement conductrice peut être une zone siliciurée s'étendant sur les deux régions d'électrodes concernées, en l'espèce les deux régions de drain Dl et D2 des deux transistors Ti et T2, ou encore comporter des contacts métalliques connectés par une métallisation située au premier niveau de métal du circuit intégré. Le dispositif DIS peut comporter, à l'extérieur de la cellule CEL d'autres composants comme par exemple des transistors PMOS T3, ou encore d'autres cellules CEL qui vont alors toutes partager le même caisson CS avec de ce fait, des électrodes de commande enterrées GP communes.
On se réfère maintenant plus particulièrement aux figures 3 et suivantes pour décrire différentes applications possibles d'une ou deux cellules selon l'invention. Sur la figure 3, le dispositif DIS comprend des premiers moyens de recopie de courant MRC1, de structure classique et connue en soi, connectés entre le drain Dl du transistor Ti d'une cellule CEL et la première entrée El d'un amplificateur différentiel AMP. De même, des deuxième moyens de recopie de courant MRC2, sont connectés entre le drain D2 du transistor T2 de la cellule CEL, par exemple, et la deuxième entrée E2 de l'amplificateur différentiel CMP. La sortie de l'amplificateur différentiel AMP, qui délivre la tension de polarisation ajustable Vbias est connectée à l'entrée de polarisation EPL de la cellule.
Par ailleurs, les sources Si et S2 des deux transistors Ti et T2 sont reliées à la masse et, dans l'exemple décrit ici, la grille Gl du transistor Ti est reliée à la masse tandis que la grille G2 du transistor T2 est reliée à tension d'alimentation Vdd. Les deux transistors Ti et T2 sont par conséquent saturés.
Le circuit illustré sur la figure 3 permet donc, de par cette boucle d'ajustement, de délivrer à l'entrée de polarisation EPL une tension Vbias telle que les courants Ion des transistors à l'état passant soient sensiblement égaux. Ce mode de réalisation permet donc d'équilibrer les courants Ion des transistors NMOS et PMOS sur la base d'une comparaison des courants de saturation de drain. Bien entendu, les transistors Ti et T2 peuvent appartenir à deux cellules différentes. Et, dans ce cas, puisque la tension Vbias est commune à toutes les électrodes de commande enterrées GP de tous les transistors situés au-dessus du même caisson, on équilibre ainsi les courants Ion de tous les transistors NMOS et PMOS dont l'électrode de commande enterrée reçoit la tension Vbias. Le dispositif DIS de la figure 4 présente une structure analogue à celui de la figure 3. Par contre, sur cette figure, la grille Gl du transistor PMOS est cette fois-ci reliée à la tension d'alimentation Vdd tandis que la grille G2 du transistor NMOS est cette fois-ci reliée à la masse. Ces transistors sont donc bloqués. La boucle d'ajustement de la figure 4 permet alors d'équilibrer les courants Ioff des transistors NMOS et PMOS à l'état bloqué sur la base d'une comparaison de la fuite des canaux de ces transistors. Sur la figure 5, le dispositif DIS comporte une chaîne de cellules, ici deux cellules, CEL1, CEL2, connectées en série. Les drains des transistors NMOS et PMOS de chaque cellule sont électriquement connectés et les grilles de ces deux transistors sont également électriquement connectées pour former un inverseur. L'entrée du premier inverseur CEL1 est connectée à une borne d'entrée BE destinée à recevoir par exemple un signal d'horloge d'entrée CKE ayant un rapport cyclique déséquilibré, c'est-à-dire différent de 50%. La sortie du dernier inverseur CEL2 de la chaîne est connecté à une borne de sortie BS délivrant un signal d'horloge de sortie CKO. Les deux inverseurs sont alimentés par la tension d'alimentation Vdd (les sources des transistors PMOS sont connectées à la tension Vdd et les sources des transistors NMOS sont connectées à la masse). Le dispositif DIS comporte par ailleurs un intégrateur INT, de structure classique et connue en soi, dont l'entrée est connectée à la borne de sortie BS et dont la sortie est connectée à une première entrée, ici l'entrée -, d'un comparateur CMP. L'autre entrée, ici l'entrée +, du comparateur CMP est connectée à une tension de référence égale à la moitié de la tension d'alimentation Vdd. La sortie du comparateur est connectée aux entrées de polarisation EPL1 et EPL2 des cellules CEL1 CEL2. Cette boucle d'ajustement permet alors au comparateur CMP de délivrer la tension de polarisation Vbias telle que les deux entrées du comparateur soient sensiblement égales à Vdd/2. Et, dans ce cas, le signal d'horloge de sortie CKO présente un rapport cyclique égal ou très proche de 50%. Cette tension de polarisation ajustable Vbias permet ici d'équilibrer les vitesses de commutation des transistors PMOS et NMOS des cellules. Bien qu'en théorie, il soit suffisant d'utiliser un seul inverseur si le déséquilibre du rapport cyclique du signal d'horloge CKO est très faible, on utilisera en pratique plusieurs inverseurs et on choisira le nombre d'inverseurs en fonction notamment de l'importance attendue du déséquilibre du rapport cyclique du signal d'horloge CKE. Bien entendu, bien que l'on n'ait représenté sur la figure 5 que deux cellules distinctes, on aurait pu utiliser deux paires de transistors NMOS et PMOS réalisées au sein d'une même cellule. Sur la figure 6, la chaîne de cellule CELl-CELn, chacune configurée en inverseur, représente un arbre de propagation d'un signal d'horloge reçu sur la borne d'entrée BE de la chaîne. Le signal d'entrée reçu sur la borne d'entrée BE est supposé avoir un rapport cyclique égal à 50%. On retrouve également entre la borne de sortie BS (sortie du dernier inverseur CELn) et les entrées de polarisation EPL1-EPLn des différentes cellules, le montage de la figure 5 comportant l'intégrateur INT et le comparateur CMP. Là encore, cette boucle d'ajustement va permettre de compenser les déséquilibres éventuels des inverseurs constituant la chaîne de propagation de façon à pouvoir délivrer à la borne de sortie un signal d'horloge ayant toujours un rapport cyclique égal ou très proche de 50%. Habituellement, pour générer un signal d'horloge ayant avec une bonne précision un rapport cyclique de 50%, par exemple au sein d'une boucle à verrouillage de phase d'un oscillateur, on fait fonctionner l'oscillateur à une fréquence double de la fréquence du signal d'horloge puis on divise le signal obtenu par deux. Or, une telle solution consomme du courant et nécessite l'utilisation de diviseurs rapides également consommateurs de courant.
Le mode de réalisation de la figure 7 permet de générer un signal d'horloge ayant un rapport cyclique de 50% en s'affranchissant de l'utilisation de diviseurs rapides et sans nécessiter un fonctionnement de l'oscillateur à une fréquence double du signal d'horloge. Plus précisément, le dispositif DIS de la figure 7 comporte un oscillateur en anneau OSC formé par plusieurs cellules (ici trois cellules) CEL1-CEL3 configurées en inverseur. L'oscillateur OSC comporte une borne d'entrée BE pour recevoir un signal d'horloge d'entrée et une borne de sortie BS pour délivrer un signal d'horloge de sortie. Là encore, chaque inverseur est destiné à être alimenté par la tension d'alimentation Vdd. Et, on retrouve également sur la figure 7, la boucle d'ajustement comportant l'intégrateur INT connecté à la borne de sortie BS et le comparateur CMP comparant la valeur de la tension délivrée par l'intégrateur INT avec la valeur de référence Vdd/2 et délivrant aux entrées EPL1, EPL2 et EPL3 des cellules CEL1, CEL2 et CEL3 la tension de polarisation ajustable Vbias.

Claims (10)

  1. REVENDICATIONS1. Dispositif électronique, comprenant au moins une cellule intégrée (CEL) comportant au moins un transistor NMOS (T2) et un transistor PMOS (Ti), ladite cellule étant réalisée dans une technologie du type silicium sur isolant totalement déserté, les substrats de tous les transistors de la cellule étant polarisables par une même tension de polarisation ajustable (Vbias) destinée à être reçue sur une entrée de polarisation (EPL) de la cellule.
  2. 2. Dispositif selon la revendication 1, comprenant un caisson semiconducteur (CS), une couche supérieure de silicium (CSB) contenant les régions semiconductrices de source, de drain et les régions de canal totalement désertées des transistors de ladite au moins une cellule, une région isolante (BX) disposée entre la caisson (CS) et ladite couche supérieure de silicium (CSB) ledit caisson semiconducteur étant commun aux transistors de la cellule et possédant une région d'électrode de commande enterrée (GP) commune aux transistors et polarisable par ladite tension de polarisation ajustable.
  3. 3. Dispositif selon la revendication 2, dans lequel ladite entrée de polarisation comprend une région semiconductrice de prise de contact (CTC), électriquement isolée de ladite au moins une cellule, en contact avec le caisson (CS) à travers ladite région isolante (BX).
  4. 4. Dispositif selon la revendication 2 ou 3, dans lequel les régions semiconductrices de source ou de drain d'au moins deux transistors NMOS (T2) et PMOS (Ti) sont mutuellement accolées.
  5. 5. Dispositif selon l'une des revendications 2 à 4, comprenant une liaison électriquement conductrice (MTL) connectant deux régions respectives de source ou de drain de deux transistors.
  6. 6. Dispositif selon l'une des revendications 2 à 5, dans lequel caisson (CS) est de type de conductivité P.
  7. 7. Dispositif selon la revendication 6, comprenant une autre partie de substrat (SUB) à l'extérieur du caisson, le caisson étant isolé de cette autre partie de substrat par une région semiconductrice de type de conductivité N (NSO, NW) destinée à être polarisée par une tension supérieure ou égale à ladite tension de polarisation (Vbias).
  8. 8. Dispositif selon l'une des revendications précédentes, comprenant en outre des premiers moyens de recopie de courant (MCR1) connectés au drain du transistor PMOS d'une cellule, des deuxièmes moyens de recopie de courant (MCR2) connectés au drain du transistor NMOS de la même cellule ou d'une autre cellule, un amplificateur différentiel (AMP) dont les deux entrées sont respectivement connectées aux sorties des premiers et deuxièmes moyens de recopie de courant, et dont la sortie est rebouclée sur l'entrée de polarisation (EPL) de la cellule ou de chaque cellule.
  9. 9. Dispositif selon l'une des revendications 1 à 7, comprenant une borne d'entrée (BE) pour recevoir un signal d'horloge d' entrée, une borne de sortie (BS) pour délivrer un signal d'horloge de sortie, une chaîne d'au moins une cellule (CEL1, CEL2), les drains des transistors NMOS et PMOS de chaque cellule étant électriquement connectés et les grilles de ces deux transistors étant électriquement connectées pour former un inverseur, l'entrée du premier inverseur étant couplé à la borne d'entrée, la sortie du dernier inverseur étant connectée à ladite borne de sortie, chaque inverseur étant destiné à être alimenté par une tension d'alimentation, un intégrateur (INT) possédant une entrée connectée à la borne de sortie, un comparateur (CMP) possédant une première entrée connectée à la sortie de l'intégrateur, une deuxième entrée destinée à recevoir une tension de référence égale à la moitié de la tension d'alimentation, et une sortie connectée aux entrées de polarisation des cellules.
  10. 10. Dispositif selon l'une des revendications 1 à 7, comprenant plusieurs cellules configurées en inverseurs et mutuellement connectées de façon à former un oscillateur en anneau (OSC) possédant une borne d'entrée pour recevoir un signal d'horloge d'entrée et une borne de sortie pour délivrer un signal d'horloge de sortie, chaque inverseur étant destiné à être alimenté par une tension d' alimentation, un intégrateur (INT) possédant une entrée connectée à la borne de sortie, un comparateur (CMP) possédant une première entrée connectée à la sortie de l'intégrateur, une deuxième entrée destinée à recevoir une tension de référence égale à la moitié de la tension d'alimentation, et une sortie connectée aux entrées de polarisation des cellules.
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