JP2002270698A - ボルテージリファレンス回路 - Google Patents
ボルテージリファレンス回路Info
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- JP2002270698A JP2002270698A JP2001066497A JP2001066497A JP2002270698A JP 2002270698 A JP2002270698 A JP 2002270698A JP 2001066497 A JP2001066497 A JP 2001066497A JP 2001066497 A JP2001066497 A JP 2001066497A JP 2002270698 A JP2002270698 A JP 2002270698A
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Abstract
(57)【要約】
【課題】 １Ｖ以下程度の低い電源電圧のもとで動作す
る温度特性のよいボルテージリファレンス回路を安価に
提供する。 【解決手段】 第１、第２のトランジスタとして共に完
全空乏型のトランジスタを用いた。第１のトランジスタ
は、エンハンスメント型、第２のトランジスタは、デプ
レッション型であって、第１のトランジスタと導電型が
等しく、かつ第１のトランジスタよりもチャネル不純物
の濃度が１桁以上小さい。また、第１のトランジスタ及
び第２のトランジスタのソース電極に接続され、第２の
トランジスタのゲート電極に出力が接続される演算増幅
器と、第１のトランジスタのソース電極及び第２のトラ
ンジスタのソース電極に接続され、それぞれに同じ電流
値の電流を供給する電流供給回路を備え、第１のトラン
ジスタのゲートおよびドレイン電極と第２のトランジス
タのドレイン電極を接続し、第２のトランジスタのゲー
ト／ドレイン間電圧をリファレンス電圧出力として取り
出す構成とした。
る温度特性のよいボルテージリファレンス回路を安価に
提供する。 【解決手段】 第１、第２のトランジスタとして共に完
全空乏型のトランジスタを用いた。第１のトランジスタ
は、エンハンスメント型、第２のトランジスタは、デプ
レッション型であって、第１のトランジスタと導電型が
等しく、かつ第１のトランジスタよりもチャネル不純物
の濃度が１桁以上小さい。また、第１のトランジスタ及
び第２のトランジスタのソース電極に接続され、第２の
トランジスタのゲート電極に出力が接続される演算増幅
器と、第１のトランジスタのソース電極及び第２のトラ
ンジスタのソース電極に接続され、それぞれに同じ電流
値の電流を供給する電流供給回路を備え、第１のトラン
ジスタのゲートおよびドレイン電極と第２のトランジス
タのドレイン電極を接続し、第２のトランジスタのゲー
ト／ドレイン間電圧をリファレンス電圧出力として取り
出す構成とした。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ信号処理
ＬＳＩ等において、温度変動及び電源電圧変動に依存せ
ず一定のリファレンス電圧を供給するためのボルテージ
リファレンス回路に関するものである。
ＬＳＩ等において、温度変動及び電源電圧変動に依存せ
ず一定のリファレンス電圧を供給するためのボルテージ
リファレンス回路に関するものである。
【０００２】
【従来の技術】（１）従来技術その１ 図９（ａ）にＭＯＳＦＥＴを使用した従来技術における
第１のボルテージリファレンス回路の構成を示す。図９
（ｂ）は、上側図示のものがデプレッション型トランジ
スタ、下側のものがエンハンスメント型トランジスタの
記号を示す。図９（ａ）中、ＭＰ１，ＭＰ２はそれぞれ
第１、第２のトランジスタであって、それぞれエンハン
スメント型およびデプレッション型ＰｃｈＭＯＳトラン
ジスタからなり、各トランジスタＭＰ１，ＭＰ２はチャ
ネル不純物の導電型が同じであり、他の構造が同一であ
るトランジスタを使用したものである。ＭＰ３，ＭＰ４
はデプレッション型ＰｃｈＭＯＳトランジスタであり、
第1、第２のトランジスタＭＰ１，ＭＰ２に等しい電流
を供給する電流供給回路を構成している。本構成におけ
るリファレンス電圧出力ＶＲＥＦは、第１、第２のトラ
ンジスタＭＰ１とＭＰ２の閾値電圧の差となり、その温
度特性は ｄＶＲＥＦ／ｄＴ≒（ｋ／ｑ）・Ｉｎ（ＮＭＰ１／Ｎ
ＭＰ２） と第１、第２のトランジスタＭＰ１とＭＰ２のチャネル
濃度の比に依存する。
第１のボルテージリファレンス回路の構成を示す。図９
（ｂ）は、上側図示のものがデプレッション型トランジ
スタ、下側のものがエンハンスメント型トランジスタの
記号を示す。図９（ａ）中、ＭＰ１，ＭＰ２はそれぞれ
第１、第２のトランジスタであって、それぞれエンハン
スメント型およびデプレッション型ＰｃｈＭＯＳトラン
ジスタからなり、各トランジスタＭＰ１，ＭＰ２はチャ
ネル不純物の導電型が同じであり、他の構造が同一であ
るトランジスタを使用したものである。ＭＰ３，ＭＰ４
はデプレッション型ＰｃｈＭＯＳトランジスタであり、
第1、第２のトランジスタＭＰ１，ＭＰ２に等しい電流
を供給する電流供給回路を構成している。本構成におけ
るリファレンス電圧出力ＶＲＥＦは、第１、第２のトラ
ンジスタＭＰ１とＭＰ２の閾値電圧の差となり、その温
度特性は ｄＶＲＥＦ／ｄＴ≒（ｋ／ｑ）・Ｉｎ（ＮＭＰ１／Ｎ
ＭＰ２） と第１、第２のトランジスタＭＰ１とＭＰ２のチャネル
濃度の比に依存する。
【０００３】（２）従来技術その２ 図１０に特願平１１−０９９８７４号（特開平２０００
−２９３２４７号）に記載の従来技術によるボルテージ
リファレンス回路を示す。ＭＮ１，ＭＰ２はそれぞれ第
１、第２のトランジスタであって、それぞれエンハンス
メント型ＮｃｈＭＯＳトランジスタ及びデプレッション
型ＰｃｈＭＯＳトランジスタであり、この２つのトラン
ジスタＭＮ１，ＭＰ２はチャネル不純物の導電型が反対
であり、かつゲートポリ電極の不純物の導電型が反対で
ある。ＭＰ３，ＭＰ４はデプレッション型ＰｃｈＭＯＳ
トランジスタであり、第１、第２のトランジスタＭＮ
１，ＭＰ２に等しい電流を供給する電流供給回路を構成
している。この時、リファレンス電圧出力ＶＲＥＦはト
ランジスタＭＮ１とＭＰ２の閾値電圧の和となり、その
温度特性は ｄＶＲＥＦ／ｄＴ≒（ｋ／ｑ）・Ｉｎ（ＮＭＮ１／Ｎ
ＭＰ２） と第１、第２のトランジスタＭＮ１とＭＰ２のチャネル
濃度の比に依存する。
−２９３２４７号）に記載の従来技術によるボルテージ
リファレンス回路を示す。ＭＮ１，ＭＰ２はそれぞれ第
１、第２のトランジスタであって、それぞれエンハンス
メント型ＮｃｈＭＯＳトランジスタ及びデプレッション
型ＰｃｈＭＯＳトランジスタであり、この２つのトラン
ジスタＭＮ１，ＭＰ２はチャネル不純物の導電型が反対
であり、かつゲートポリ電極の不純物の導電型が反対で
ある。ＭＰ３，ＭＰ４はデプレッション型ＰｃｈＭＯＳ
トランジスタであり、第１、第２のトランジスタＭＮ
１，ＭＰ２に等しい電流を供給する電流供給回路を構成
している。この時、リファレンス電圧出力ＶＲＥＦはト
ランジスタＭＮ１とＭＰ２の閾値電圧の和となり、その
温度特性は ｄＶＲＥＦ／ｄＴ≒（ｋ／ｑ）・Ｉｎ（ＮＭＮ１／Ｎ
ＭＰ２） と第１、第２のトランジスタＭＮ１とＭＰ２のチャネル
濃度の比に依存する。
【０００４】
【発明が解決しようとする課題】ところでアナログ信号
処理ＬＳＩは今後、携帯無線端末等に用いられ、端末の
小型軽量化のために低電圧動作が望まれている。しかし
ながら、従来技術その１ではリファレンス電圧出力の温
度特性が第１、第２のトランジスタＭＰ１とＭＰ２のチ
ャネル濃度の比に依存し、従来技術その２では第１、第
２のトランジスタＭＮ１とＭＰ２のチャネル濃度の比に
依存する。
処理ＬＳＩは今後、携帯無線端末等に用いられ、端末の
小型軽量化のために低電圧動作が望まれている。しかし
ながら、従来技術その１ではリファレンス電圧出力の温
度特性が第１、第２のトランジスタＭＰ１とＭＰ２のチ
ャネル濃度の比に依存し、従来技術その２では第１、第
２のトランジスタＭＮ１とＭＰ２のチャネル濃度の比に
依存する。
【０００５】上記のように従来技術では、通常のバルク
ＣＭＯＳ技術あるいは部分空乏型ＳＯＩ／ＣＭＯＳ技術
を用いている。このため、良好な温度特性を得るには、
ボルテージリファレンス回路を構成するデプレッション
型トランジスタとエンハンスメント型トランジスタのチ
ャネル濃度をほぼ等しくする必要がある。したがって、
通常のデジタルＬＳＩに用いるエンハンスメント型ＭＯ
Ｓトランジスタを用いてボルテージリファレンス回路を
構成すると、デプレッション型トランジスタの閾値が大
きくなりすぎて低電圧動作ができないという問題があっ
た。
ＣＭＯＳ技術あるいは部分空乏型ＳＯＩ／ＣＭＯＳ技術
を用いている。このため、良好な温度特性を得るには、
ボルテージリファレンス回路を構成するデプレッション
型トランジスタとエンハンスメント型トランジスタのチ
ャネル濃度をほぼ等しくする必要がある。したがって、
通常のデジタルＬＳＩに用いるエンハンスメント型ＭＯ
Ｓトランジスタを用いてボルテージリファレンス回路を
構成すると、デプレッション型トランジスタの閾値が大
きくなりすぎて低電圧動作ができないという問題があっ
た。
【０００６】また、１Ｖ程度の低い電源電圧のもとで動
作させるためには、ボルテージリファレンス回路に用い
るトランジスタのチャネル濃度を他のデジタル回路等で
用いられるトランジスタのチャネル濃度よりも低く設定
する必要があり、新たなチャネル不純物添加工程が追加
されるため、プロセスコストを増大させるという問題が
あった。
作させるためには、ボルテージリファレンス回路に用い
るトランジスタのチャネル濃度を他のデジタル回路等で
用いられるトランジスタのチャネル濃度よりも低く設定
する必要があり、新たなチャネル不純物添加工程が追加
されるため、プロセスコストを増大させるという問題が
あった。
【０００７】本発明では以上のような点に鑑みてなされ
たものであり、その目的とするところは、１Ｖ程度の低
い電源電圧のもとで温度特性のよいボルテージリファレ
ンス回路を安価に提供することにある。
たものであり、その目的とするところは、１Ｖ程度の低
い電源電圧のもとで温度特性のよいボルテージリファレ
ンス回路を安価に提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の第１の発明は、エンハンスメント型で完全空乏型の第
１のトランジスタＭＰ１と、第１のトランジスタＭＰ１
と導電型が同じであり、かつ第１のトランジスタＭＰ１
よりもチャネル不純物濃度を１桁以上小さくした完全空
乏型の第２のトランジスタＭＰ２と、第１のトランジス
タＭＰ１及び第２のトランジスタＭＰ２のソース電極に
入力が接続され、第２のトランジスタＭＰ２のゲート電
極に出力が接続される演算増幅器ＯＰ１と、第１のトラ
ンジスタＭＰ１のソース電極及び第２のトランジスタＭ
Ｐ２のソース電極に接続され、それぞれに同じ電流値の
電流を供給する電流供給回路とを具備し、第１のトラン
ジスタＭＰ１のゲートおよびドレイン電極と第２のトラ
ンジスタＭＰ２のドレイン電極が接続され、第２のトラ
ンジスタＭＰ２のゲート／ドレイン間電圧をリファレン
ス電圧出力ＶＲＥＦとして取り出すように構成した。
の第１の発明は、エンハンスメント型で完全空乏型の第
１のトランジスタＭＰ１と、第１のトランジスタＭＰ１
と導電型が同じであり、かつ第１のトランジスタＭＰ１
よりもチャネル不純物濃度を１桁以上小さくした完全空
乏型の第２のトランジスタＭＰ２と、第１のトランジス
タＭＰ１及び第２のトランジスタＭＰ２のソース電極に
入力が接続され、第２のトランジスタＭＰ２のゲート電
極に出力が接続される演算増幅器ＯＰ１と、第１のトラ
ンジスタＭＰ１のソース電極及び第２のトランジスタＭ
Ｐ２のソース電極に接続され、それぞれに同じ電流値の
電流を供給する電流供給回路とを具備し、第１のトラン
ジスタＭＰ１のゲートおよびドレイン電極と第２のトラ
ンジスタＭＰ２のドレイン電極が接続され、第２のトラ
ンジスタＭＰ２のゲート／ドレイン間電圧をリファレン
ス電圧出力ＶＲＥＦとして取り出すように構成した。
【０００９】また上記目的を達成するための第２の発明
は、エンハンスメント型で完全空乏型の第１のトランジ
スタＭＮ１と、第１のトランジスタＭＮ１と導電型が反
対であり、かつ第１のトランジスタＭＮ１よりもチャネ
ル不純物濃度を１桁以上小さくした完全空乏型の第２の
トランジスタＭＰ２と、第１のトランジスタＭＮ１のド
レイン電極及び第２のトランジスタＭＰ２のソース電極
に入力が接続され、第２のトランジスタＭＰ２のゲート
電極に出力が接続される演算増幅器ＯＰ１と、第１のト
ランジスタＭＮ１のドレイン電極及び第２のトランジス
タＭＰ２のソース電極に接続され、それぞれに同じ電流
値の電流を供給する電流供給回路とを具備し、第１のト
ランジスタＭＮ１のゲート電極と第２のトランジスタＭ
Ｐ２のソース電極が接続され、第１のトランジスタＭＮ
１のソース電極と第２のトランジスタＭＰ２のドレイン
電極が接続され、第２のトランジスタＭＰ２のゲート／
ドレイン間電圧をリファレンス電圧出力ＶＲＥＦとして
取り出すように構成した。
は、エンハンスメント型で完全空乏型の第１のトランジ
スタＭＮ１と、第１のトランジスタＭＮ１と導電型が反
対であり、かつ第１のトランジスタＭＮ１よりもチャネ
ル不純物濃度を１桁以上小さくした完全空乏型の第２の
トランジスタＭＰ２と、第１のトランジスタＭＮ１のド
レイン電極及び第２のトランジスタＭＰ２のソース電極
に入力が接続され、第２のトランジスタＭＰ２のゲート
電極に出力が接続される演算増幅器ＯＰ１と、第１のト
ランジスタＭＮ１のドレイン電極及び第２のトランジス
タＭＰ２のソース電極に接続され、それぞれに同じ電流
値の電流を供給する電流供給回路とを具備し、第１のト
ランジスタＭＮ１のゲート電極と第２のトランジスタＭ
Ｐ２のソース電極が接続され、第１のトランジスタＭＮ
１のソース電極と第２のトランジスタＭＰ２のドレイン
電極が接続され、第２のトランジスタＭＰ２のゲート／
ドレイン間電圧をリファレンス電圧出力ＶＲＥＦとして
取り出すように構成した。
【００１０】また上記目的を達成するための第３の発明
は、エンハンスメント型で完全空乏型の第１のトランジ
スタＭＰ１と、第１のトランジスタＭＰ１と導電型が同
じであり、かつ第１のトランジスタＭＰ１よりもチャネ
ル不純物濃度を１桁以上小さくした完全空乏型の第２の
トランジスタＭＰ２と、第１のトランジスタＭＰ１のド
レイン電極及び第２のトランジスタＭＰ２のソース電極
に接続され、それぞれに同じ電流値の電流を供給する電
流供給回路とを具備し、第１のトランジスタＭＰ１のド
レイン電極と第１のトランジスタＭＰ１のゲート電極が
接続され、第２のトランジスタＭＰ２のゲート電極と第
１のトランジスタＭＰ１のドレイン電極が接続され、第
１のトランジスタＭＰ１と第２のトランジスタＭＰ２の
ソース電極間の電圧をリファレンス電圧出力ＶＲＥＦと
して取り出すように構成した。
は、エンハンスメント型で完全空乏型の第１のトランジ
スタＭＰ１と、第１のトランジスタＭＰ１と導電型が同
じであり、かつ第１のトランジスタＭＰ１よりもチャネ
ル不純物濃度を１桁以上小さくした完全空乏型の第２の
トランジスタＭＰ２と、第１のトランジスタＭＰ１のド
レイン電極及び第２のトランジスタＭＰ２のソース電極
に接続され、それぞれに同じ電流値の電流を供給する電
流供給回路とを具備し、第１のトランジスタＭＰ１のド
レイン電極と第１のトランジスタＭＰ１のゲート電極が
接続され、第２のトランジスタＭＰ２のゲート電極と第
１のトランジスタＭＰ１のドレイン電極が接続され、第
１のトランジスタＭＰ１と第２のトランジスタＭＰ２の
ソース電極間の電圧をリファレンス電圧出力ＶＲＥＦと
して取り出すように構成した。
【００１１】また上記目的を達成するための第４の発明
は、エンハンスメント型で完全空乏型の第１のトランジ
スタＭＮ１と、第１のトランジスタＭＮ１と導電型が反
対であり、かつ第１のトランジスタＭＮ１よりもチャネ
ル不純物濃度を１桁以上小さくした完全空乏型の第２の
トランジスタＭＰ２と、第１のトランジスタＭＮ１のド
レイン電極及び第２のトランジスタＭＰ２のソース電極
に入力が接続され、第２のトランジスタＭＰ２のゲート
電極に出力が接続される演算増幅器ＯＰ１と、第１のト
ランジスタＭＮ１のドレイン電極及び第２のトランジス
タＭＰ２のソース電極に接続され、それぞれに同じ電流
値の電流を供給する電流供給回路とを具備し、第１のト
ランジスタＭＮ１のドレイン電極と第１のトランジスタ
ＭＮ１のゲート電極が接続され、第１のトランジスタＭ
Ｎ１のソース電極と第２のトランジスタＭＰ２のドレイ
ン電極が接続され、第２のトランジスタＭＰ２のゲート
／ドレイン間電圧をリファレンス電圧出力ＶＲＥＦとし
て取り出すように構成した。
は、エンハンスメント型で完全空乏型の第１のトランジ
スタＭＮ１と、第１のトランジスタＭＮ１と導電型が反
対であり、かつ第１のトランジスタＭＮ１よりもチャネ
ル不純物濃度を１桁以上小さくした完全空乏型の第２の
トランジスタＭＰ２と、第１のトランジスタＭＮ１のド
レイン電極及び第２のトランジスタＭＰ２のソース電極
に入力が接続され、第２のトランジスタＭＰ２のゲート
電極に出力が接続される演算増幅器ＯＰ１と、第１のト
ランジスタＭＮ１のドレイン電極及び第２のトランジス
タＭＰ２のソース電極に接続され、それぞれに同じ電流
値の電流を供給する電流供給回路とを具備し、第１のト
ランジスタＭＮ１のドレイン電極と第１のトランジスタ
ＭＮ１のゲート電極が接続され、第１のトランジスタＭ
Ｎ１のソース電極と第２のトランジスタＭＰ２のドレイ
ン電極が接続され、第２のトランジスタＭＰ２のゲート
／ドレイン間電圧をリファレンス電圧出力ＶＲＥＦとし
て取り出すように構成した。
【００１２】また上記目的を達成するための第５の発明
は、エンハンスメント型で完全空乏型の第１のトランジ
スタＭＮ１と、第１のトランジスタＭＮ１と導電型が反
対であり、かつ第１のトランジスタＭＮ１よりもチャネ
ル不純物濃度を１桁以上小さくした完全空乏型の第２の
トランジスタＭＰ２と、第１のトランジスタＭＮ１のド
レイン電極及び第２のトランジスタＭＰ２のソース電極
に入力が接続され、第２のトランジスタＭＰ２のゲート
電極に出力が接続される差動アンプＡＭＰ１と、第１の
トランジスタＭＮ１のドレイン電極及び第２のトランジ
スタＭＰ２のソース電極に接続され、それぞれに同じ電
流値の電流を供給する電流供給回路と、位相補償用の抵
抗Ｒｃ及び容量Ｃｃとを具備し、第１のトランジスタＭ
Ｎ１のゲート電極と第２のトランジスタＭＰ２のソース
電極が接続され、第１のトランジスタＭＮ１のソース電
極と第２のトランジスタＭＰ２のドレイン電極が接続さ
れ、第１のトランジスタＭＮ１のゲート／ドレイン間が
抵抗Ｒｃ及び容量Ｃｃを通して接続され、第２のトラン
ジスタＭＰ２のゲート／ドレイン間電圧をリファレンス
電圧出力ＶＲＥＦとして取り出すように構成した。
は、エンハンスメント型で完全空乏型の第１のトランジ
スタＭＮ１と、第１のトランジスタＭＮ１と導電型が反
対であり、かつ第１のトランジスタＭＮ１よりもチャネ
ル不純物濃度を１桁以上小さくした完全空乏型の第２の
トランジスタＭＰ２と、第１のトランジスタＭＮ１のド
レイン電極及び第２のトランジスタＭＰ２のソース電極
に入力が接続され、第２のトランジスタＭＰ２のゲート
電極に出力が接続される差動アンプＡＭＰ１と、第１の
トランジスタＭＮ１のドレイン電極及び第２のトランジ
スタＭＰ２のソース電極に接続され、それぞれに同じ電
流値の電流を供給する電流供給回路と、位相補償用の抵
抗Ｒｃ及び容量Ｃｃとを具備し、第１のトランジスタＭ
Ｎ１のゲート電極と第２のトランジスタＭＰ２のソース
電極が接続され、第１のトランジスタＭＮ１のソース電
極と第２のトランジスタＭＰ２のドレイン電極が接続さ
れ、第１のトランジスタＭＮ１のゲート／ドレイン間が
抵抗Ｒｃ及び容量Ｃｃを通して接続され、第２のトラン
ジスタＭＰ２のゲート／ドレイン間電圧をリファレンス
電圧出力ＶＲＥＦとして取り出すように構成した。
【００１３】
【発明の実施の形態】〔第１の実施の形態〕本発明で
は、リファレンス電圧出力を得るために用いられるエン
ハンスメント型トランジスタと、デプレッション型トラ
ンジスタを共に完全空乏型のトランジスタとし、かつデ
プレッション型トランジスタのチャネル不純物濃度をエ
ンハンスメント型トランジスタより１桁以上小さい構成
とし、閾値が大きくなることを防止し、このため、これ
らのトランジスタの閾値の濃度特性はチャネル濃度に依
存せず、１Ｖ程度での低い電源電圧のもとで温度特性の
良いボルテージリファレンス回路を実現した。
は、リファレンス電圧出力を得るために用いられるエン
ハンスメント型トランジスタと、デプレッション型トラ
ンジスタを共に完全空乏型のトランジスタとし、かつデ
プレッション型トランジスタのチャネル不純物濃度をエ
ンハンスメント型トランジスタより１桁以上小さい構成
とし、閾値が大きくなることを防止し、このため、これ
らのトランジスタの閾値の濃度特性はチャネル濃度に依
存せず、１Ｖ程度での低い電源電圧のもとで温度特性の
良いボルテージリファレンス回路を実現した。
【００１４】図１は本発明の第１の実施の形態のボルテ
ージリファレンス回路を示す回路であり、本発明では完
全空乏型の第１、第２のトランジスタＭＰ１，ＭＰ２を
用いてボルテージリファレンス回路を構成したことに特
徴を有している。他の回路構成は従来技術１と同じであ
る。
ージリファレンス回路を示す回路であり、本発明では完
全空乏型の第１、第２のトランジスタＭＰ１，ＭＰ２を
用いてボルテージリファレンス回路を構成したことに特
徴を有している。他の回路構成は従来技術１と同じであ
る。
【００１５】図２（ａ）、（ｂ）に完全空乏型からなる
第１、第２のトランジスタＭＰ１及びＭＰ２の構造を示
す。（ａ）に示す第１のトランジスタＭＰ１は、シリコ
ン基板上にシリコン酸化膜を介し、Ｐ＋型シリコン、ｎ
型シリコン、Ｐ＋型シリコンが設けられ、かつｎ型シリ
コン上にシリコン酸化膜を介し、Ｐ＋型ポリシリコンゲ
ートが設けられた構造となっている。
第１、第２のトランジスタＭＰ１及びＭＰ２の構造を示
す。（ａ）に示す第１のトランジスタＭＰ１は、シリコ
ン基板上にシリコン酸化膜を介し、Ｐ＋型シリコン、ｎ
型シリコン、Ｐ＋型シリコンが設けられ、かつｎ型シリ
コン上にシリコン酸化膜を介し、Ｐ＋型ポリシリコンゲ
ートが設けられた構造となっている。
【００１６】（ｂ）に示す第２のトランジスタＭＰ２
は、シリコン基板上にシリコン酸化膜を介しＰ＋型シリ
コン、ｉ型シリコン，Ｐ＋型シリコンが設けられ、かつ
ｉ型シリコン上にシリコン酸化膜を介しＰ＋型ポリシリ
コンゲートが設けられ、かつこの第２のトランジスタＭ
Ｐ２ではチャネルに不純物がほとんど添加されていない
構造となっている。
は、シリコン基板上にシリコン酸化膜を介しＰ＋型シリ
コン、ｉ型シリコン，Ｐ＋型シリコンが設けられ、かつ
ｉ型シリコン上にシリコン酸化膜を介しＰ＋型ポリシリ
コンゲートが設けられ、かつこの第２のトランジスタＭ
Ｐ２ではチャネルに不純物がほとんど添加されていない
構造となっている。
【００１７】図１において、第１のトランジスタＭＰ１
は通常のエンハンスメント型ＰｃｈＭＯＳトランジスタ
からなり、かつ動作的にチャネル領域が完全に空乏化す
るよう、ｎ型シリコン領域の厚みと不純物添加量が設定
されている。第２のトランジスタＭＰ２は第１のトラン
ジスタＭＰ１と導電型が等しく、かつチャネルに不純物
がほとんど添加されていないＰｃｈＭＯＳトランジスタ
であり、第１のトランジスタＭＰ１よりもチャネル濃度
が１桁以上小さい。このため、第２のトランジスタＭＰ
２はゲート／ソース間電圧が０Ｖの場合にも反転チャネ
ルが形成され、デプレッション型トランジスタの特性を
示す。
は通常のエンハンスメント型ＰｃｈＭＯＳトランジスタ
からなり、かつ動作的にチャネル領域が完全に空乏化す
るよう、ｎ型シリコン領域の厚みと不純物添加量が設定
されている。第２のトランジスタＭＰ２は第１のトラン
ジスタＭＰ１と導電型が等しく、かつチャネルに不純物
がほとんど添加されていないＰｃｈＭＯＳトランジスタ
であり、第１のトランジスタＭＰ１よりもチャネル濃度
が１桁以上小さい。このため、第２のトランジスタＭＰ
２はゲート／ソース間電圧が０Ｖの場合にも反転チャネ
ルが形成され、デプレッション型トランジスタの特性を
示す。
【００１８】また、図１において、ＯＰ１は演算増幅器
で、この演算増幅器ＯＰ１の＋側入力端子は第１のトラ
ンジスタＭＰ１のソース電極に接続され、かつ−側入力
端子は第２のトランジスタＭＰ２のソース電極に接続さ
れている。
で、この演算増幅器ＯＰ１の＋側入力端子は第１のトラ
ンジスタＭＰ１のソース電極に接続され、かつ−側入力
端子は第２のトランジスタＭＰ２のソース電極に接続さ
れている。
【００１９】ＭＰ３，ＭＰ４は電流供給回路を形成する
デプレッション型ＰｃｈＭＯＳトランジスタからなる第
３、第４のトランジスタで、ゲート／ソース間は短絡さ
れ、かつ電源電圧ＶＤＤが接続され、第３、第４のトラ
ンジスタのドレイン電極は第１、第２のトランジスタＭ
Ｐ１，ＭＰ２のソース電極に接続され、同じ電流値の電
流が供給される。
デプレッション型ＰｃｈＭＯＳトランジスタからなる第
３、第４のトランジスタで、ゲート／ソース間は短絡さ
れ、かつ電源電圧ＶＤＤが接続され、第３、第４のトラ
ンジスタのドレイン電極は第１、第２のトランジスタＭ
Ｐ１，ＭＰ２のソース電極に接続され、同じ電流値の電
流が供給される。
【００２０】また、第１のトランジスタＭＰ１のゲート
電極およびドレイン電極と第２のトランジスタＭＰ２の
ドレイン電極が接続され、かつ第２のトランジスタＭＰ
２のゲート電極からリファレンス電圧出力ＶＲＥＦを出
力して取り出すように構成されている。
電極およびドレイン電極と第２のトランジスタＭＰ２の
ドレイン電極が接続され、かつ第２のトランジスタＭＰ
２のゲート電極からリファレンス電圧出力ＶＲＥＦを出
力して取り出すように構成されている。
【００２１】本実施形態の場合、回路動作時に第１のト
ランジスタＭＰ１および第２のトランジスタＭＰ２のチ
ャネル領域が完全に空乏化するため、その閾値の温度特
性はチャネル濃度に依存しない。このため、本実施の形
態のボルテージリファレンス回路は非常に良好な温度特
性を持つ。なお、本実施の形態では、デプレッション型
の第３、第４のトランジスタＭＰ３およびＭＰ４のゲー
ト／ソース間を短絡して電流供給回路を形成したが、図
３に示すように、エンハンスメント型の第５トランジス
タＭＰ５を追加し、第３〜第５のトランジスタＭＰ３〜
ＭＰ５のゲート電極を接続し、第５のトランジスタＭＰ
５のゲート／ドレイン間を接続した構成の通常のカレン
トミラー回路を用いて電流供給回路を形成してもよいこ
とは言うまでもない。なお、図中ＩＲＥＦは第５のトラ
ンジスタＭＰ５のドレイン／接地間に流れるリファレン
ス電流である。
ランジスタＭＰ１および第２のトランジスタＭＰ２のチ
ャネル領域が完全に空乏化するため、その閾値の温度特
性はチャネル濃度に依存しない。このため、本実施の形
態のボルテージリファレンス回路は非常に良好な温度特
性を持つ。なお、本実施の形態では、デプレッション型
の第３、第４のトランジスタＭＰ３およびＭＰ４のゲー
ト／ソース間を短絡して電流供給回路を形成したが、図
３に示すように、エンハンスメント型の第５トランジス
タＭＰ５を追加し、第３〜第５のトランジスタＭＰ３〜
ＭＰ５のゲート電極を接続し、第５のトランジスタＭＰ
５のゲート／ドレイン間を接続した構成の通常のカレン
トミラー回路を用いて電流供給回路を形成してもよいこ
とは言うまでもない。なお、図中ＩＲＥＦは第５のトラ
ンジスタＭＰ５のドレイン／接地間に流れるリファレン
ス電流である。
【００２２】〔第２の実施の形態〕図４は本発明の第２
の実施の形態のボルテージリファレンス回路を示す回路
であり、図１０に示した従来技術２の回路構成と同じで
ある。図４中、ＭＮ１、ＮＰ２は共に完全空乏型の第
１、第２のトランジスタであり、第２のトランジスタＮ
Ｐ２は第１のトランジスタＭＮ１と導電型が反対になっ
ている。ＭＰ３、ＭＰ４はゲート電極が電源電圧ＶＤＤ
に接続された電流供給回路を形成する第３，第４のトラ
ンジスタである。演算増幅器ＯＰ１の＋側入力端子は第
１のトランジスタＭＮ１のドレイン電極に、−側入力端
子は第１のトランジスタＭＮ１とは反対の導電型の第２
のトランジスタＭＰ２のソース電極に接続され、第１、
第２のトランジスタＭＮ１、ＭＰ２のソース電極、ドレ
イン電極が接続され、第２のトランジスタＭＰ２のゲー
ト電極からリファレンス電圧ＶＲＥＦを出力として取り
出される。
の実施の形態のボルテージリファレンス回路を示す回路
であり、図１０に示した従来技術２の回路構成と同じで
ある。図４中、ＭＮ１、ＮＰ２は共に完全空乏型の第
１、第２のトランジスタであり、第２のトランジスタＮ
Ｐ２は第１のトランジスタＭＮ１と導電型が反対になっ
ている。ＭＰ３、ＭＰ４はゲート電極が電源電圧ＶＤＤ
に接続された電流供給回路を形成する第３，第４のトラ
ンジスタである。演算増幅器ＯＰ１の＋側入力端子は第
１のトランジスタＭＮ１のドレイン電極に、−側入力端
子は第１のトランジスタＭＮ１とは反対の導電型の第２
のトランジスタＭＰ２のソース電極に接続され、第１、
第２のトランジスタＭＮ１、ＭＰ２のソース電極、ドレ
イン電極が接続され、第２のトランジスタＭＰ２のゲー
ト電極からリファレンス電圧ＶＲＥＦを出力として取り
出される。
【００２３】この実施の形態においても第１のトランジ
スタＭＮ１は通常のエンハンスメント型ＮｃｈＭＯＳト
ランジスタである。第２のトランジスタＭＰ２はチャネ
ルに不純物がほとんど添加されていないＰｃｈＭＯＳト
ランジスタであり、第１のトランジスタＭＮ１よりもチ
ャネル濃度が１桁以上小さい。本実施の形態において
も、第１、第２のトランジスタＭＮ１，ＭＰ２は共に完
全空乏型のトランジスタであり、デプレッション型およ
びエンハンスメント型トランジスタのチャネル領域が完
全に空乏化するため、その閾値の温度特性はチャネル濃
度に依存しない。このため、本実施の形態のボルテージ
リファレンス回路は非常に良好な温度特性を持つ。
スタＭＮ１は通常のエンハンスメント型ＮｃｈＭＯＳト
ランジスタである。第２のトランジスタＭＰ２はチャネ
ルに不純物がほとんど添加されていないＰｃｈＭＯＳト
ランジスタであり、第１のトランジスタＭＮ１よりもチ
ャネル濃度が１桁以上小さい。本実施の形態において
も、第１、第２のトランジスタＭＮ１，ＭＰ２は共に完
全空乏型のトランジスタであり、デプレッション型およ
びエンハンスメント型トランジスタのチャネル領域が完
全に空乏化するため、その閾値の温度特性はチャネル濃
度に依存しない。このため、本実施の形態のボルテージ
リファレンス回路は非常に良好な温度特性を持つ。
【００２４】〔第３の実施の形態〕図５は本発明の第３
の実施の形態のボルテージリファレンス回路を示す回路
である。本実施の形態は、演算増幅器を用いない構成の
ボルテージリファレンス回路である。
の実施の形態のボルテージリファレンス回路を示す回路
である。本実施の形態は、演算増幅器を用いない構成の
ボルテージリファレンス回路である。
【００２５】このボルテージリファレンス回路は、第
１、第２のトランジスタＭＰ１，ＭＰ２は共に完全空乏
型のトランジスタからなり、第１のトランジスタＭＰ１
はエンハンスメント型トランジスタ、第２のトランジス
タＭＰ２は第１のトランジスタＭＰ１と導電型が同じで
あり、かつ第１のトランジスタＭＰ１よりもチャネル不
純物の濃度が１桁以上小さく形成され、第１のトランジ
スタＭＰ１のドレイン電極と第２のトランジスタＭＰ２
のソース電極に接続され、それぞれに同じ電流値の電流
を供給する第３、第４のトランジスタＭＰ３，ＭＰ４等
からなる電流供給回路を有し、第１のトランジスタＭＰ
１のドレイン電極と第１のトランジスタＭＰ１のゲート
電極が接続され、第２のトランジスタＭＰ２のゲート電
極と第１のトランジスタＭＰ１のドレイン電極が接続さ
れ、第１のトランジスタＭＰ１と第２のトランジスタＭ
Ｐ２のソース電極間の電圧をリファレンス電圧出力Ｖ
ＲＥＦ として取り出す構成となっている。
１、第２のトランジスタＭＰ１，ＭＰ２は共に完全空乏
型のトランジスタからなり、第１のトランジスタＭＰ１
はエンハンスメント型トランジスタ、第２のトランジス
タＭＰ２は第１のトランジスタＭＰ１と導電型が同じで
あり、かつ第１のトランジスタＭＰ１よりもチャネル不
純物の濃度が１桁以上小さく形成され、第１のトランジ
スタＭＰ１のドレイン電極と第２のトランジスタＭＰ２
のソース電極に接続され、それぞれに同じ電流値の電流
を供給する第３、第４のトランジスタＭＰ３，ＭＰ４等
からなる電流供給回路を有し、第１のトランジスタＭＰ
１のドレイン電極と第１のトランジスタＭＰ１のゲート
電極が接続され、第２のトランジスタＭＰ２のゲート電
極と第１のトランジスタＭＰ１のドレイン電極が接続さ
れ、第１のトランジスタＭＰ１と第２のトランジスタＭ
Ｐ２のソース電極間の電圧をリファレンス電圧出力Ｖ
ＲＥＦ として取り出す構成となっている。
【００２６】この場合におけるデプレッション型の第２
のトランジスタＭＰ２もチャネルに不純物がほとんど添
加されていない。本実施の形態においても、デプレッシ
ョン型およびエンハンスメント型トランジスタのチャネ
ル領域が完全に空乏化するため、温度特性の優れたボル
テージリファレンス回路を製造プロセスの追加なく形成
できる。
のトランジスタＭＰ２もチャネルに不純物がほとんど添
加されていない。本実施の形態においても、デプレッシ
ョン型およびエンハンスメント型トランジスタのチャネ
ル領域が完全に空乏化するため、温度特性の優れたボル
テージリファレンス回路を製造プロセスの追加なく形成
できる。
【００２７】なお、実施の形態では、デプレッション型
の第３、第４のトランジスタＭＰ３およびＭＰ４のゲー
ト/ソース間を短絡して電流供給回路を形成したが、図
６に示すように通常のカレントミラー回路を用いて電流
供給回路を形成してもよいことは言うまでもない。この
回路では、第３のトランジスタとしてエンハンスメント
型ＮｃｈＭＯＳトランジスタＭＮ３を用い、第４のトラ
ンジスタとしてエンハンスメント型ＰｃｈＭＯＳトラン
ジスタＭＰ４を用いている。
の第３、第４のトランジスタＭＰ３およびＭＰ４のゲー
ト/ソース間を短絡して電流供給回路を形成したが、図
６に示すように通常のカレントミラー回路を用いて電流
供給回路を形成してもよいことは言うまでもない。この
回路では、第３のトランジスタとしてエンハンスメント
型ＮｃｈＭＯＳトランジスタＭＮ３を用い、第４のトラ
ンジスタとしてエンハンスメント型ＰｃｈＭＯＳトラン
ジスタＭＰ４を用いている。
【００２８】また、電源電圧ＶＤＤがソース電極に接続
されたエンハンスメント型ＭＯＳＰｃｈトランジスタか
らなる第５、第６のトランジスタＭＰ５、ＭＰ６が設け
られている。
されたエンハンスメント型ＭＯＳＰｃｈトランジスタか
らなる第５、第６のトランジスタＭＰ５、ＭＰ６が設け
られている。
【００２９】この第５、第６のトランジスタＭＰ５，Ｍ
Ｐ６のゲート電極および第４のトランジスタＭＰ４のゲ
ート電極は接続され、かつ第５のトランジスタＭＰ５の
ゲート／ドレイン間は短絡され、ドレイン側にリファレ
ンス電流ＩＲＥＦ が流れる。
Ｐ６のゲート電極および第４のトランジスタＭＰ４のゲ
ート電極は接続され、かつ第５のトランジスタＭＰ５の
ゲート／ドレイン間は短絡され、ドレイン側にリファレ
ンス電流ＩＲＥＦ が流れる。
【００３０】第６のトランジスタＭＰ６のドレイン電極
は、エンハンスメント型Ｎｃｈトランジスタからなる第
７のトランジスタＭＮ７のドレイン電極と接続され、こ
の第７のトランジスタＭＮ７のドレイン／ゲート電極は
短絡されているとともに、ゲート電極は第３のトランジ
スタＭＮ３のゲート電極と接続されている。
は、エンハンスメント型Ｎｃｈトランジスタからなる第
７のトランジスタＭＮ７のドレイン電極と接続され、こ
の第７のトランジスタＭＮ７のドレイン／ゲート電極は
短絡されているとともに、ゲート電極は第３のトランジ
スタＭＮ３のゲート電極と接続されている。
【００３１】また、第７のトランジスタＭＮ７のソース
電極、第３のトランジスタＭＮ３のソース電極、第２の
トランジスタＭＰ２のドレイン電極は接続された構成と
なっている。
電極、第３のトランジスタＭＮ３のソース電極、第２の
トランジスタＭＰ２のドレイン電極は接続された構成と
なっている。
【００３２】〔第４の実施の形態〕図７は本発明の第４
の実施の形態のボルテージリファレンス回路を示す回路
である。本実施の形態は、特願２０００−１８１０５３
号に記載の第１の従来技術による演算増幅器ＯＰ１を用
いたボルテージリファレンス回路におけるエンハンスメ
ント型ＮｃｈＭＯＳトランジスタからなる第１のトラン
ジスタＭＮ１，導電型が反対であってデプレション型Ｐ
ｃｈＭＯＳトランジスタからなる第２のトランジスタＭ
Ｐ２を完全空乏型のトランジスタにて構成している。本
実施形態におけるデプレッション型トランジスタもチャ
ネルに不純物がほとんど添加されていない。本実施の形
態においても、デプレッション型およびエンハンスメン
ト型トランジスタのチャネル領域が完全に空乏化するた
め、温度特性の優れたボルテージリファレンス回路を製
造プロセスの追加なく形成できる。
の実施の形態のボルテージリファレンス回路を示す回路
である。本実施の形態は、特願２０００−１８１０５３
号に記載の第１の従来技術による演算増幅器ＯＰ１を用
いたボルテージリファレンス回路におけるエンハンスメ
ント型ＮｃｈＭＯＳトランジスタからなる第１のトラン
ジスタＭＮ１，導電型が反対であってデプレション型Ｐ
ｃｈＭＯＳトランジスタからなる第２のトランジスタＭ
Ｐ２を完全空乏型のトランジスタにて構成している。本
実施形態におけるデプレッション型トランジスタもチャ
ネルに不純物がほとんど添加されていない。本実施の形
態においても、デプレッション型およびエンハンスメン
ト型トランジスタのチャネル領域が完全に空乏化するた
め、温度特性の優れたボルテージリファレンス回路を製
造プロセスの追加なく形成できる。
【００３３】なお、この回路では、第３、第４のトラン
ジスタＭＰ３、ＭＰ４にデプレション型ＰｃｈＭＯＳト
ランジスタを用いて電流供給回路を形成している。
ジスタＭＰ３、ＭＰ４にデプレション型ＰｃｈＭＯＳト
ランジスタを用いて電流供給回路を形成している。
【００３４】〔第５の実施の形態〕図８は本発明の第５
の実施のボルテージリファレンス回路である。本実施の
形態は、特願２０００−１８１０５３号に記載の第２の
従来技術であって、演算増幅器に代え、差動アンプＡＭ
Ｐ１を用いたリファレンス回路である。本実施形態にお
けるデプレッション型の第２のトランジスタＭＰ２は第
１のトランジスタＭＰ１と導電型が反対であり、かつチ
ャネルに不純物がほとんど添加されていない。本実施の
形態においても、デプレッション型およびエンハンスメ
ント型トランジスタのチャネル領域が完全に空乏化する
ため、温度特性の優れたボルテージリファレンス回路を
製造プロセスの追加なく形成できる。
の実施のボルテージリファレンス回路である。本実施の
形態は、特願２０００−１８１０５３号に記載の第２の
従来技術であって、演算増幅器に代え、差動アンプＡＭ
Ｐ１を用いたリファレンス回路である。本実施形態にお
けるデプレッション型の第２のトランジスタＭＰ２は第
１のトランジスタＭＰ１と導電型が反対であり、かつチ
ャネルに不純物がほとんど添加されていない。本実施の
形態においても、デプレッション型およびエンハンスメ
ント型トランジスタのチャネル領域が完全に空乏化する
ため、温度特性の優れたボルテージリファレンス回路を
製造プロセスの追加なく形成できる。
【００３５】〔その他の実施形態〕なお、以上説明した
実施形態では、接地電位からの正のリファレンス電圧を
出力する回路を示したが、電源電位からの負のリファレ
ンス電圧を出力する回路も同様に実現することができ
る。この場合、すべてのＭＯＳＦＥＴの導電型を反転さ
せ、すべてのＭＯＳＦＥＴのチャネル領域の不純物の導
電型を反転させ、すべてのゲートポリシリコンの導電型
を反転させ、かつ電源と接地への接続を入れ替えれば良
い。
実施形態では、接地電位からの正のリファレンス電圧を
出力する回路を示したが、電源電位からの負のリファレ
ンス電圧を出力する回路も同様に実現することができ
る。この場合、すべてのＭＯＳＦＥＴの導電型を反転さ
せ、すべてのＭＯＳＦＥＴのチャネル領域の不純物の導
電型を反転させ、すべてのゲートポリシリコンの導電型
を反転させ、かつ電源と接地への接続を入れ替えれば良
い。
【００３６】
【発明の効果】以上のように、本発明によれば、第１、
第２のトランジスタが完全空乏型のトランジスタからな
り、これらのトランジスタのチャネル領域が動作時に完
全に空乏化し、これらのトランジスタの閾値の温度特性
がチャネル濃度に依存しないため、温度特性が良く、１
Ｖ以下の低電圧動作が可能なリファレンス電圧出力を安
価に提供することができる。
第２のトランジスタが完全空乏型のトランジスタからな
り、これらのトランジスタのチャネル領域が動作時に完
全に空乏化し、これらのトランジスタの閾値の温度特性
がチャネル濃度に依存しないため、温度特性が良く、１
Ｖ以下の低電圧動作が可能なリファレンス電圧出力を安
価に提供することができる。
【図１】本発明の第１の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図２】本発明の第１の実施の形態のボルテージリファ
レンス回路に用いられるトランジスタ構造例である。
（ａ）はＭＰ１、（ｂ）はＭＰ２の構造図である。
レンス回路に用いられるトランジスタ構造例である。
（ａ）はＭＰ１、（ｂ）はＭＰ２の構造図である。
【図３】本発明の第１の実施の形態のボルテージリファ
レンス回路をカレントミラー回路を用いて構成した回路
図である。
レンス回路をカレントミラー回路を用いて構成した回路
図である。
【図４】本発明の第２の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図５】本発明の第３の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図６】本発明の第３の実施の形態のボルテージリファ
レンス回路図をカレントミラー回路を用いて構成した回
路図である。
レンス回路図をカレントミラー回路を用いて構成した回
路図である。
【図７】本発明の第４の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図８】本発明の第５の実施の形態のボルテージリファ
レンス回路図である。
レンス回路図である。
【図９】従来の第１の形態のボルテージリファレンス回
路図である。
路図である。
【図１０】従来の第２の形態のボルテージリファレンス
回路図である。
回路図である。
ＭＰ１ 第１のトランジスタ ＭＰ２ 第２のトランジスタ ＭＰ３ 第３のトランジスタ ＭＰ４ 第４のトランジスタ ＭＮ１ 第１のトランジスタ ＭＰ５ 第５のトランジスタ ＭＰ６ 第６のトランジスタ ＭＮ７ 第７のトランジスタ ＯＰ１ 演算増幅器 ＶＤＤ 電源電圧 ＶＲＥＦ リファレンス電圧出力 ＩＲＥＦ リファレンス電流 ＡＭＰ１ 差動増幅器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 29/78 ６１３Ａ 27/08 ３３１ ６１４ 29/786 Ｆターム(参考） 5F038 BB04 DF01 EZ06 EZ20 5F048 AB08 AC02 AC04 AC10 BA16 BB07 BB18 BD01 5F110 AA08 BB04 BB20 CC02 DD05 DD13 FF02 GG02 GG12 GG32 GG35 NN78 5H420 BB02 BB03 BB12 CC02 DD02 EB15 EB37 FF03 NA16 NA17 NA29 NC02 NC03 NC15 NC22 NC23 NC26 NC33
Claims (5)
- 【請求項１】 エンハンスメント型で完全空乏型の第１
のトランジスタ（ＭＰ１）と、 第１のトランジスタ（ＭＰ１）と導電型が同じであり、
かつ第１のトランジスタ（ＭＰ１）よりもチャネル不純
物濃度を１桁以上小さくした完全空乏型の第２のトラン
ジスタ（ＭＰ２）と、 第１のトランジスタ（ＭＰ１）及び第２のトランジスタ
（ＭＰ２）のソース電極に入力が接続され、第２のトラ
ンジスタ（ＭＰ２）のゲート電極に出力が接続される演
算増幅器（ＯＰ１）と、 第１のトランジスタ（ＭＰ１）のソース電極及び第２の
トランジスタ（ＭＰ２）のソース電極に接続され、それ
ぞれに同じ電流値の電流を供給する電流供給回路とを具
備し、 第１のトランジスタ（ＭＰ１）のゲートおよびドレイン
電極と第２のトランジスタ（ＭＰ２）のドレイン電極が
接続され、 第２のトランジスタ（ＭＰ２）のゲート／ドレイン間電
圧をリファレンス電圧出力（ＶＲＥＦ）として取り出
す、 ことを特徴とするボルテージリファレンス回路。 - 【請求項２】 エンハンスメント型で完全空乏型の第１
のトランジスタ（ＭＮ１）と、 第１のトランジスタ（ＭＮ１）と導電型が反対であり、
かつ第１のトランジスタ（ＭＮ１）よりもチャネル不純
物濃度を１桁以上小さくした完全空乏型の第２のトラン
ジスタ（ＭＰ２）と、 第１のトランジスタ（ＭＮ１）のドレイン電極及び第２
のトランジスタ（ＭＰ２）のソース電極に入力が接続さ
れ、第２のトランジスタ（ＭＰ２）のゲート電極に出力
が接続される演算増幅器（ＯＰ１）と、 第１のトランジスタ（ＭＮ１）のドレイン電極及び第２
のトランジスタ（ＭＰ２）のソース電極に接続され、そ
れぞれに同じ電流値の電流を供給する電流供給回路とを
具備し、 第１のトランジスタ（ＭＮ１）のゲート電極と第２のト
ランジスタ（ＭＰ２）のソース電極が接続され、 第１のトランジスタ（ＭＮ１）のソース電極と第２のト
ランジスタ（ＭＰ２）のドレイン電極が接続され、 第２のトランジスタ（ＭＰ２）のゲート／ドレイン間電
圧をリファレンス電圧出力（ＶＲＥＦ）として取り出
す、 ことを特徴とするボルテージリファレンス回路。 - 【請求項３】 エンハンスメント型で完全空乏型の第１
のトランジスタ（ＭＰ１）と、 第１のトランジスタ（ＭＰ１）と導電型が同じであり、
かつ第１のトランジスタ（ＭＰ１）よりもチャネル不純
物濃度を１桁以上小さくした完全空乏型の第２のトラン
ジスタ（ＭＰ２）と、 第１のトランジスタ（ＭＰ１）のドレイン電極及び第２
のトランジスタ（ＭＰ２）のソース電極に接続され、そ
れぞれに同じ電流値の電流を供給する電流供給回路とを
具備し、 第１のトランジスタ（ＭＰ１）のドレイン電極と第１の
トランジスタ（ＭＰ１）のゲート電極が接続され、 第２のトランジスタ（ＭＰ２）のゲート電極と第１のト
ランジスタ（ＭＰ１）のドレイン電極が接続され、 第１のトランジスタ（ＭＰ１）と第２のトランジスタ
（ＭＰ２）のソース電極間の電圧をリファレンス電圧出
力（ＶＲＥＦ）として取り出す、 ことを特徴とするボルテージリファレンス回路。 - 【請求項４】 エンハンスメント型で完全空乏型の第１
のトランジスタ（ＭＮ１）と、 第１のトランジスタ（ＭＮ１）と導電型が反対であり、
かつ第１のトランジスタ（ＭＮ１）よりもチャネル不純
物濃度を１桁以上小さくした完全空乏型の第２のトラン
ジスタ（ＭＰ２）と、 第１のトランジスタ（ＭＮ１）のドレイン電極及び第２
のトランジスタ（ＭＰ２）のソース電極に入力が接続さ
れ、第２のトランジスタ（ＭＰ２）のゲート電極に出力
が接続される演算増幅器（ＯＰ１）と、 第１のトランジスタ（ＭＮ１）のドレイン電極及び第２
のトランジスタ（ＭＰ２）のソース電極に接続され、そ
れぞれに同じ電流値の電流を供給する電流供給回路とを
具備し、 第１のトランジスタ（ＭＮ１）のドレイン電極と第１の
トランジスタ（ＭＮ１）のゲート電極が接続され、 第１のトランジスタ（ＭＮ１）のソース電極と第２のト
ランジスタ（ＭＰ２）のドレイン電極が接続され、 第２のトランジスタ（ＭＰ２）のゲート／ドレイン間電
圧をリファレンス電圧出力（ＶＲＥＦ）として取り出
す、 ことを特徴とするボルテージリファレンス回路。 - 【請求項５】 エンハンスメント型で完全空乏型の第１
のトランジスタ（ＭＮ１）と、 第１のトランジスタ（ＭＮ１）と導電型が反対であり、
かつ第１のトランジスタ（ＭＮ１）よりもチャネル不純
物濃度を１桁以上小さくした完全空乏型の第２のトラン
ジスタ（ＭＰ２）と、 第１のトランジスタ（ＭＮ１）のドレイン電極及び第２
のトランジスタ（ＭＰ２）のソース電極に入力が接続さ
れ、第２のトランジスタ（ＭＰ２）のゲート電極に出力
が接続される差動アンプ（ＡＭＰ１）と、 第１のトランジスタ（ＭＮ１）のドレイン電極及び第２
のトランジスタ（ＭＰ２）のソース電極に接続され、そ
れぞれに同じ電流値の電流を供給する電流供給回路と、 位相補償用の抵抗（Ｒｃ）及び容量（Ｃｃ）とを具備
し、 第１のトランジスタ（ＭＮ１）のゲート電極と第２のト
ランジスタ（ＭＰ２）のソース電極が接続され、 第１のトランジスタ（ＭＮ１）のソース電極と第２のト
ランジスタ（ＭＰ２）のドレイン電極が接続され、 第１のトランジスタ（ＭＮ１）のゲート／ドレイン間が
抵抗（Ｒｃ）及び容量（Ｃｃ）を通して接続され、 第２のトランジスタ（ＭＰ２）のゲート／ドレイン間電
圧をリファレンス電圧出力（ＶＲＥＦ）として取り出
す、 ことを特徴とするボルテージリファレンス回路。
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|---|---|---|---|
| JP2001066497A JP4007441B2 (ja) | 2001-03-09 | 2001-03-09 | ボルテージリファレンス回路 |
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| JP2001066497A JP4007441B2 (ja) | 2001-03-09 | 2001-03-09 | ボルテージリファレンス回路 |
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|---|---|
| JP2002270698A true JP2002270698A (ja) | 2002-09-20 |
| JP4007441B2 JP4007441B2 (ja) | 2007-11-14 |
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Family Applications (1)
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| JP2001066497A Expired - Lifetime JP4007441B2 (ja) | 2001-03-09 | 2001-03-09 | ボルテージリファレンス回路 |
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| JP (1) | JP4007441B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2999802A1 (fr) * | 2012-12-14 | 2014-06-20 | St Microelectronics Sa | Cellule cmos realisee dans une technologie fd soi |
-
2001
- 2001-03-09 JP JP2001066497A patent/JP4007441B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2999802A1 (fr) * | 2012-12-14 | 2014-06-20 | St Microelectronics Sa | Cellule cmos realisee dans une technologie fd soi |
| US9147695B2 (en) | 2012-12-14 | 2015-09-29 | Stmicroelectronics Sa | Device with FD-SOI cell and insulated semiconductor contact region and related methods |
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