JP2001159923A - 基準電圧回路 - Google Patents
基準電圧回路Info
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Abstract
(57)【要約】
【課題】電源電圧に異常電圧が重畳しても基準電圧の変
動を極めて小さく抑制し、且つ、温度依存性も小さな基
準電圧回路を提供する。 【解決手段】電源２１の高電位側２２と第１の回路部Ｂ
の高電位側６とを接続し、第１の回路部Ｂの低電位側７
と電源２１の低電位側２３（グランド）とを接続し、第
１の回路部Ｂの出力点８と第２の回路部Ｃの高電位側１
５とを接続し、第２の回路部Ｃの低電位側１６と電源２
１の低電位側２３とを接続し、第２の回路部Ｃの出力電
圧が、出力端子１７から出力され、この出力端子１７が
基準電圧回路Ａの出力端子となる。この第１の回路部Ｂ
の出力を、第２の回路部Ｃの高電位側１５に入力するこ
とで、高電位側２２の電圧にサージ電圧やノイズ電圧な
どの異常電圧が重畳しても、第２の回路部Ｃから出力さ
れる基準電圧の変動幅を大幅に低減できる。
動を極めて小さく抑制し、且つ、温度依存性も小さな基
準電圧回路を提供する。 【解決手段】電源２１の高電位側２２と第１の回路部Ｂ
の高電位側６とを接続し、第１の回路部Ｂの低電位側７
と電源２１の低電位側２３（グランド）とを接続し、第
１の回路部Ｂの出力点８と第２の回路部Ｃの高電位側１
５とを接続し、第２の回路部Ｃの低電位側１６と電源２
１の低電位側２３とを接続し、第２の回路部Ｃの出力電
圧が、出力端子１７から出力され、この出力端子１７が
基準電圧回路Ａの出力端子となる。この第１の回路部Ｂ
の出力を、第２の回路部Ｃの高電位側１５に入力するこ
とで、高電位側２２の電圧にサージ電圧やノイズ電圧な
どの異常電圧が重畳しても、第２の回路部Ｃから出力さ
れる基準電圧の変動幅を大幅に低減できる。
Description
【０００１】
【発明の属する技術分野】この発明は、電源用ＩＣ（集
積回路）などに内蔵される基準電圧回路に関する。
積回路）などに内蔵される基準電圧回路に関する。
【０００２】
【従来の技術】電源用ＩＣに内蔵される基準電圧回路
は、ＩＣを構成するコンパレータや、差動増幅器や演算
増幅回路の基準電圧を発生する回路であり、この基準電
圧回路から出力される基準電圧は、温度や電源変動に対
して常に一定になるように、基準電圧回路は形成されて
いる。
は、ＩＣを構成するコンパレータや、差動増幅器や演算
増幅回路の基準電圧を発生する回路であり、この基準電
圧回路から出力される基準電圧は、温度や電源変動に対
して常に一定になるように、基準電圧回路は形成されて
いる。
【０００３】図６は、従来の基準電圧回路の構成図を示
す。この基準電圧回路５００は、デプレッションｎチャ
ネルＭＯＳＦＥＴ５１２（以下、Ｄ−ｎＭＯＳと称す）
とエンハンスメントｎチャネルＭＯＳＦＥＴ５１３（以
下、Ｅ−ｎＭＯＳと称す）で構成されている。このＤ−
ｎＭＯＳ５１２のドレインＤに当たる基準電圧回路部５
１１の高電位５１５と電源５２１の高電位側５２２とを
接続し、Ｄ−ｎＭＯＳ５１２のソースＳと、Ｅ−ｎＭＯ
Ｓ５１３のドレインＤとを接続し、Ｄ−ｎＭＯＳ５１２
のゲートＧと、Ｅ−ｎＭＯＳ５１３のゲートＧと、Ｅ−
ｎＭＯＳ５１３のドレインＤとをそれぞれ接続し、この
接続点５１４が基準電圧回路部５１１の出力端子５１７
と接続し、Ｅ−ｎＭＯＳ５１３のソースＳと、Ｄ−ｎＭ
ＯＳ５１２のバックゲートＢＧと、Ｅ−ｎＭＯＳ５１３
のバックゲートＢＧとを、それぞれ電源５２１の低電位
側５２３と接続している。この低電位側５２３がグラン
ドＧＮＤとなる。ここでは、バックゲート付きＤ−ｎＭ
ＯＳとＥ−ｎＭＯＳで示したが、バックゲートなしの通
常のＤ−ｎＭＯＳとＥ−ｎＭＯＳの場合は、バックゲー
トＢＧがソースＳと直結している。
す。この基準電圧回路５００は、デプレッションｎチャ
ネルＭＯＳＦＥＴ５１２（以下、Ｄ−ｎＭＯＳと称す）
とエンハンスメントｎチャネルＭＯＳＦＥＴ５１３（以
下、Ｅ−ｎＭＯＳと称す）で構成されている。このＤ−
ｎＭＯＳ５１２のドレインＤに当たる基準電圧回路部５
１１の高電位５１５と電源５２１の高電位側５２２とを
接続し、Ｄ−ｎＭＯＳ５１２のソースＳと、Ｅ−ｎＭＯ
Ｓ５１３のドレインＤとを接続し、Ｄ−ｎＭＯＳ５１２
のゲートＧと、Ｅ−ｎＭＯＳ５１３のゲートＧと、Ｅ−
ｎＭＯＳ５１３のドレインＤとをそれぞれ接続し、この
接続点５１４が基準電圧回路部５１１の出力端子５１７
と接続し、Ｅ−ｎＭＯＳ５１３のソースＳと、Ｄ−ｎＭ
ＯＳ５１２のバックゲートＢＧと、Ｅ−ｎＭＯＳ５１３
のバックゲートＢＧとを、それぞれ電源５２１の低電位
側５２３と接続している。この低電位側５２３がグラン
ドＧＮＤとなる。ここでは、バックゲート付きＤ−ｎＭ
ＯＳとＥ−ｎＭＯＳで示したが、バックゲートなしの通
常のＤ−ｎＭＯＳとＥ−ｎＭＯＳの場合は、バックゲー
トＢＧがソースＳと直結している。
【０００４】この回路の動作を説明する。高電位側５２
２の電圧をＶDDとすると、ＶDDからＧＮＤ側に、Ｄ−ｎ
ＭＯＳ５１２とＥ−ｎＭＯＳ５１３を通って、電流Ｉｄ
が流れる。このＩｄは、Ｄ−ｎＭＯＳ５１２のゲートＧ
とソースＳとが接続されているため、ＶDDが変化しても
一定の電流となる。一方、Ｅ−ｎＭＯＳ５１３のゲート
ＧとドレインＤが接続しているために、Ｅ−ｎＭＯＳ５
１３は抵抗のような働きをする。つまり、Ｅ−ｎＭＯＳ
５１３のドレイン電圧とＩｄの関係が一義的に決まる。
２の電圧をＶDDとすると、ＶDDからＧＮＤ側に、Ｄ−ｎ
ＭＯＳ５１２とＥ−ｎＭＯＳ５１３を通って、電流Ｉｄ
が流れる。このＩｄは、Ｄ−ｎＭＯＳ５１２のゲートＧ
とソースＳとが接続されているため、ＶDDが変化しても
一定の電流となる。一方、Ｅ−ｎＭＯＳ５１３のゲート
ＧとドレインＤが接続しているために、Ｅ−ｎＭＯＳ５
１３は抵抗のような働きをする。つまり、Ｅ−ｎＭＯＳ
５１３のドレイン電圧とＩｄの関係が一義的に決まる。
【０００５】ＶDDが変化しても、Ｉｄが一定であり、こ
のＩｄが決まればＥ−ｎＭＯＳ５１３のドレイン電圧が
一義的に決まるため、ドレイン電圧も一定となる。この
ドレイン電圧が出力端子５１７から出力される出力電圧
Ｖout になる。つまり、ＶDDが変化しても、Ｖout は変
化せずに一定の電圧となる。つぎに、Ｖout の温度依存
性について説明する。Ｖout は次式で表される。
のＩｄが決まればＥ−ｎＭＯＳ５１３のドレイン電圧が
一義的に決まるため、ドレイン電圧も一定となる。この
ドレイン電圧が出力端子５１７から出力される出力電圧
Ｖout になる。つまり、ＶDDが変化しても、Ｖout は変
化せずに一定の電圧となる。つぎに、Ｖout の温度依存
性について説明する。Ｖout は次式で表される。
【０００６】
【数１】 ここで、Ｖthe はＥ−ｎＭＯＳのしきい値電圧、Ｖthd
はＤ−ｎＭＯＳのしきい値電圧、μe はＥ−ｎＭＯＳの
電子移動度、μd はＤ−ｎＭＯＳの電子移動度、Ｃoxe
はＥ−ｎＭＯＳの単位面積当たりのゲート酸化膜容量、
Ｃoxd はＤ−ｎＭＯＳの単位面積当たりのゲート酸化膜
容量、Ｗe はＥ−ｎＭＯＳのゲート幅、Ｗd はＤ−ｎＭ
ＯＳのゲート幅、Ｌe はＥ−ｎＭＯＳのゲート長、Ｌd
はＤ−ｎＭＯＳのゲート長である。
はＤ−ｎＭＯＳのしきい値電圧、μe はＥ−ｎＭＯＳの
電子移動度、μd はＤ−ｎＭＯＳの電子移動度、Ｃoxe
はＥ−ｎＭＯＳの単位面積当たりのゲート酸化膜容量、
Ｃoxd はＤ−ｎＭＯＳの単位面積当たりのゲート酸化膜
容量、Ｗe はＥ−ｎＭＯＳのゲート幅、Ｗd はＤ−ｎＭ
ＯＳのゲート幅、Ｌe はＥ−ｎＭＯＳのゲート長、Ｌd
はＤ−ｎＭＯＳのゲート長である。
【０００７】この式で、Ｖthe 、Ｖthd 、μe 、μd は
温度の関数となる。Ｗd ／Ｌd とＷe ／Ｌe を所定の値
に選定し、Ｅ−ｎＭＯＳとＤ−ｎＭＯＳのチャネル部の
不純物濃度を所定の値に選定することにより、Ｖout の
温度依存性を大幅に小さくすることができる。
温度の関数となる。Ｗd ／Ｌd とＷe ／Ｌe を所定の値
に選定し、Ｅ−ｎＭＯＳとＤ−ｎＭＯＳのチャネル部の
不純物濃度を所定の値に選定することにより、Ｖout の
温度依存性を大幅に小さくすることができる。
【０００８】
【発明が解決しようとする課題】前記において、電源電
圧であるＶDDが変動しても出力電圧Ｖout は、変動しな
いと説明した。しかし、回路を構成するＤ−ｎＭＯＳ５
１２およびＥ−ｎＭＯＳ５１３のドレイン・ソース間や
ゲート・ドレイン間やゲート・ソース間には、容量が存
在するる。そのために、ＶDDの電圧にサージ電圧やノイ
ズ電圧などの異常電圧が重畳すると、この容量を介し
て、この異常電圧の十数分の１程度の電圧が出力電圧Ｖ
out に重畳し、Ｖout が変動することになる。このＶou
t は電源用ＩＣを構成する各種回路の基準電圧となって
いるために、この基準電圧が変動すると電源用ＩＣが誤
動作を起こすことになる。
圧であるＶDDが変動しても出力電圧Ｖout は、変動しな
いと説明した。しかし、回路を構成するＤ−ｎＭＯＳ５
１２およびＥ−ｎＭＯＳ５１３のドレイン・ソース間や
ゲート・ドレイン間やゲート・ソース間には、容量が存
在するる。そのために、ＶDDの電圧にサージ電圧やノイ
ズ電圧などの異常電圧が重畳すると、この容量を介し
て、この異常電圧の十数分の１程度の電圧が出力電圧Ｖ
out に重畳し、Ｖout が変動することになる。このＶou
t は電源用ＩＣを構成する各種回路の基準電圧となって
いるために、この基準電圧が変動すると電源用ＩＣが誤
動作を起こすことになる。
【０００９】この発明の目的は、前記の課題を解決し
て、電源電圧に異常電圧が重畳しても基準電圧の変動を
極めて小さく抑制し、且つ、温度依存性も小さな基準電
圧回路を提供することにある。
て、電源電圧に異常電圧が重畳しても基準電圧の変動を
極めて小さく抑制し、且つ、温度依存性も小さな基準電
圧回路を提供することにある。
【００１０】
【課題を解決するための手段】前記の目的を達成するた
めに、電源の高電位側と第１基準電圧回路部の高電位側
とを接続し、該第１基準電圧回路部の低電位側と電源の
グランドとを接続し、前記第１基準電圧回路部の出力と
第２基準電圧回路部の高電位側とを接続し、該第２基準
電圧回路部の低電位側と前記電源のグランドとを接続
し、前記第２基準電圧回路部の出力が、基準電圧回路の
出力となる構成とする。
めに、電源の高電位側と第１基準電圧回路部の高電位側
とを接続し、該第１基準電圧回路部の低電位側と電源の
グランドとを接続し、前記第１基準電圧回路部の出力と
第２基準電圧回路部の高電位側とを接続し、該第２基準
電圧回路部の低電位側と前記電源のグランドとを接続
し、前記第２基準電圧回路部の出力が、基準電圧回路の
出力となる構成とする。
【００１１】前記第１基準電圧回路部が、デプレッショ
ンｎチャネルＭＯＳＦＥＴと第１および第２エンハンス
メントｎチャネルＭＯＳＦＥＴとで構成され、前記デプ
レッションｎチャネルＭＯＳＦＥＴのドレインと前記電
源の高電位側とを接続し、前記デプレッションｎチャネ
ルＭＯＳＦＥＴのソースと、前記第１エンハンスメント
ｎチャネルＭＯＳＦＥＴのドレインとを接続し、前記デ
プレッションｎチャネルＭＯＳＦＥＴのゲートと、前記
第１エンハンスメントｎチャネルＭＯＳＦＥＴのゲート
と、前記第１エンハンスメントｎチャネルＭＯＳＦＥＴ
のドレインとをそれぞれ接続し、該接続点が前記第１基
準電圧回路部の出力点となり、前記第１エンハンスメン
トｎチャネルＭＯＳＦＥＴのソースと、第２エンハンス
メントｎチャネルＭＯＳＦＥＴのドレインとを接続し、
該ドレインと前記第２エンハンスメントｎチャネルＭＯ
ＳＦＥＴのゲートとを接続し、前記第２エンハンスメン
トｎチャネルＭＯＳＦＥＴのソースと前記電源のグラン
ドとを接続する構成とする。
ンｎチャネルＭＯＳＦＥＴと第１および第２エンハンス
メントｎチャネルＭＯＳＦＥＴとで構成され、前記デプ
レッションｎチャネルＭＯＳＦＥＴのドレインと前記電
源の高電位側とを接続し、前記デプレッションｎチャネ
ルＭＯＳＦＥＴのソースと、前記第１エンハンスメント
ｎチャネルＭＯＳＦＥＴのドレインとを接続し、前記デ
プレッションｎチャネルＭＯＳＦＥＴのゲートと、前記
第１エンハンスメントｎチャネルＭＯＳＦＥＴのゲート
と、前記第１エンハンスメントｎチャネルＭＯＳＦＥＴ
のドレインとをそれぞれ接続し、該接続点が前記第１基
準電圧回路部の出力点となり、前記第１エンハンスメン
トｎチャネルＭＯＳＦＥＴのソースと、第２エンハンス
メントｎチャネルＭＯＳＦＥＴのドレインとを接続し、
該ドレインと前記第２エンハンスメントｎチャネルＭＯ
ＳＦＥＴのゲートとを接続し、前記第２エンハンスメン
トｎチャネルＭＯＳＦＥＴのソースと前記電源のグラン
ドとを接続する構成とする。
【００１２】前記第２基準電圧回路部が、デプレッショ
ンｎチャネルＭＯＳＦＥＴとエンハンスメントｎチャネ
ルＭＯＳＦＥＴで構成され、前記デプレッションｎチャ
ネルＭＯＳＦＥＴのドレインと前記第１基準電圧回路部
の出力点とを接続し、前記デプレッションｎチャネルＭ
ＯＳＦＥＴのソースと、前記エンハンスメントｎチャネ
ルＭＯＳＦＥＴのドレインとを接続し、前記デプレッシ
ョンｎチャネルＭＯＳＦＥＴのゲートと、前記エンハン
スメントｎチャネルＭＯＳＦＥＴのゲートと、前記エン
ハンスメントｎチャネルＭＯＳＦＥＴのドレインとを接
続し、該接続点が前記第２基準電圧回路部の出力点とな
り、該出力点からの出力が基準電圧回路の出力となり、
前記エンハンスメントｎチャネルＭＯＳＦＥＴのソース
と前記電源のグランドとを接続する構成とする。
ンｎチャネルＭＯＳＦＥＴとエンハンスメントｎチャネ
ルＭＯＳＦＥＴで構成され、前記デプレッションｎチャ
ネルＭＯＳＦＥＴのドレインと前記第１基準電圧回路部
の出力点とを接続し、前記デプレッションｎチャネルＭ
ＯＳＦＥＴのソースと、前記エンハンスメントｎチャネ
ルＭＯＳＦＥＴのドレインとを接続し、前記デプレッシ
ョンｎチャネルＭＯＳＦＥＴのゲートと、前記エンハン
スメントｎチャネルＭＯＳＦＥＴのゲートと、前記エン
ハンスメントｎチャネルＭＯＳＦＥＴのドレインとを接
続し、該接続点が前記第２基準電圧回路部の出力点とな
り、該出力点からの出力が基準電圧回路の出力となり、
前記エンハンスメントｎチャネルＭＯＳＦＥＴのソース
と前記電源のグランドとを接続する構成とする。
【００１３】前記第１基準電圧回路部が、デプレッショ
ンｎチャネルＭＯＳＦＥＴと第１および第２エンハンス
メントｎチャネルＭＯＳＦＥＴとで構成され、前記デプ
レッションｎチャネルＭＯＳＦＥＴのドレインと前記電
源の高電位側とを接続し、前記デプレッションｎチャネ
ルＭＯＳＦＥＴのソースと、前記第１エンハンスメント
ｎチャネルＭＯＳＦＥＴのドレインとを接続し、前記デ
プレッションｎチャネルＭＯＳＦＥＴのゲートと、前記
第１エンハンスメントｎチャネルＭＯＳＦＥＴのゲート
と、前記第１エンハンスメントｎチャネルＭＯＳＦＥＴ
のドレインとをそれぞれ接続し、該接続点が前記第１基
準電圧回路部の出力点となり、前記第１エンハンスメン
トｎチャネルＭＯＳＦＥＴのソースと、第２エンハンス
メントｎチャネルＭＯＳＦＥＴのドレインとを接続し、
該ドレインと前記第２エンハンスメントｎチャネルＭＯ
ＳＦＥＴのゲートとを接続し、前記第２エンハンスメン
トｎチャネルＭＯＳＦＥＴのソースと、前記デプレッシ
ョンｎチャネルＭＯＳＦＥＴのバックゲートと、前記第
１エンハンスメントＭＯＳＦＥＴのバックゲートと、前
記第２エンハンスメントＭＯＳＦＥＴのバックゲート
と、前記電源のグランドとをそれぞれ接続する構成とす
る。
ンｎチャネルＭＯＳＦＥＴと第１および第２エンハンス
メントｎチャネルＭＯＳＦＥＴとで構成され、前記デプ
レッションｎチャネルＭＯＳＦＥＴのドレインと前記電
源の高電位側とを接続し、前記デプレッションｎチャネ
ルＭＯＳＦＥＴのソースと、前記第１エンハンスメント
ｎチャネルＭＯＳＦＥＴのドレインとを接続し、前記デ
プレッションｎチャネルＭＯＳＦＥＴのゲートと、前記
第１エンハンスメントｎチャネルＭＯＳＦＥＴのゲート
と、前記第１エンハンスメントｎチャネルＭＯＳＦＥＴ
のドレインとをそれぞれ接続し、該接続点が前記第１基
準電圧回路部の出力点となり、前記第１エンハンスメン
トｎチャネルＭＯＳＦＥＴのソースと、第２エンハンス
メントｎチャネルＭＯＳＦＥＴのドレインとを接続し、
該ドレインと前記第２エンハンスメントｎチャネルＭＯ
ＳＦＥＴのゲートとを接続し、前記第２エンハンスメン
トｎチャネルＭＯＳＦＥＴのソースと、前記デプレッシ
ョンｎチャネルＭＯＳＦＥＴのバックゲートと、前記第
１エンハンスメントＭＯＳＦＥＴのバックゲートと、前
記第２エンハンスメントＭＯＳＦＥＴのバックゲート
と、前記電源のグランドとをそれぞれ接続する構成とす
る。
【００１４】このように、第１基準電圧回路部の出力点
を、第２基準電圧回路部の高電位側に接続することで、
第２基準電圧回路部の高電位側での電圧変動を、電源の
高電位側の電圧変動に対して大幅に小さくすることがで
きる。尚、電圧とはグランドを基準にした場合である。
また、電源の高電位側と電流源回路部の高電位側とを接
続し、該電流源回路部の低電位側と電源のグランドとを
接続し、前記電流源回路部の出力と基準電圧回路部の高
電位側とを接続し、該基準電圧回路部の低電位側と前記
電源のグランドとを接続し、前記基準電圧回路部の出力
が、基準電圧回路の出力となる構成とする。
を、第２基準電圧回路部の高電位側に接続することで、
第２基準電圧回路部の高電位側での電圧変動を、電源の
高電位側の電圧変動に対して大幅に小さくすることがで
きる。尚、電圧とはグランドを基準にした場合である。
また、電源の高電位側と電流源回路部の高電位側とを接
続し、該電流源回路部の低電位側と電源のグランドとを
接続し、前記電流源回路部の出力と基準電圧回路部の高
電位側とを接続し、該基準電圧回路部の低電位側と前記
電源のグランドとを接続し、前記基準電圧回路部の出力
が、基準電圧回路の出力となる構成とする。
【００１５】前記電流源回路部が、デプレッションｎチ
ャネルＭＯＳＦＥＴで構成され、該デプレッションｎチ
ャネルＭＯＳＦＥＴのドレインと前記電源の高電位側と
を接続し、前記デプレッションｎチャネルＭＯＳＦＥＴ
のゲートと該デプレッションｎチャネルＭＯＳＦＥＴの
ソースとを接続し、該接続点が前記電流源回路の出力点
となる構成とする。
ャネルＭＯＳＦＥＴで構成され、該デプレッションｎチ
ャネルＭＯＳＦＥＴのドレインと前記電源の高電位側と
を接続し、前記デプレッションｎチャネルＭＯＳＦＥＴ
のゲートと該デプレッションｎチャネルＭＯＳＦＥＴの
ソースとを接続し、該接続点が前記電流源回路の出力点
となる構成とする。
【００１６】前記電流源回路部が、デプレッションｎチ
ャネルＭＯＳＦＥＴで構成され、該デプレッションｎチ
ャネルＭＯＳＦＥＴのドレインと前記電源の高電位側と
を接続し、前記デプレッションｎチャネルＭＯＳＦＥＴ
のゲートと該デプレッションｎチャネルＭＯＳＦＥＴの
ソースとを接続し、該接続点が前記電流源回路の出力点
となり、前記デプレッションｎチャネルＭＯＳＦＥＴの
バックゲートと、前記電源のグランドとを接続する構成
とする。
ャネルＭＯＳＦＥＴで構成され、該デプレッションｎチ
ャネルＭＯＳＦＥＴのドレインと前記電源の高電位側と
を接続し、前記デプレッションｎチャネルＭＯＳＦＥＴ
のゲートと該デプレッションｎチャネルＭＯＳＦＥＴの
ソースとを接続し、該接続点が前記電流源回路の出力点
となり、前記デプレッションｎチャネルＭＯＳＦＥＴの
バックゲートと、前記電源のグランドとを接続する構成
とする。
【００１７】前記基準電圧回路部が、デプレッションｎ
チャネルＭＯＳＦＥＴとエンハンスメントｎチャネルＭ
ＯＳＦＥＴで構成され、前記デプレッションｎチャネル
ＭＯＳＦＥＴのドレインと電源の高電位側と接続し、前
記デプレッションｎチャネルＭＯＳＦＥＴのソースと、
前記エンハンスメントｎチャネルＭＯＳＦＥＴのドレイ
ンと接続し、前記デプレッションｎチャネルＭＯＳＦＥ
Ｔのゲートと、前記エンハンスメントｎチャネルＭＯＳ
ＦＥＴのゲートと、前記エンハンスメントｎチャネルＭ
ＯＳＦＥＴのドレインとが接続し、該接続点が前記基準
電圧回路部の出力点となり、該出力点からの出力が基準
電圧回路の出力となり、前記エンハンスメントｎチャネ
ルＭＯＳＦＥＴのソースと、前記電源のグランドと接続
する構成とする。
チャネルＭＯＳＦＥＴとエンハンスメントｎチャネルＭ
ＯＳＦＥＴで構成され、前記デプレッションｎチャネル
ＭＯＳＦＥＴのドレインと電源の高電位側と接続し、前
記デプレッションｎチャネルＭＯＳＦＥＴのソースと、
前記エンハンスメントｎチャネルＭＯＳＦＥＴのドレイ
ンと接続し、前記デプレッションｎチャネルＭＯＳＦＥ
Ｔのゲートと、前記エンハンスメントｎチャネルＭＯＳ
ＦＥＴのゲートと、前記エンハンスメントｎチャネルＭ
ＯＳＦＥＴのドレインとが接続し、該接続点が前記基準
電圧回路部の出力点となり、該出力点からの出力が基準
電圧回路の出力となり、前記エンハンスメントｎチャネ
ルＭＯＳＦＥＴのソースと、前記電源のグランドと接続
する構成とする。
【００１８】このように、電流源回路部の出力点を、基
準電圧回路部の高電位側に接続することで、基準電圧回
路部の高電位側での電圧変動を、電源の高電位側の電圧
変動に対して大幅に小さくすることができる。
準電圧回路部の高電位側に接続することで、基準電圧回
路部の高電位側での電圧変動を、電源の高電位側の電圧
変動に対して大幅に小さくすることができる。
【００１９】
【発明の実施の形態】図５は、この発明の概要をブロッ
ク図で示したものである。基準電圧回路Ａは、電源２
１、第１の回路部Ｂと第２の回路部Ｃとで構成され、第
２の回路部Ｃは図６の従来の基準電圧回路５１１と同じ
である。電源２１の高電位側２２と第１の回路部Ｂの高
電位側６とを接続し、第１の回路部Ｂの低電位側７と電
源２１の低電位側２３（グランド）とを接続する。第１
の回路部Ｂの出力点８と第２の回路部Ｃの高電位側１５
とを接続し、第２の回路部Ｃの低電位側１６と電源２１
の低電位側２３とを接続する。第２の回路部Ｃの出力電
圧が、出力端子１７から出力され、この出力端子１７が
基準電圧回路Ａの出力端子となる。図中の点線９の配線
は、第１の回路部Ｂが、バックゲートなしのＭＯＳＦＥ
Ｔで構成される場合は不要となる。
ク図で示したものである。基準電圧回路Ａは、電源２
１、第１の回路部Ｂと第２の回路部Ｃとで構成され、第
２の回路部Ｃは図６の従来の基準電圧回路５１１と同じ
である。電源２１の高電位側２２と第１の回路部Ｂの高
電位側６とを接続し、第１の回路部Ｂの低電位側７と電
源２１の低電位側２３（グランド）とを接続する。第１
の回路部Ｂの出力点８と第２の回路部Ｃの高電位側１５
とを接続し、第２の回路部Ｃの低電位側１６と電源２１
の低電位側２３とを接続する。第２の回路部Ｃの出力電
圧が、出力端子１７から出力され、この出力端子１７が
基準電圧回路Ａの出力端子となる。図中の点線９の配線
は、第１の回路部Ｂが、バックゲートなしのＭＯＳＦＥ
Ｔで構成される場合は不要となる。
【００２０】この第１の回路部Ｂの出力を、第２の回路
部Ｃの高電位側１５に入力することで、電源２１の電圧
を直接入力する場合と比べて、第２の回路部Ｃの高電位
側１５の電圧は低減する。この第２の回路部Ｃの高電位
側１５の電圧を低減することで、電源２１の高電位側２
２の電圧にサージ電圧やノイズ電圧などの異常電圧が重
畳しても、第２の回路部Ｃから出力される基準電圧の変
動幅を大幅に低減できる。
部Ｃの高電位側１５に入力することで、電源２１の電圧
を直接入力する場合と比べて、第２の回路部Ｃの高電位
側１５の電圧は低減する。この第２の回路部Ｃの高電位
側１５の電圧を低減することで、電源２１の高電位側２
２の電圧にサージ電圧やノイズ電圧などの異常電圧が重
畳しても、第２の回路部Ｃから出力される基準電圧の変
動幅を大幅に低減できる。
【００２１】つぎに、具体的な実施例について説明す
る。尚、以下の説明で、Ｅ−ｎＭＯＳはエンハンスメン
トｎチャネルＭＯＳＦＥＴ、Ｄ−ｎＭＯＳはデプレッシ
ョンｎチャネルＭＯＳＦＥＴを示す。図１は、この発明
の第１実施例の基準電圧回路の要部構成図である。第１
実施例の構成図は、図５の第１の回路部Ｂを第１基準電
圧回路部１とし、第２の回路部Ｃを第２基準電圧回路部
１１とした場合である。第２基準電圧回路１１の構成は
従来の基準電圧回路５１１と同じである。また、ＭＯＳ
ＦＥＴはバックゲート付きである。
る。尚、以下の説明で、Ｅ−ｎＭＯＳはエンハンスメン
トｎチャネルＭＯＳＦＥＴ、Ｄ−ｎＭＯＳはデプレッシ
ョンｎチャネルＭＯＳＦＥＴを示す。図１は、この発明
の第１実施例の基準電圧回路の要部構成図である。第１
実施例の構成図は、図５の第１の回路部Ｂを第１基準電
圧回路部１とし、第２の回路部Ｃを第２基準電圧回路部
１１とした場合である。第２基準電圧回路１１の構成は
従来の基準電圧回路５１１と同じである。また、ＭＯＳ
ＦＥＴはバックゲート付きである。
【００２２】まず、第１基準電圧回路１の構成について
説明する。電源２１の高電位側２２とＤ−ｎＭＯＳ２の
ドレインＤとを接続し、Ｄ−ｎＭＯＳ２のソースＳと第
１Ｅ−ｎＭＯＳ３のドレインＤとを接続し、Ｄ−ｎＭＯ
Ｓ２のゲートＧと、第１Ｅ−ｎＭＯＳ３のゲートＧと、
第１Ｅ−ｎＭＯＳ３のドレインＤとをそれぞれ接続し、
この接続点５と第１基準電圧回路部１の出力点８とを接
続し、この出力点８と第２基準電圧回路部１１の高電位
側１５とを接続する（勿論、出力点８を介さず、接続点
５と高電位側１５を接続しても構わない）。第１Ｅ−ｎ
ＭＯＳ３のソースＳと第２Ｅ−ｎＭＯＳ４のドレインＤ
とを接続し、このドレインＤと第２Ｅ−ｎＭＯＳ４のゲ
ートＧとを接続し、第２Ｅ−ｎＭＯＳ４のソースＳと、
Ｄ−ｎＭＯＳ２のバックゲートＢＧと、第１Ｅ−ｎＭＯ
Ｓ３のバックゲートＢＧと、第２Ｅ−ｎＭＯＳ４のバッ
クゲートＢＧと、電源２１の低電位側２３（グランド）
とを接続する。
説明する。電源２１の高電位側２２とＤ−ｎＭＯＳ２の
ドレインＤとを接続し、Ｄ−ｎＭＯＳ２のソースＳと第
１Ｅ−ｎＭＯＳ３のドレインＤとを接続し、Ｄ−ｎＭＯ
Ｓ２のゲートＧと、第１Ｅ−ｎＭＯＳ３のゲートＧと、
第１Ｅ−ｎＭＯＳ３のドレインＤとをそれぞれ接続し、
この接続点５と第１基準電圧回路部１の出力点８とを接
続し、この出力点８と第２基準電圧回路部１１の高電位
側１５とを接続する（勿論、出力点８を介さず、接続点
５と高電位側１５を接続しても構わない）。第１Ｅ−ｎ
ＭＯＳ３のソースＳと第２Ｅ−ｎＭＯＳ４のドレインＤ
とを接続し、このドレインＤと第２Ｅ−ｎＭＯＳ４のゲ
ートＧとを接続し、第２Ｅ−ｎＭＯＳ４のソースＳと、
Ｄ−ｎＭＯＳ２のバックゲートＢＧと、第１Ｅ−ｎＭＯ
Ｓ３のバックゲートＢＧと、第２Ｅ−ｎＭＯＳ４のバッ
クゲートＢＧと、電源２１の低電位側２３（グランド）
とを接続する。
【００２３】この回路の動作を説明する。Ｄ−ｎＭＯＳ
２は飽和状態にあり、電源２１の電圧がＤ−ｎＭＯＳ２
のドレインＤに入力されると、グランドＧＮＤに向かっ
て電流Ｉｄが流れる。Ｄ−ｎＭＯＳ２のソースＳとゲー
トＧが短絡されているために、ドレイン電圧に変動があ
っても、この電流Ｉｄは変動せず一定の電流値となる。
一方、第１および第２Ｅ−ｎＭＯＳ３、４は前記したよ
うに、抵抗と考えてもよいため、一定の電流が流れると
抵抗の両端に発生する電圧は一定となる。この一定の電
圧は、第１Ｄ−ｎＭＯＳ３のドレイン電圧となって、出
力点８から出力される。また、出力される電圧は、電源
電圧に対して数分の１程度と低くなりこの電圧が第２基
準電圧回路の高電位側に入力される。
２は飽和状態にあり、電源２１の電圧がＤ−ｎＭＯＳ２
のドレインＤに入力されると、グランドＧＮＤに向かっ
て電流Ｉｄが流れる。Ｄ−ｎＭＯＳ２のソースＳとゲー
トＧが短絡されているために、ドレイン電圧に変動があ
っても、この電流Ｉｄは変動せず一定の電流値となる。
一方、第１および第２Ｅ−ｎＭＯＳ３、４は前記したよ
うに、抵抗と考えてもよいため、一定の電流が流れると
抵抗の両端に発生する電圧は一定となる。この一定の電
圧は、第１Ｄ−ｎＭＯＳ３のドレイン電圧となって、出
力点８から出力される。また、出力される電圧は、電源
電圧に対して数分の１程度と低くなりこの電圧が第２基
準電圧回路の高電位側に入力される。
【００２４】電源電圧のサージ電圧やノイズ電圧など異
常電圧が重畳した場合、図６で説明したのと同様に、各
ＭＯＳＦＥＴ（Ｄ−ｎＭＯＳ２、第１Ｅ−ｎＭＯＳ３、
第２Ｅ−ｎＭＯＳ４）のドレイン・ソース間、ドレイン
・ゲート間、ゲート・ソース間の容量のために、前記し
たように、出力点８の電圧は変動する。しかし、その電
圧変動の幅は電源電圧に重畳する異常電圧の電圧変動幅
に対して十数分の１程度に低減される。この低減された
電圧変動幅が第２基準電圧回路１１の高電位側１５に入
力されるために、この第２基準電圧回路１１の出力点１
４から出力される電圧の変動幅は、さらに低減され、電
源電圧に重畳する異常電圧の変動幅に対して、大幅に低
減される。
常電圧が重畳した場合、図６で説明したのと同様に、各
ＭＯＳＦＥＴ（Ｄ−ｎＭＯＳ２、第１Ｅ−ｎＭＯＳ３、
第２Ｅ−ｎＭＯＳ４）のドレイン・ソース間、ドレイン
・ゲート間、ゲート・ソース間の容量のために、前記し
たように、出力点８の電圧は変動する。しかし、その電
圧変動の幅は電源電圧に重畳する異常電圧の電圧変動幅
に対して十数分の１程度に低減される。この低減された
電圧変動幅が第２基準電圧回路１１の高電位側１５に入
力されるために、この第２基準電圧回路１１の出力点１
４から出力される電圧の変動幅は、さらに低減され、電
源電圧に重畳する異常電圧の変動幅に対して、大幅に低
減される。
【００２５】その結果、本発明の基準電圧回路１００か
ら出力される基準電圧は、電源電圧に異常電圧が重畳し
ても、極めて小さな変動幅に抑制される。つぎに、この
第１基準電圧回路１の温度依存性について説明する。図
６で説明した場合と同様であり、出力電圧Ｖout は次式
で示される。
ら出力される基準電圧は、電源電圧に異常電圧が重畳し
ても、極めて小さな変動幅に抑制される。つぎに、この
第１基準電圧回路１の温度依存性について説明する。図
６で説明した場合と同様であり、出力電圧Ｖout は次式
で示される。
【００２６】
【数２】 記号のサフィックスの１は第１Ｅ−ｎＭＯＳ、２は第２
Ｅ−ｎＭＯＳを示す。図６で説明したように、この式
で、Ｖthe1、Ｖthe2、Ｖthd 、μe1、μe2、μdは温度
の関数となる。Ｗd ／Ｌd とＷe1／Ｌe1、Ｗe2／Ｌe2を
所定の値に選定し、第１および第２Ｅ−ｎＭＯＳとＤ−
ｎＭＯＳのチャネル部の不純物濃度を所定の値に選定す
ることにより、Ｖout の温度依存性を大幅に小さくする
ことができる。
Ｅ−ｎＭＯＳを示す。図６で説明したように、この式
で、Ｖthe1、Ｖthe2、Ｖthd 、μe1、μe2、μdは温度
の関数となる。Ｗd ／Ｌd とＷe1／Ｌe1、Ｗe2／Ｌe2を
所定の値に選定し、第１および第２Ｅ−ｎＭＯＳとＤ−
ｎＭＯＳのチャネル部の不純物濃度を所定の値に選定す
ることにより、Ｖout の温度依存性を大幅に小さくする
ことができる。
【００２７】その結果、本発明の基準電圧回路から出力
される基準電圧の温度依存性は小さくなる。図２は、こ
の発明の第２実施例の基準電圧回路の要部構成図であ
る。図１との違いは、この基準電圧回路２００の各ＭＯ
ＳＦＥＴ（Ｄ−ｎＭＯＳ２０２、第１Ｅ−ｎＭＯＳ２０
３、第２Ｅ−ｎＭＯＳ２０４）がバックゲートなしとい
う点である。回路構成、動作および効果は図１の場合と
同じである。
される基準電圧の温度依存性は小さくなる。図２は、こ
の発明の第２実施例の基準電圧回路の要部構成図であ
る。図１との違いは、この基準電圧回路２００の各ＭＯ
ＳＦＥＴ（Ｄ−ｎＭＯＳ２０２、第１Ｅ−ｎＭＯＳ２０
３、第２Ｅ−ｎＭＯＳ２０４）がバックゲートなしとい
う点である。回路構成、動作および効果は図１の場合と
同じである。
【００２８】図３は、この発明の第３実施例の基準電圧
回路の要部構成図である。この基準電圧回路３００は、
図５の第１の回路Ｂを電流源回路部３０１とし、第２の
回路部Ｃを基準電圧回路部１１とした場合である。この
基準電圧回路部１１は従来の基準電圧回路５１１と同じ
である。また、各ＭＯＳＦＥＴはバックゲート付きであ
る。
回路の要部構成図である。この基準電圧回路３００は、
図５の第１の回路Ｂを電流源回路部３０１とし、第２の
回路部Ｃを基準電圧回路部１１とした場合である。この
基準電圧回路部１１は従来の基準電圧回路５１１と同じ
である。また、各ＭＯＳＦＥＴはバックゲート付きであ
る。
【００２９】電流源回路部３０１はバックゲート付きの
Ｄ−ｎＭＯＳ３０２構成され、Ｄ−ｎＭＯＳ３０２のド
レインＤである電流源回路部３０１の高電位側６と電源
２１の高電位側２２とを接続し、Ｄ−ｎＭＯＳ３０２の
ゲートＧとＤ−ｎＭＯＳ３０２のソースＳとを接続し、
この接続点３０５と電流源回路部３０１の出力点８とを
接続し、この出力点８と基準電圧回路部３１１の高電位
側１５とを接続する。また、基準電圧回路部３１１内の
接続は前記の第２基準電圧回路部１１の接続と同じであ
る。
Ｄ−ｎＭＯＳ３０２構成され、Ｄ−ｎＭＯＳ３０２のド
レインＤである電流源回路部３０１の高電位側６と電源
２１の高電位側２２とを接続し、Ｄ−ｎＭＯＳ３０２の
ゲートＧとＤ−ｎＭＯＳ３０２のソースＳとを接続し、
この接続点３０５と電流源回路部３０１の出力点８とを
接続し、この出力点８と基準電圧回路部３１１の高電位
側１５とを接続する。また、基準電圧回路部３１１内の
接続は前記の第２基準電圧回路部１１の接続と同じであ
る。
【００３０】前記のように、電流源回路部３０１のＤ−
ｎＭＯＳ３０２のゲートＧとソースＳが短絡されている
ために、Ｄ−ｎＭＯＳ３０２のドレイン電圧が変動して
も、Ｄ−ｎＭＯＳ３０２には一定の電流が流れる。ま
た、電流源回路部３０１の出力点８から出力される電圧
は、電源電圧の数分の１となる。この電圧が基準電圧回
路部３１１の高電位側１５に入力される。そのため、図
１で説明したように、本発明の基準電圧回路３１１の出
力電圧Ｖout の変動幅は、電源電圧に重畳する異常電圧
の変動幅に対して、大幅に低減される。また、この実施
例は第１実施例に対して、部品点数が少なく、チップサ
イズの小型化、低価格化が実現できる。
ｎＭＯＳ３０２のゲートＧとソースＳが短絡されている
ために、Ｄ−ｎＭＯＳ３０２のドレイン電圧が変動して
も、Ｄ−ｎＭＯＳ３０２には一定の電流が流れる。ま
た、電流源回路部３０１の出力点８から出力される電圧
は、電源電圧の数分の１となる。この電圧が基準電圧回
路部３１１の高電位側１５に入力される。そのため、図
１で説明したように、本発明の基準電圧回路３１１の出
力電圧Ｖout の変動幅は、電源電圧に重畳する異常電圧
の変動幅に対して、大幅に低減される。また、この実施
例は第１実施例に対して、部品点数が少なく、チップサ
イズの小型化、低価格化が実現できる。
【００３１】図４は、この発明の第４実施例の基準電圧
回路の要部構成図である。図３との違いは各ＭＯＳＦＥ
Ｔがバックゲートなしという点である。回路構成、動作
および効果は図３の場合と同じである。
回路の要部構成図である。図３との違いは各ＭＯＳＦＥ
Ｔがバックゲートなしという点である。回路構成、動作
および効果は図３の場合と同じである。
【００３２】
【発明の効果】この発明によれば、従来の基準電圧回路
の前段に、もう一つ基準電圧回路や電流源回路を設ける
ことで、電源電圧にサージ電圧やノイズ電圧が重畳して
も、出力電圧である基準電圧の電圧変動を大幅に抑制で
きる。また、前段の基準電圧回路を構成するＭＯＳＦＥ
Ｔのチャネル幅、チャネル長やチャネル部の不純物濃度
を所定の値に設定することで、出力電圧の温度依存性を
小さくすることができる。
の前段に、もう一つ基準電圧回路や電流源回路を設ける
ことで、電源電圧にサージ電圧やノイズ電圧が重畳して
も、出力電圧である基準電圧の電圧変動を大幅に抑制で
きる。また、前段の基準電圧回路を構成するＭＯＳＦＥ
Ｔのチャネル幅、チャネル長やチャネル部の不純物濃度
を所定の値に設定することで、出力電圧の温度依存性を
小さくすることができる。
【図１】この発明の第１実施例の基準電圧回路の要部構
成図
成図
【図２】この発明の第２実施例の基準電圧回路の要部構
成図
成図
【図３】この発明の第３実施例の基準電圧回路の要部構
成図
成図
【図４】この発明の第４実施例の基準電圧回路の要部構
成図
成図
【図５】この発明の概要を示したブロック図
【図６】従来の基準電圧回路の構成図
１、２０１ 第１基準電圧回路部 ２、１２、２０２、２１２、３０２、４０２ Ｄ−ｎＭ
ＯＳ ３、２０３ 第１Ｅ−ｎＭＯＳ ４、２０４ 第２Ｅ−ｎＭＯＳ ５、１４、２０５、２１４、３０５、４０５ 接続点 ６、１５ 高電位側 ７、１６ 低電位側 ８ 出力点 １１、２１１ 第２基準電圧回路部 １３、２１３ Ｅ−ｎＭＯＳ １７ 出力端子 ２１ 電源 ２２ 電源の高電位側 ２３ 電源の低電位側 １００、２００、３００、４００ 基準電圧回路 ３０１、４０１ 電流源回路部 Ａ 基準電圧回路 Ｂ 第１の回路部 Ｃ 第２の回路部 Ｄ ドレイン Ｓ ソース Ｇ ゲート ＢＧ バックゲート
ＯＳ ３、２０３ 第１Ｅ−ｎＭＯＳ ４、２０４ 第２Ｅ−ｎＭＯＳ ５、１４、２０５、２１４、３０５、４０５ 接続点 ６、１５ 高電位側 ７、１６ 低電位側 ８ 出力点 １１、２１１ 第２基準電圧回路部 １３、２１３ Ｅ−ｎＭＯＳ １７ 出力端子 ２１ 電源 ２２ 電源の高電位側 ２３ 電源の低電位側 １００、２００、３００、４００ 基準電圧回路 ３０１、４０１ 電流源回路部 Ａ 基準電圧回路 Ｂ 第１の回路部 Ｃ 第２の回路部 Ｄ ドレイン Ｓ ソース Ｇ ゲート ＢＧ バックゲート
Claims (8)
- 【請求項１】電源の高電位側と第１基準電圧回路部の高
電位側とを接続し、該第１基準電圧回路部の低電位側と
電源のグランドとを接続し、前記第１基準電圧回路部の
出力と第２基準電圧回路部の高電位側とを接続し、該第
２基準電圧回路部の低電位側と前記電源のグランドとを
接続し、前記第２基準電圧回路部の出力が、基準電圧回
路の出力となることを特徴とする基準電圧回路。 - 【請求項２】前記第１基準電圧回路部が、デプレッショ
ンｎチャネルＭＯＳＦＥＴと第１および第２エンハンス
メントｎチャネルＭＯＳＦＥＴとで構成され、前記デプ
レッションｎチャネルＭＯＳＦＥＴのドレインと前記電
源の高電位側とを接続し、前記デプレッションｎチャネ
ルＭＯＳＦＥＴのソースと、前記第１エンハンスメント
ｎチャネルＭＯＳＦＥＴのドレインとを接続し、前記デ
プレッションｎチャネルＭＯＳＦＥＴのゲートと、前記
第１エンハンスメントｎチャネルＭＯＳＦＥＴのゲート
と、前記第１エンハンスメントｎチャネルＭＯＳＦＥＴ
のドレインとをそれぞれ接続し、該接続点が前記第１基
準電圧回路部の出力点となり、前記第１エンハンスメン
トｎチャネルＭＯＳＦＥＴのソースと、第２エンハンス
メントｎチャネルＭＯＳＦＥＴのドレインとを接続し、
該ドレインと前記第２エンハンスメントｎチャネルＭＯ
ＳＦＥＴのゲートとを接続し、前記第２エンハンスメン
トｎチャネルＭＯＳＦＥＴのソースと前記電源のグラン
ドとを接続することを特徴とする請求項１に記載の基準
電圧回路。 - 【請求項３】前記第１基準電圧回路部が、デプレッショ
ンｎチャネルＭＯＳＦＥＴと第１および第２エンハンス
メントｎチャネルＭＯＳＦＥＴとで構成され、前記デプ
レッションｎチャネルＭＯＳＦＥＴのドレインと前記電
源の高電位側とを接続し、前記デプレッションｎチャネ
ルＭＯＳＦＥＴのソースと、前記第１エンハンスメント
ｎチャネルＭＯＳＦＥＴのドレインとを接続し、前記デ
プレッションｎチャネルＭＯＳＦＥＴのゲートと、前記
第１エンハンスメントｎチャネルＭＯＳＦＥＴのゲート
と、前記第１エンハンスメントｎチャネルＭＯＳＦＥＴ
のドレインとをそれぞれ接続し、該接続点が前記第１基
準電圧回路部の出力点となり、前記第１エンハンスメン
トｎチャネルＭＯＳＦＥＴのソースと、第２エンハンス
メントｎチャネルＭＯＳＦＥＴのドレインとを接続し、
該ドレインと前記第２エンハンスメントｎチャネルＭＯ
ＳＦＥＴのゲートとを接続し、前記第２エンハンスメン
トｎチャネルＭＯＳＦＥＴのソースと、前記デプレッシ
ョンｎチャネルＭＯＳＦＥＴのバックゲートと、前記第
１エンハンスメントＭＯＳＦＥＴのバックゲートと、前
記第２エンハンスメントＭＯＳＦＥＴのバックゲート
と、前記電源のグランドとをそれぞれ接続することを特
徴とする請求項１に記載の基準電圧回路。 - 【請求項４】前記第２基準電圧回路部が、デプレッショ
ンｎチャネルＭＯＳＦＥＴとエンハンスメントｎチャネ
ルＭＯＳＦＥＴで構成され、前記デプレッションｎチャ
ネルＭＯＳＦＥＴのドレインと前記第１基準電圧回路部
の出力点とを接続し、前記デプレッションｎチャネルＭ
ＯＳＦＥＴのソースと、前記エンハンスメントｎチャネ
ルＭＯＳＦＥＴのドレインとを接続し、前記デプレッシ
ョンｎチャネルＭＯＳＦＥＴのゲートと、前記エンハン
スメントｎチャネルＭＯＳＦＥＴのゲートと、前記エン
ハンスメントｎチャネルＭＯＳＦＥＴのドレインとを接
続し、該接続点が前記第２基準電圧回路部の出力点とな
り、該出力点からの出力が基準電圧回路の出力となり、
前記エンハンスメントｎチャネルＭＯＳＦＥＴのソース
と前記電源のグランドとを接続することを特徴とする請
求項１に記載の基準電圧回路。 - 【請求項５】電源の高電位側と電流源回路部の高電位側
とを接続し、該電流源回路部の低電位側と電源のグラン
ドとを接続し、前記電流源回路部の出力と基準電圧回路
部の高電位側とを接続し、該基準電圧回路部の低電位側
と前記電源のグランドとを接続し、前記基準電圧回路部
の出力が、基準電圧回路の出力となることを特徴とする
基準電圧回路。 - 【請求項６】前記電流源回路部が、デプレッションｎチ
ャネルＭＯＳＦＥＴで構成され、該デプレッションｎチ
ャネルＭＯＳＦＥＴのドレインと前記電源の高電位側と
を接続し、前記デプレッションｎチャネルＭＯＳＦＥＴ
のゲートと該デプレッションｎチャネルＭＯＳＦＥＴの
ソースとを接続し、該接続点が前記電流源回路の出力点
となることを特徴とする請求項５に記載の基準電圧回
路。 - 【請求項７】前記電流源回路部が、デプレッションｎチ
ャネルＭＯＳＦＥＴで構成され、該デプレッションｎチ
ャネルＭＯＳＦＥＴのドレインと前記電源の高電位側と
を接続し、前記デプレッションｎチャネルＭＯＳＦＥＴ
のゲートと該デプレッションｎチャネルＭＯＳＦＥＴの
ソースとを接続し、該接続点が前記電流源回路部の出力
点となり、前記デプレッションｎチャネルＭＯＳＦＥＴ
のバックゲートと、前記電源のグランドとを接続するこ
とを特徴とする請求項５に記載の基準電圧回路。 - 【請求項８】前記基準電圧回路部が、デプレッションｎ
チャネルＭＯＳＦＥＴとエンハンスメントｎチャネルＭ
ＯＳＦＥＴで構成され、前記デプレッションｎチャネル
ＭＯＳＦＥＴのドレインと電源の高電位側と接続し、前
記デプレッションｎチャネルＭＯＳＦＥＴのソースと、
前記エンハンスメントｎチャネルＭＯＳＦＥＴのドレイ
ンと接続し、前記デプレッションｎチャネルＭＯＳＦＥ
Ｔのゲートと、前記エンハンスメントｎチャネルＭＯＳ
ＦＥＴのゲートと、前記エンハンスメントｎチャネルＭ
ＯＳＦＥＴのドレインとが接続し、該接続点が前記基準
電圧回路部の出力点となり、該出力点からの出力が基準
電圧回路の出力となり、前記エンハンスメントｎチャネ
ルＭＯＳＦＥＴのソースと、前記電源のグランドと接続
することを特徴とする請求項５に記載の基準電圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34496599A JP2001159923A (ja) | 1999-12-03 | 1999-12-03 | 基準電圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34496599A JP2001159923A (ja) | 1999-12-03 | 1999-12-03 | 基準電圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001159923A true JP2001159923A (ja) | 2001-06-12 |
Family
ID=18373366
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34496599A Withdrawn JP2001159923A (ja) | 1999-12-03 | 1999-12-03 | 基準電圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001159923A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007066043A (ja) * | 2005-08-31 | 2007-03-15 | Ricoh Co Ltd | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
| JP2007066046A (ja) * | 2005-08-31 | 2007-03-15 | Ricoh Co Ltd | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
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