FR3048304A1 - Puce electronique a transistors a grilles avant et arriere - Google Patents

Puce electronique a transistors a grilles avant et arriere Download PDF

Info

Publication number
FR3048304A1
FR3048304A1 FR1651576A FR1651576A FR3048304A1 FR 3048304 A1 FR3048304 A1 FR 3048304A1 FR 1651576 A FR1651576 A FR 1651576A FR 1651576 A FR1651576 A FR 1651576A FR 3048304 A1 FR3048304 A1 FR 3048304A1
Authority
FR
France
Prior art keywords
type
region
doped
transistor
box
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1651576A
Other languages
English (en)
Other versions
FR3048304B1 (fr
Inventor
Philippe Galy
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Priority to FR1651576A priority Critical patent/FR3048304B1/fr
Priority to US15/229,746 priority patent/US9660034B1/en
Publication of FR3048304A1 publication Critical patent/FR3048304A1/fr
Application granted granted Critical
Publication of FR3048304B1 publication Critical patent/FR3048304B1/fr
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Abstract

L'invention concerne une puce électronique comprenant des transistors MOS de type SOI sur isolant (TA, TB, TC) disposés sur des premiers caissons adaptés à être polarisés (52A, 52B, 52C), tous dopés d'un premier type de conductivité, chaque premier caisson incluant sous l'isolant de chaque transistor une région de grille arrière (68A, 68B, 68C) dopée plus fortement que le premier caisson, les premiers caissons étant disjoints et inclus dans un deuxième caisson adapté à être polarisé (54), dopé d'un deuxième type de conductivité.

Description

PUCE ÉLECTRONIQUE À TRANSISTORS À GRILLES AVANT ET ARRIÈRE
Domaine
La présente demande concerne les puces électroniques, et plus particulièrement les puces électroniques comprenant des points mémoire et des transistors MOS de type semiconducteur sur isolant (SOI) ayant des grilles avant et arrière.
Exposé de 1'art antérieur
Dans une puce électronique en fonctionnement, des transistors MOS sont successivement dans des états bloqué et passant afin de réaliser des fonctions telles que des opérations logiques. L'état bloqué ou l'état passant d'un transistor dépend de la tension appliquée entre une grille disposée au-dessus d'une zone de formation de canal, ou grille avant, et une source du transistor. Lorsque la tension est supérieure en valeur absolue à une tension de seuil de grille avant, le transistor est passant. Le transistor est dans un état bloqué lorsque la tension est inférieure à la tension de seuil.
Lorsque le transistor a une structure de type silicium sur isolant SOI (de l'anglais "Silicon On Insulator"), c'est-à-dire que le transistor est formé dans et sur une couche mince de silicium recouvrant une couche isolante disposée sur un support, une grille arrière peut être formée sous le transistor. Cette grille arrière est une région dopée séparée du transistor par la couche isolante. Des caractéristiques telles que la tension de seuil de grille avant du transistor dépendent alors de 1'épaisseur de la couche isolante, du type de dopage de la grille arrière et du potentiel appliqué sur la grille arrière. L'application d'un potentiel sur la grille arrière permet d'accélérer le fonctionnement du transistor ou de diminuer sa consommation. La grille arrière peut en outre permettre de faire fonctionner le transistor en point mémoire.
Diverses solutions ont été proposées pour la réalisation de transistors à grilles avant et arrière. Ces solutions posent divers problèmes de mise en oeuvre. Résumé
Ainsi, un mode de réalisation prévoit une puce électronique comprenant des transistors MOS de type SOI sur isolant disposés sur des premiers caissons adaptés à être polarisés, tous dopés d'un premier type de conductivité, chaque premier caisson incluant sous l'isolant de chaque transistor une région de grille arrière dopée plus fortement que le premier caisson, les premiers caissons étant disjoints et inclus dans un deuxième caisson adapté à être polarisé, dopé d'un deuxième type de conductivité.
Selon un mode de réalisation, une des régions de grille arrière est dopée du deuxième type de conductivité et est adjacente à une région surdopée du premier type de conductivité située sous l'isolant des transistors MOS.
Selon un mode de réalisation, ladite région de grille arrière est entièrement disposée sous une zone de formation de canal.
Selon un mode de réalisation, chacune de ladite région de grille arrière et de ladite région surdopée est en partie disposée au-dessous d'une zone de formation de canal.
Selon un mode de réalisation, ladite région surdopée est entourée par ladite région de grille arrière et est située au-dessous d'une partie centrale d'une zone de formation de canal.
Selon un mode de réalisation, ladite région surdopée est dopée de type P à un niveau de dopage supérieur à 10-L9 atomes/cm^ et ladite région de grille arrière est dopée de type N à un niveau de dopage supérieur à 1C)19 atomes/cm-^.
Selon un mode de réalisation, les transistors MOS sur isolant sont de type FDSOI.
Un autre mode de réalisation prévoit un procédé de réalisation d'une puce électronique, dans lequel ladite région de grille arrière et ladite région surdopée sont obtenues par des implantations ioniques en recouvrement partiel.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1 représente une vue en coupe partielle et schématique d'une puce électronique à transistors à grilles avant et arrière ; la figure 2 est une vue en coupe schématique partielle d'un mode de réalisation d'une puce électronique à transistors à grilles avant et arrière ; la figure 3 est une vue en coupe, partielle et schématique, d'un mode de réalisation d'une puce comprenant un transistor à grilles avant et arrière ; la figure 4 est une vue en coupe partielle et schématique d'un autre mode de réalisation d'une puce comprenant un transistor à grilles avant et arrière ; et les figures 5A et 5B illustrent schématiquement un autre mode de réalisation d'une puce comprenant un transistor à grilles avant et arrière.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, les diverses figures ne sont pas tracées à l'échelle. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position relative, tels que les ternes "sur", "sous", "au-dessus", "au-dessous", "supérieur", "inférieur", etc., il est fait référence à l'orientation de l'élément concerné dans les figures concernées.
La figure 1 représente une vue en coupe partielle et schématique de transistors à grilles avant et arrière réalisés dans une portion d'une puce électronique 1.
Dans la partie supérieure d'une tranche de silicium 3, des caissons 5 dopés de type P sont juxtaposés avec des caissons 7 dopés de type N. Seuls un caisson 5 et un caisson 7 sont représentés en figure 1. Le caisson 5 de type P est muni d'une zone de contact 9 et le caisson 7 de type N est muni d'une zone de contact 11. Les zones de contact 9 et 11 sont reliées à des noeuds respectifs 13 et 15 d'application de potentiels Vp et Vjg.
Une zone 17 plus fortement dopée de type P que le caisson 5 est située dans une partie supérieure du caisson 5. La zone dopée 17 est située au-dessous d'un transistor MOS Tl à canal N de type SOI. Le transistor Tl comprend sur un isolant 19 une zone de source 21 et une zone de drain 23 séparées par une zone de formation de canal 25 disposée sous un empilement de grille avant 27. La zone dopée 17 constitue une grille arrière du transistor Tl.
Un transistor MOS T2 à canal P de type SOI est situé au-dessus du caisson 7 dans une disposition similaire à celle du transistor Tl au-dessus du caisson 5. Le caisson 7 inclut sous le transistor T2 une zone dopée 29 plus fortement dopée de type N que le caisson 7. Le transistor T2 comprend sur un isolant 31 une zone de formation de canal 33 qui s'étend entre une zone de drain 35 et une zone de source 37 sous un empilement de grille avant 39. La zone dopée 29 constitue une grille arrière du transistor T2.
Les transistors Tl et T2 et les zones de contact 9 et 11 sont séparés par des tranchées d'isolement 41 pénétrant dans les caissons P et N, 5 et 7.
Des connexions entre les transistors Tl et T2 permettent de constituer des circuits logiques. A titre d'exemple, un transistor Tl et un transistor T2 sont réunis en un inverseur couplant deux noeuds A et B. L'inverseur est alimenté entre un potentiel haut VDD et un potentiel de référence tel qu'une masse GND.
Au cours du fonctionnement de l'inverseur, on cherche à optimiser les potentiels Vp et V^ afin d'accélérer le fonctionnement de l'inverseur ou de diminuer sa consommation. En particulier, l'application d'un potentiel Vp positif sur le caisson 5 associé au transistor Tl, c'est-à-dire sur la grille arrière de ce transistor, permet d'accélérer le fonctionnement du transistor Tl à canal N. L'application d'un potentiel négatif Vn sur le caisson 7 permet d'accélérer le fonctionnement du transistor T2 à canal P. La jonction P-N entre les caissons 5 et 7 se trouve alors polarisée en direct et un courant de fuite apparaît entre les caissons 5 et 7. De ce fait, la tension appliquée entre les caissons 5 et 7 ne peut dépasser environ 0,3 V et l'accélération possible du fonctionnement de l'inverseur est limitée.
Les transistors Tl et T2 peuvent être utilisés comme points mémoire. De tels points mémoire sont programmables et effaçables par des variations des potentiels Vp et V^ appliqués sur les caissons. L'existence de la jonction P-N entre les caissons 5 et 7 limite les possibilités d'application de ces potentiels entre des caissons 5 et 7 voisins.
On souhaite réaliser une puce électronique comportant des transistors à grilles avant et arrière disposés sur des caissons et appliquer entre caissons voisins des tensions variables de sens variables pouvant atteindre par exemple une dizaine de volts.
La figure 2 est une vue en coupe schématique partielle d'un mode de réalisation d'une portion de puce électronique 50 comprenant des transistors à grilles avant et arrière. On a représenté des transistors de type SOI, TA, TB et TC, destinés à fonctionner en transistor logique pour le transistor TA et en points mémoire pour les transistors TB et TC.
Des premiers caissons 52A, 52B et 52C sont tous dopés de type P. Ces caissons sont disjoints et sont inclus dans la partie supérieure d'un deuxième caisson 54 dopé de type N. Le caisson 54 est formé dans une partie supérieure d'une tranche semiconductrice 55 dopée de type P, par exemple en silicium. Des portions 54A (dopées du type N ici) du caisson 54 sont disposées entre les caissons 52A et 52B et entre les caissons 52B et 52C. Deux diodes tête-bêche sont ainsi formées entre deux caissons adjacents. Le caisson 54 est relié par une zone de contact 56 (N+) , plus fortement dopée de type N que le caisson 54, à un noeud d'application d'un potentiel positif VMAX. Chacun des caissons 52A, 52B et 52C est doté d'une zone de contact respective 57A, 57B et 57C (P+) , plus fortement dopée du type P que le caisson, et est polarisable à un potentiel respectif VBA, VBB et VBC.
Un transistor MOS TA à canal N est situé sur le caisson 52A. Le transistor TA comprend, sur un isolant 58A, une zone de formation de canal 60A qui s'étend sous une grille avant 62A entre une zone de source 64A et une zone de drain 66A. Le caisson 52A comprend sous le transistor TA une région de grille arrière 68A plus fortement dopée de type P que le caisson 52A.
Sur le caisson 52B, le transistor MOS TB à canal P comprend, sur un isolant 58B, une zone de formation de canal 60B qui s'étend sous une grille avant 62B entre des zones de source 64B et de drain 66B. Le caisson 52B comprend sous le transistor TB une région de grille arrière 68B plus fortement dopée de type P que le caisson 52B.
Sur le caisson 52C, le transistor MOS TC à canal P comprend, sur un isolant 58C, une zone de formation de canal 60C sous une grille avant 62C entre des zones de source 64C et de drain 66C. Le caisson 52C comprend, sous le transistor TC, une région de grille arrière 68C dopée de type N.
Les zones de contact 56 et 57A sont séparées par une tranchée d'isolement 70. Les zones de contact 57A, 57B, 57C sont respectivement séparées des transistors TA, TB et TC par des tranchées d'isolement 70. On peut prévoir un mode de réalisation sans tranchée d'isolement entre les transistors TA et TB et entre les transistors TB et TC, les caissons 52A, 52B et 52C étant alors séparés par les portions 54A du caisson 54. A titre d'exemple, les transistors TA, TB et TC sont de type SOI complètement dépiété, dit FDSOI (de l'anglais "Fully Depleted SOI"), c'est-à-dire que la zone de formation de canal est en silicium intrinsèque d'épaisseur inférieure à 15 nm. A titre d'exemple, la couche d'isolant a une épaisseur comprise entre 10 et 30 nm.
En fonctionnement, un potentiel de référence, par exemple la masse GND, est appliqué sur la tranche semiconduc-trice 55. Le potentiel VMAX appliqué sur le caisson 54 dopé N est supérieur, ou égal à 0,3 V près, aux potentiels susceptibles d'être appliqués sur les caissons 52A, 52B et 52C. A titre d'exemple, le potentiel VMAX est supérieur à 5 V.
Lors de l'utilisation du transistor TA, on peut ainsi appliquer sur le caisson 52A et donc sur la grille arrière du transistor TA tout potentiel VBA de valeur inférieure, ou égale à 0,3 V près, au potentiel VMAX. En particulier, un potentiel élevé, par exemple supérieur à 4 V, peut être appliqué sur la grille arrière du transistor TA, ce qui permet un fonctionnement particulièrement rapide du transistor TA. Un potentiel fortement négatif, par exemple inférieur à -4 V, peut aussi être appliqué afin de diminuer la consommation du transistor TA.
Pour programmer le transistor TB utilisé en point mémoire, on applique une tension entre la grille arrière 68B et la source 64B, ou tension de grille arrière, élevée. Ceci permet de stocker des charges dans la zone de formation de canal 60B.
Pour effacer le point mémoire, on applique temporairement une tension de grille arrière nulle ou négative.
Pour programmer le transistor TC utilisé en point mémoire, on applique une tension élevée entre d'une part le caisson 52C et d'autre part la source 64C et le drain 66C. La région de grille arrière 68C acquiert une charge au travers de la jonction P-N située entre le caisson 52C et la région 68C. Pour effacer le point mémoire, on applique un potentiel fortement négatif sur le caisson 52C, par exemple un potentiel inférieur à -8 V afin que la tension entre la région 68C et le caisson 52C soit supérieure à la tension d'avalanche de la jonction P-N correspondante. On peut aussi attendre l'élimination des charges par fuite au travers de cette jonction P-N.
Ainsi, un potentiel positif élevé peut être appliqué sur le caisson situé sous l'un des transistors quel que soit le potentiel appliqué sur les caissons voisins.
Dans la zone de la puce située au-dessus du caisson N 54, les transistors sont tous formés au-dessus de caissons dopés de type P. Ceci permet d'appliquer sur le caisson N un potentiel VMAX particulièrement élevé et d'obtenir des caissons P particulièrement rapprochés. A titre d'exemple, les distances entre caissons P voisins sont inférieures à 200 nm.
Le transistor TC a été décrit dans le cadre d'un fonctionnement en point mémoire. Si on veut utiliser en transistor logique un transistor du type du transistor TC, c'est-à-dire un transistor doté d'une grille arrière dopée de type N incluse dans un caisson P, un problème se pose lorsque l'on fait varier le potentiel du caisson 52C entre une valeur élevée et une valeur plus faible. En effet, la jonction P-N entre le caisson 52C et la région de grille arrière 68C se trouve polarisée en inverse et le potentiel de la grille arrière reste à la valeur élevée. On souhaite donc réaliser un transistor ayant une grille arrière de type N situé au-dessus d'un caisson dopé de type P, dans lequel on puisse diminuer rapidement le potentiel de la grille arrière.
La figure 3 est une vue en coupe, partielle et schématique, d'une portion de puce 80 similaire à la portion de la puce 50 décrite en relation avec la figure 2, comprenant un transistor muni d'une région de grille arrière dopée de type N située dans un caisson dopé de type P.
La puce 80 comprend un premier caisson 52 dopé de type P inclus en partie supérieure d'un deuxième caisson 54 dopé de type N. Le caisson 54 est situé dans la partie supérieure d'une tranche semiconductrice 55 dopée de type P, par exemple en silicium. Le caisson 54 est relié par une zone de contact 56 (N+) , plus fortement dopée du type N que le caisson 54, à un noeud d'application du potentiel VMAX. Le caisson 52 est relié par une zone de contact 57 (P+), plus fortement dopée du type P que le caisson 57, à un noeud d'application d'un potentiel VB. Un transistor MOS T10, à canal P de type SOI, de préférence FDSOI, comprend, sur un isolant 58, une zone de formation de canal 60 qui s'étend sous un empilement de grille 62 entre une zone de source 64 et une zone de drain 66. Les zones de contact 56 et 57 et le transistor T10 sont séparés par des tranchées d'isolement 70. Une région de grille arrière 68 plus fortement dopée du type N (N+) que le caisson 52 est disposée dans la partie supérieure du caisson 52 du type P et est située sous l'isolant 58 au-dessous du transistor T10.
Une région 84 surdopée de type P, P+, c'est-à-dire plus fortement dopée de type P que le caisson 52, adjacente à la région de grille arrière 68, est située sous l'isolant 58. La zone de fomation de canal est entièrement située au-dessus de la région de grille arrière 68, et la région surdopée 84 est située au-dessous d'une partie de la zone de source 64 (comme représenté en figure 3) et/ou de la zone de drain 66.
Lorsque le transistor T10 est en fonctionnement, si on provoque une diminution du potentiel VB appliqué sur le caisson 52 entre une valeur élevée et une valeur plus faible, comme on l'a vu précédemment, en l'absence de la région surdopée 84, le potentiel de la grille arrière 68 conservera une valeur élevée.
Grâce à la présence de la région surdopée 84, des charges peuvent circuler dans les deux sens à travers la jonction Ρ+-Ν+ entre les régions 68 et 84. De ce fait, le potentiel de la région de grille arrière N+ 68 suit avec une très faible constante de temps le potentiel VB du caisson 52. Ainsi, la prévision d'une région surdopée 84 permet d'appliquer sur la grille arrière 68 du transistor T10 tout potentiel variable inférieur, ou égal à 0,3 V près, au potentiel VMAX appliqué au caisson 54.
La région surdopée P+ 84 a par exemple un niveau de dopage compris entre 10^ et 10^0 atomes/cm^ et la région de grille arrière N+ 68 a un niveau de dopage compris entre 10^ et 1020 atomes/cm^, voire 10^1 atomes/cm^. De préférence, les implantations destinées à la formation de la région N+ 68 et de la région P+ 84 sont légèrement en recouvrement. Il en résulte, au niveau de la jonction P+-N+, une région dégénérée contenant à la fois des atomes dopants de type N à un niveau supérieur à 10^-9 atomes/cm^ et des atomes dopants de type P à un niveau supérieur à 10^9 atomes/cm^. Cette région dégénérée a une structure cristalline très perturbée propre à dégrader les caractéristiques de la jonction P+-N+ et à la rendre passante dans les deux sens.
Par ailleurs, à titre d'exemple, le caisson P 52 peut avoir un niveau de dopage compris entre 10-*-^ et 10^-7 atomes/cm^· Le caisson N 54 peut avoir un niveau de dopage compris entre 1C)16 et 1017 atomes/cm^.
On notera que la région surdopée 84 peut jouer le rôle d'une portion de grille arrière, comme ceci va être décrit à titre d'exemple en relation avec les figures suivantes.
Les figures 4 et 5A sont des vues en coupe partielles schématiques d'exemples de portions de puces comprenant des transistors à grille arrière dopée de type N. La figure 5B est une vue en coupe d'une région de grille arrière, selon un plan B-B représenté en figure 5A.
La partie de puce représentée en figure 4 est similaire à la partie de puce visible en coupe partielle en figure 3. La région surdopée 84 du transistor T10 a été remplacée par une région surdopée 84D de disposition différente. La région 84D est située sous l'isolant 58 en partie au-dessous de la zone de drain 66 et en partie au-dessous de la zone de formation de canal 60 du transistor. La région de grille arrière est située en partie au-dessous de la zone de formation de canal.
La partie de puce illustrée en figure 5A est similaire à la partie visible en coupe partielle en figure 3. La région surdopée 84 a été remplacée par une région surdopée 84E, entourée en vue de dessus (figure 5B) de la région 68 dopée de type N. La région surdopée 84E occupe une partie centrale au-dessous de la zone de formation de canal 60 visible en pointillés en figure 5A.
Les régions de type N 68 de type P 84 de chacun des transistors illustrés en figures 4, 5A et 5B forment ensemble une grille arrière. Leur disposition détermine les caractéristiques du transistor telles que la tension de seuil de grille avant, ou la manière dont le courant entre drain et source varie en fonction des potentiels VB et VF appliqués sur les grilles avant et arrière. Ainsi, on peut obtenir avantageusement des transistors de caractéristiques optimisées, particulièrement rapides ou de consommations énergétiques particulièrement faibles.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, bien que, dans les modes de réalisation décrits, des premiers caissons disjoints de type P soient inclus dans un deuxième caisson de type N polarisé à un potentiel positif VMAX, les premiers caissons disjoints peuvent être de type N inclus dans un deuxième caisson de type P polarisé à un potentiel négatif VMIN. Le potentiel VMIN est alors inférieur, ou égal à une tension près liée à la chute de tension d'une jonction P-N, aux potentiels appliqués sur les premiers caissons.
Bien que, dans des modes de réalisation décrits, une seule région surdopée 84 soit juxtaposée à une région de grille arrière 68, deux ou plusieurs régions surdopées peuvent être disposées sous l'isolant en contact avec la région de grille arrière. A titre d'exemple deux régions surdopées peuvent être disposées symétriquement sous les zones de drain et de source du transistor.
De plus, bien que les transistors décrits soient à base de silicium, d'autres semiconducteurs pourraient être utilisés.

Claims (8)

  1. REVENDICATIONS
    1. Puce électronique comprenant des transistors MOS de type SOI sur isolant (TA, TB, TC ; T10) disposés sur des premiers caissons adaptés à être polarisés (52 ; 52A, 52B, 52C), tous dopés d'un premier type de conductivité, chaque premier caisson incluant sous l'isolant de chaque transistor une région de grille arrière (68 ; 68A, 68B, 68C) dopée plus fortement que le premier caisson, les premiers caissons étant disjoints et inclus dans un deuxième caisson adapté à être polarisé (54) , dopé d'un deuxième type de conductivité.
  2. 2. Puce électronique selon la revendication 1, dans laquelle une des régions de grille arrière (68) est dopée du deuxième type de conductivité et est adjacente à une région surdopée (84) du premier type de conductivité située sous l'isolant (58) des transistors MOS.
  3. 3. Puce électronique selon la revendication 2, dans laquelle ladite région de grille arrière (68) est entièrement disposée sous une zone de formation de canal (60).
  4. 4. Puce électronique selon la revendication 2, dans laquelle chacune de ladite région de grille arrière et de ladite région surdopée (84D) est en partie disposée au-dessous d'une zone de formation de canal (60).
  5. 5. Puce électronique selon la revendication 2, dans laquelle ladite région surdopée (84E) est entourée par ladite région de grille arrière (68) et est située au-dessous d'une partie centrale d'une zone de formation de canal (60).
  6. 6. Puce électronique selon l'une quelconque des revendications 2 à 5, dans laquelle ladite région surdopée (84 ; 84D ; 84E) est dopée de type P à un niveau de dopage supérieur à 10^-9 atomes/cm^ et ladite région de grille arrière (68) est dopée de type N à un niveau de dopage supérieur à 10^-9 atomes/cm^.
  7. 7. Puce électronique selon l'une quelconque des revendications 1 à 6, dans laquelle les transistors MOS sur isolant sont de type FDSOI.
  8. 8. Procédé de réalisation d'une puce électronique selon l'une quelconque des revendications 2 à 7, dans lequel ladite région de grille arrière (68) et ladite région surdopée (84) sont obtenues par des implantations ioniques en recouvrement partiel.
FR1651576A 2016-02-25 2016-02-25 Puce electronique a transistors a grilles avant et arriere Expired - Fee Related FR3048304B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1651576A FR3048304B1 (fr) 2016-02-25 2016-02-25 Puce electronique a transistors a grilles avant et arriere
US15/229,746 US9660034B1 (en) 2016-02-25 2016-08-05 Electronic chip comprising transistors with front and back gates

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1651576A FR3048304B1 (fr) 2016-02-25 2016-02-25 Puce electronique a transistors a grilles avant et arriere
FR1651576 2016-02-25

Publications (2)

Publication Number Publication Date
FR3048304A1 true FR3048304A1 (fr) 2017-09-01
FR3048304B1 FR3048304B1 (fr) 2019-03-15

Family

ID=55650587

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1651576A Expired - Fee Related FR3048304B1 (fr) 2016-02-25 2016-02-25 Puce electronique a transistors a grilles avant et arriere

Country Status (2)

Country Link
US (1) US9660034B1 (fr)
FR (1) FR3048304B1 (fr)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3053834B1 (fr) * 2016-07-05 2020-06-12 Stmicroelectronics Sa Structure de transistor
US9941301B1 (en) * 2016-12-22 2018-04-10 Globalfoundries Inc. Fully depleted silicon-on-insulator (FDSOI) transistor device and self-aligned active area in FDSOI bulk exposed regions
US11107918B2 (en) * 2019-05-13 2021-08-31 Mediatek Singapore Pte. Ltd. Semiconductor structure for fully depleted silicon-on-insulator (FDSOI) transistor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120146147A1 (en) * 2010-12-09 2012-06-14 International Business Machines Corporation Pseudo Butted Junction Structure for Back Plane Connection
WO2012160071A1 (fr) * 2011-05-24 2012-11-29 Commissariat à l'énergie atomique et aux énergies alternatives Circuit integre realise en soi comprenant des cellules adjacentes de differents types
US20130001665A1 (en) * 2011-06-23 2013-01-03 Huilong Zhu Mosfet and method for manufacturing the same
US20130214356A1 (en) * 2012-02-16 2013-08-22 International Business Machines Corporation Mosfet with work function adjusted metal backgate
WO2014131461A1 (fr) * 2013-02-28 2014-09-04 Commissariat à l'énergie atomique et aux énergies alternatives Circuit intégré sti double comprenant des transistors fdsoi et procédé de fabrication

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242950A (ja) * 2006-03-09 2007-09-20 Toshiba Corp 半導体記憶装置
US7759714B2 (en) * 2007-06-26 2010-07-20 Hitachi, Ltd. Semiconductor device
US8994085B2 (en) * 2012-01-06 2015-03-31 International Business Machines Corporation Integrated circuit including DRAM and SRAM/logic
US20150001623A1 (en) * 2013-06-26 2015-01-01 Tsinghua University Field effect transistor and method for forming the same
JP6076224B2 (ja) * 2013-09-05 2017-02-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120146147A1 (en) * 2010-12-09 2012-06-14 International Business Machines Corporation Pseudo Butted Junction Structure for Back Plane Connection
WO2012160071A1 (fr) * 2011-05-24 2012-11-29 Commissariat à l'énergie atomique et aux énergies alternatives Circuit integre realise en soi comprenant des cellules adjacentes de differents types
US20130001665A1 (en) * 2011-06-23 2013-01-03 Huilong Zhu Mosfet and method for manufacturing the same
US20130214356A1 (en) * 2012-02-16 2013-08-22 International Business Machines Corporation Mosfet with work function adjusted metal backgate
WO2014131461A1 (fr) * 2013-02-28 2014-09-04 Commissariat à l'énergie atomique et aux énergies alternatives Circuit intégré sti double comprenant des transistors fdsoi et procédé de fabrication

Also Published As

Publication number Publication date
FR3048304B1 (fr) 2019-03-15
US9660034B1 (en) 2017-05-23

Similar Documents

Publication Publication Date Title
EP2750180B1 (fr) Circuit intégré comprenant une cellule d'arbre d'horloge
EP2685500A1 (fr) Circuit integré sur soi comprenant un thyristor (scr) de protection contre des décharges électrostatiques
EP2279520B1 (fr) Procédé de fabrication de transistors mosfet complémentaires de type p et n
FR2953641A1 (fr) Circuit de transistors homogenes sur seoi avec grille de controle arriere enterree sous la couche isolante
FR2558010A1 (fr) Procede pour la fabrication de transistors mos complementaires a basses tensions de seuil dans des circuits integres a haute densite et structure resultant de ce procede
EP2784817A1 (fr) Procédé de commande d'un circuit intégré
FR3005203A1 (fr) Circuit integre sur soi comprenant un transistor de protection contre des decharges electrostatiques
EP2573808A1 (fr) Circuit integré en technologie FDSOI avec partage de caisson et moyens de polarisation des plans de masse de dopage opposés présents dans un même caisson
FR2993405A1 (fr) Circuit integre sur soi comprenant un transistor de protection sous-jacent
FR3048304A1 (fr) Puce electronique a transistors a grilles avant et arriere
EP3629380A1 (fr) Structure de diode
FR2957193A1 (fr) Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante
EP0581625B1 (fr) Composant életronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant
FR2689683A1 (fr) Dispositif semiconducteur à transistors complémentaires.
FR2999802A1 (fr) Cellule cmos realisee dans une technologie fd soi
FR3009432A1 (fr) Circuit integre sur soi muni d'un dispositif de protection contre les decharges electrostatiques
EP2750179B1 (fr) Circuit intégré comprenant une cellule d'arbre d'horloge
FR3068507A1 (fr) Realisation de regions semiconductrices dans une puce electronique
FR2953062A1 (fr) Diode de protection bidirectionnelle basse tension
EP3232479A1 (fr) Structure de diode
WO2014057112A1 (fr) Circuit integre comportant des transistors avec des tensions de seuil differentes
FR2957457A1 (fr) Procede de fabrication d'un point memoire anti-fusible
FR2981503A1 (fr) Transistor mos non sujet a l'effet hump
FR3067516A1 (fr) Realisation de regions semiconductrices dans une puce electronique
FR3021458A1 (fr) Inverseur cmos photonique

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20170901

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 5

ST Notification of lapse

Effective date: 20211005