JP2011049212A - 半導体集積回路 - Google Patents

Abstract

【課題】回路設計の余裕を拡大すること。
【解決手段】半導体集積回路１００は、トランジスタ１２４ａ，１２４ｂと、検出回路１３１と、バイアス生成回路１３２と、を備えている。トランジスタ１２４ａおよびトランジスタ１２４ｂは、基板にバイアスが印加される。検出回路１３１は、トランジスタ１２４ａおよびトランジスタ１２４ｂの閾値電圧を検出する。バイアス生成回路１３２は、検出回路１３１による検出結果に基づいてバイアスを生成する。
【選択図】図１

Description

本発明は、半導体集積回路に関する。

近年、通信網は高速、大容量化の一途をたどっており、高速な電気信号の増幅や波形整形などのために回路規模が増大する傾向にある。また、回路における低消費電力化が急務となっているため、回路設計には厳しい条件が求められている。また、高速な電気信号の増幅や波形整形を行うために、回路構成は、たとえば増幅回路などを複数直列に接続する多段構成となる場合が多い（たとえば、下記特許文献１，２参照。）。

特開２００８−２３６５１５号公報 特開２００６−２７９５９９号公報

しかしながら、上述した従来技術では、回路に含まれるトランジスタのプロセスばらつきによってトランジスタの閾値電圧が変動すると、回路設計の余裕が小さくなるという問題がある。特に、低消費電力化との両立を図った半導体集積回路においては、トランジスタの閾値電圧に変動が生じると直流電位設計がより困難となる。

開示の半導体集積回路は、上述した問題点を解消するものであり、回路設計の余裕を拡大することを目的とする。

上述した課題を解決し、目的を達成するため、開示技術は、基板にバイアスが印加され、カスコード接続となっているトランジスタと、前記トランジスタの閾値電圧を検出する検出回路と、前記検出回路による検出結果に基づいて前記バイアスを生成するバイアス生成回路と、を備えることを要件とする。

開示の半導体集積回路によれば、回路設計の余裕を拡大することができるという効果を奏する。

実施の形態１にかかる半導体集積回路を示す回路図である。 プロセスばらつきによるトランジスタにおける閾値電圧の変動の一例を示すグラフである。 プロセスばらつきによる半導体集積回路の各点における電位の一例を示す図である。 トランジスタの基板に印加するバイアスに対する閾値電圧の変化を示すグラフである。 バイアスに対する図１のＢ点の電位の変化を示すグラフである。 図１に示した半導体集積回路を適用したパラレル−シリアル変換器の一例を示す図である。 実施の形態２にかかる半導体集積回路を示す回路図である。 図７に示した半導体集積回路の変形例を示す回路図である。 実施の形態３にかかる半導体集積回路を示す回路図である。 図９に示した半導体集積回路の変形例を示す回路図である。 トランジスタの基板に流れる電流のバイアスに対する特性を示すグラフである。 半導体集積回路の他の例１を示す回路図である。 半導体集積回路の他の例２を示す回路図である。

以下に添付図面を参照して、開示技術の好適な実施の形態を詳細に説明する。

（実施の形態１）
図１は、実施の形態１にかかる半導体集積回路を示す回路図である。図１に示すように、実施の形態１にかかる半導体集積回路１００は、電源１０１と、経路１０２ａと、経路１０２ｂと、第一増幅回路１１０と、第二増幅回路１２０と、検出回路１３１と、バイアス生成回路１３２と、を備えている。電源１０１は、第一増幅回路１１０および第二増幅回路１２０へ電圧を供給する。経路１０２ａ，１０２ｂは、第一増幅回路１１０によって増幅された信号を第二増幅回路１２０へ出力する経路である。

第一増幅回路１１０は、抵抗１１１と、抵抗１１２ａ，１１２ｂと、トランジスタ１１３ａ，１１３ｂと、電流源１１４と、入力端子１１５ａ，１１５ｂと、を備えている。抵抗１１１は、一端が電源１０１に接続され、他端が抵抗１１２ａおよび抵抗１１２ｂに接続されている。抵抗１１２ａは、一端が抵抗１１１に接続され、他端がトランジスタ１１３ａのドレインに接続されている。抵抗１１２ｂは、一端が抵抗１１１に接続され、他端がトランジスタ１１３ｂのドレインに接続されている。

トランジスタ１１３ａ，１１３ｂは、差動対トランジスタである。トランジスタ１１３ａのドレインは抵抗１１２ａに接続され、トランジスタ１１３ａのソースは電流源１１４に接続され、トランジスタ１１３ａのゲートは入力端子１１５ａに接続されている。トランジスタ１１３ｂのドレインは抵抗１１２ｂに接続され、トランジスタ１１３ｂのソースは電流源１１４に接続され、トランジスタ１１３ｂのゲートは入力端子１１５ｂに接続されている。

電流源１１４は、一端がトランジスタ１１３ａおよびトランジスタ１１３ｂの各ソースに接続され、他端が接地されている。抵抗１１２ａとトランジスタ１１３ａとの間には、第二増幅回路１２０への経路１０２ａが接続されている。抵抗１１２ｂとトランジスタ１１３ｂとの間には、第二増幅回路１２０への経路１０２ｂが接続されている。

入力端子１１５ａおよび入力端子１１５ｂへ入力された信号は、トランジスタ１１３ａおよびトランジスタ１１３ｂの各ゲートに印加される。これにより、入力された信号に応じて抵抗１１２ａ，１１２ｂから電流源１１４へ電流が生じる。このため、増幅された信号が経路１０２ａ，１０２ｂを介して第二増幅回路１２０へ出力される。

第二増幅回路１２０は、抵抗１２１ａ，１２１ｂと、トランジスタ１２２ａ，１２２ｂ，１２４ａ，１２４ｂと、電源１２３ａ，１２３ｂと、電流源１２５と、出力端子１２６ａ，１２６ｂと、を備えている。抵抗１２１ａは、一端が電源１０１に接続され、他端がトランジスタ１２２ａのドレインに接続されている。抵抗１２１ｂは、一端が電源１０１に接続され、他端がトランジスタ１２２ｂのドレインに接続されている。

トランジスタ１２２ａ，１２２ｂは、差動対トランジスタである。トランジスタ１２２ａのドレインは抵抗１２１ａに接続され、トランジスタ１２２ａのソースはトランジスタ１２４ａのドレインに接続され、トランジスタ１２２ａのゲートは電源１２３ａに接続されている。トランジスタ１２２ｂのドレインは抵抗１２１ｂに接続され、トランジスタ１２２ｂのソースはトランジスタ１２４ｂのドレインに接続され、トランジスタ１２２ｂのゲートは電源１２３ｂに接続されている。

トランジスタ１２４ａ，１２４ｂは、差動対トランジスタである。トランジスタ１２４ａのドレインはトランジスタ１２２ａのソースに接続され、トランジスタ１２４ａのソースは電流源１２５に接続され、トランジスタ１２４ａのゲートは経路１０２ａに接続されている。トランジスタ１２４ｂのドレインはトランジスタ１２２ｂのソースに接続され、トランジスタ１２４ｂのソースは電流源１２５に接続され、トランジスタ１２４ｂのゲートは経路１０２ｂに接続されている。

トランジスタ１２４ａ，１２４ｂのそれぞれは、たとえばＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。なお、トランジスタ１１３ａ，１１３ｂ，１２２ａ，１２２ｂのそれぞれも、たとえばＭＯＳトランジスタである。トランジスタ１２４ａ，１２４ｂの基板には、バイアス生成回路１３２から出力されたバイアス（基板バイアス）が印加される。

出力端子１２６ａは、抵抗１２１ａとトランジスタ１２２ａのドレインとの間に接続されている。出力端子１２６ｂは、抵抗１２１ｂとトランジスタ１２２ｂのドレインとの間に接続されている。第一増幅回路１１０から経路１０２ａ，１０２ｂを介して出力された信号は、それぞれトランジスタ１２４ａ，１２４ｂの各ゲートに印加される。これにより、第一増幅回路１１０からの信号に応じて抵抗１２１ａ，１２１ｂから電流源１２５へ電流が生じる。このため、増幅された信号が出力端子１２６ａ，１２６ｂから出力される。

第二増幅回路１２０においては、トランジスタ１２２ａ，１２２ｂおよび電源１２３ａ，１２３ｂを挿入することで、トランジスタ１２４ａ，１２４ｂをカスコード接続とし、動作の高速化を図っている。この場合は、トランジスタ１２２ａ，１２４ａの間およびトランジスタ１２２ｂ，１２４ｂの間の各点（Ｃ点）の電位は、出力端子１２６ａ，１２６ｂにおける電位よりも低くなる。

この場合は、トランジスタ１２４ａ，１２４ｂの動作に必要なドレイン電圧を確保するためには、トランジスタ１２４ａ，１２４ｂと電流源１２５の間の点（Ｂ点）の電位も低くなるように設計する。Ｂ点の電位は、経路１０２ａ，１０２ｂにおける各点（Ａ点）の電位（トランジスタ１２４ａ，１２４ｂのゲート電圧）からトランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈだけ電圧降下した値である。ここで、閾値電圧Ｖｔｈは、ソース−ドレイン間に電流を流すために必要なゲート電圧である。

Ｂ点の電位を低く設計するために、ここでは第一増幅回路１１０の電源１０１の下に抵抗１１１を挿入している。たとえば電源１０１の電源電圧を１．２［Ｖ］とすると、Ａ点の直流電位Ｖａは、抵抗１１１の抵抗値Ｒｃ、抵抗１１２ａ，１１２ｂの抵抗値Ｒｏ、電流源１１４の電流値Ｉｒｅｆを用いて下記（１）式によって示すことができる。

Ｖａ＝１．２−（Ｉｒｅｆ×Ｒｃ）−（Ｉｒｅｆ／２×Ｒｏ） …（１）

上記（１）式において、抵抗１１１の抵抗値Ｒｃを８［Ω］、抵抗１１２ａ，１１２ｂの抵抗値Ｒｏを３０［Ω］、電流源１１４の電流値Ｉｒｅｆを２０［ｍＡ］とすると、Ａ点の直流電位Ｖａは０．７４［Ｖ］となる。トランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈを０．６４［Ｖ］とすると、Ｂ点の電位は０．１［Ｖ］となり、Ｂ点における直流電位設計の低電位側にも余裕がないことがわかる。

このような構成において、トランジスタ１２４ａ，１２４ｂの閾値電圧ＶｔｈのプロセスばらつきがあるとＢ点の直流電位設計の余裕が小さくなる。たとえば、トランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈがプロセスばらつきにより大きくなると、Ｂ点の電位が０［Ｖ］に近づき、電流源１２５を駆動するための電圧が不足し、第二増幅回路１２０の直流電位設計は成立しないことになる。

これに対して、半導体集積回路１００においては、検出回路１３１およびバイアス生成回路１３２によってトランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈのプロセスばらつきを補償する。具体的には、検出回路１３１は、トランジスタ１２４ａ，１２４ｂの閾値電圧を検出し、検出結果をバイアス生成回路１３２へ出力する。

バイアス生成回路１３２は、検出回路１３１から出力された検出結果に基づいてバイアスを生成する。バイアス生成回路１３２は、生成したバイアスを出力する。バイアス生成回路１３２から出力されたバイアスはトランジスタ１２４ａ，１２４ｂの各基板に印加される。トランジスタ１２４ａ，１２４ｂの各基板にバイアスが印加されると、トランジスタ１２４ａ，１２４ｂにおいてバイアス効果が生じる。

すなわち、トランジスタ１２４ａ，１２４ｂの空乏層幅が変化し、トランジスタ１２４ａ，１２４ｂの実質的な閾値電圧が変化する。これにより、トランジスタ１２４ａ，１２４ｂのプロセスばらつきによる閾値電圧Ｖｔｈの変動を補償することができる。このため、たとえばＢ点における直流電位設計の余裕を拡大することができる。

図２は、プロセスばらつきによるトランジスタにおける閾値電圧の変動の一例を示すグラフである。図２の横軸は、トランジスタ１２４ａ，１２４ｂの各ゲートに印加される電圧（ゲート電圧）を示している。図２の縦軸は、トランジスタ１２４ａ，１２４ｂの各ドレインに流れる電流（ドレイン電流）を示している。

特性２１１は、プロセスばらつきのないプロセスＴＹＰにおけるトランジスタ１２４ａ，１２４ｂのゲート電圧に対するドレイン電流の特性を示している。特性２１２は、プロセスＳＳにおけるトランジスタ１２４ａ，１２４ｂのゲート電圧に対するドレイン電流の特性を示している。特性２１３は、プロセスＦＦにおけるトランジスタ１２４ａ，１２４ｂのゲート電圧に対するドレイン電流の特性を示している。

閾値電圧Ｖｔｈ１は、プロセスＴＹＰにおけるトランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈ（基準閾値電圧）を示している。閾値電圧Ｖｔｈ２は、プロセスＳＳにおけるトランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈを示している。閾値電圧Ｖｔｈ３は、プロセスＦＦにおけるトランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈを示している。

特性２１１〜２１３に示すように、トランジスタ１２４ａ，１２４ｂのプロセスばらつき（プロセスＴＹＰ，ＳＳ，ＦＦ）によって、ゲート電圧に対するドレイン電流の特性が変動する。これにともなって、閾値電圧Ｖｔｈ１〜Ｖｔｈ３に示すように、トランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈも変動する。

図３は、プロセスばらつきによる半導体集積回路の各点における電位の一例を示す図である。図３に示すテーブル３００において、「Ｖｔｈ」の列は、図１のトランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈを示している。「Ａ」の列は、半導体集積回路１００のＡ点（図１参照）の電位を示している。「Ｂ」の列は、半導体集積回路１００のＢ点（図１参照）の電位を示している。たとえば半導体集積回路１００の製造プロセスがプロセスＴＹＰである場合は、閾値電圧Ｖｔｈが０．６４［Ｖ］（基準閾値電圧）となる。

また、製造プロセスがプロセスＳＳである場合は、Ｖｔｈが０．７４［Ｖ］となり、基準閾値電圧よりも大きくなる。そして、半導体集積回路１００のＢ点の電位が０．００［Ｖ］となり、Ｂ点における低電位側の直流電位設計の余裕がなくなる。この場合は、閾値電圧Ｖｔｈを補償することでＢ点における直流電位設計の余裕を拡大する。

また、製造プロセスがプロセスＦＦＳである場合は、Ｖｔｈが０．５０［Ｖ］となり、基準閾値電圧よりも小さくなる。そして、半導体集積回路１００のＢ点の電位が０．２４［Ｖ］となる。Ｂ点における高電位側の直流電位設計の余裕がない場合は、閾値電圧Ｖｔｈを補償することでＢ点における直流電位設計の余裕を拡大することができる。

図４は、トランジスタの基板に印加するバイアスに対する閾値電圧の変化を示すグラフである。図４の横軸は、トランジスタ１２４ａ，１２４ｂの各基板に印加するバイアスＶｂｓを示している。図４の縦軸はトランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈを示している。特性４００は、バイアスＶｂｓに対する閾値電圧Ｖｔｈの特性を示している。

特性４００に示すように、トランジスタ１２４ａ，１２４ｂの各基板に印加するバイアスＶｂｓを大きくするほど、トランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈが低くなる。閾値電圧Ｖｔｈは、たとえば下記（２）式によって示すことができる。

上記（２）式において、Ｖｔｈ＿ｒｅｆは、トランジスタ１２４ａ，１２４ｂにおける基板にバイアスが印加されない場合の閾値電圧Ｖｔｈを示している。また、ｑは素電荷、εｓは半導体の誘電率、Ｎａは不純物濃度、Ｃｏは単位面積当たりの酸化膜容量、２φｂは、反転に必要な表面ポテンシャルを示している。なお、ｑおよびεｓは定数であり、Ｎａ、Ｃｏおよび２φｂはトランジスタ１２４ａ，１２４ｂの製造プロセスによって決まる値である。

図５は、バイアスに対する図１のＢ点の電位の変化を示すグラフである。図５の横軸は、トランジスタ１２４ａ，１２４ｂの各基板に印加するバイアスＶｂｓ［Ｖ］を示している。図５の縦軸は、図１の半導体集積回路１００のＢ点における電位（Ｂ点電位）［Ｖ］を示している。特性５００は、半導体集積回路１００の製造プロセスがＳＳプロセス（閾値電圧Ｖｔｈ２＝０．７４［Ｖ］）である場合におけるバイアスＶｂｓ［Ｖ］に対するＢ点の電位の特性を示している。

特性５００に示すように、バイアスＶｂｓ［Ｖ］が０［Ｖ］である場合はＢ点電位がほぼ０［Ｖ］であるのに対して、たとえばバイアスＶｂｓ［Ｖ］を０．６［Ｖ］程度にすることでＢ点電位を０．０７［Ｖ］程度にすることができる。これにより、Ｂ点における直流電位設計の余裕を拡大することができる。

図６は、図１に示した半導体集積回路を適用したパラレル−シリアル変換器の一例を示す図である。図６において、図１に示した構成と同様の構成については同一の符号を付して説明を省略する。図６に示すように、パラレル−シリアル変換器６００は、入力端子６１１〜６１３と、増幅回路６１４と、セレクタ６２０と、半導体集積回路１００と、出力端子６３０と、を備えている。

入力端子６１１には、２０［Ｇｂｐｓ］のデータ信号（ＤＡＴＡ１）が入力される。入力端子６１２には、２０［Ｇｂｐｓ］のデータ信号（ＤＡＴＡ２）が入力される。入力端子６１３には、たとえば２０［ＧＨｚ］のクロック信号（ＣＬＫ）が入力される。セレクタ６２０は、入力端子６１３から入力されたクロック信号に同期して、入力端子６１１および入力端子６１２から入力された各データ信号を交互に選択して出力する。

セレクタ６２０から出力されたデータ信号は、半導体集積回路１００の第一増幅回路１１０へ入力される。また、入力端子６１３とセレクタ６２０との間には増幅回路６１４が設けられている。増幅回路６１４は、入力端子６１３から入力されたクロック信号を増幅し、増幅したクロック信号をセレクタ６２０へ出力する。

第一増幅回路１１０は、入力されたデータ信号を増幅して第二増幅回路１２０へ出力する。第二増幅回路１２０は、第一増幅回路１１０から出力されたデータ信号を増幅し、増幅したデータを出力端子６３０から出力する。出力端子６３０から出力されるデータ信号（ＤＡＴＡ）は、４０［Ｇｂｐｓ］のデータ信号になる。

なお、ここでは半導体集積回路１００の検出回路１３１およびバイアス生成回路１３２（図１参照）の図示を省略している。半導体集積回路１００は、第一増幅回路１１０および第二増幅回路１２０を有する多段回路であるが、トランジスタ１２４ａ，１２４ｂの閾値電圧のプロセスばらつきを補償することで直流電位設計に余裕がある。このため、半導体集積回路１００の低消費電力化を図ることができる。また、半導体集積回路１００の直流電位設計に余裕があることで、半導体集積回路１００の前段のセレクタ６２０における直流電位設計の自由度を向上させることもできる。

このように、実施の形態１にかかる半導体集積回路１００は、トランジスタ１２４ａ，１２４ｂにおける閾値電圧Ｖｔｈを検出し、検出結果に基づいて生成したバイアスをトランジスタ１２４ａ，１２４ｂの基板に印加する。これにより、閾値電圧Ｖｔｈのプロセスばらつきを補償し、回路設計の余裕を拡大することができる。

また、図１に示したように、トランジスタ１２４ａ，１２４ｂがカスコード接続となっている回路においては、低電位側の直流電位設計の余裕が小さくなる。このため、閾値電圧Ｖｔｈのプロセスばらつきを補償することで回路設計の余裕をより効果的に拡大することができる。また、図１に示したように、トランジスタ１２４ａ，１２４ｂが多段回路の後段回路（第二増幅回路１２０）に設けられている回路においては、低電位側の直流電位設計の余裕が小さくなる。このため、閾値電圧Ｖｔｈのプロセスばらつきを補償することで回路設計の余裕をより効果的に拡大することができる。

（実施の形態２）
図７は、実施の形態２にかかる半導体集積回路を示す回路図である。図７において、図１に示した構成と同様の構成については同一の符号を付して説明を省略する。図７に示すように、実施の形態２にかかる半導体集積回路１００は、図１に示した検出回路１３１としてのモニタトランジスタ７１１および電源７１２を備えている。

モニタトランジスタ７１１は、トランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈをモニタするためのトランジスタである。モニタトランジスタ７１１は、たとえばトランジスタ１２４ａ，１２４ｂと同じ電流密度のＭＯＳトランジスタである。また、モニタトランジスタ７１１は、トランジスタ１２４ａ，１２４ｂと同一のチップ上に形成されている。また、モニタトランジスタ７１１の基板は接地されている。

これにより、モニタトランジスタ７１１の閾値電圧は、基板にバイアスが印加されていない状態のトランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈを示す。また、モニタトランジスタ７１１のソースは接地され、モニタトランジスタ７１１のゲートはモニタトランジスタ７１１のドレインに接続され、モニタトランジスタ７１１のドレインは比較回路８１１に接続されている。これにより、モニタトランジスタ７１１の閾値電圧が比較回路８１１へ出力される。

電源７１２は、トランジスタ１２４ａ，１２４ｂのプロセスばらつきがない場合のトランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈ（基準閾値電圧）をバイアス生成回路１３２へ出力する。バイアス生成回路１３２は、モニタトランジスタ７１１のドレインから出力された閾値電圧と、電源７１２から出力された基準閾値電圧と、に基づいて算出したバイアスを生成する。たとえば、バイアス生成回路１３２は、上記（２）式に基づく下記（３）式によりバイアスを算出する。

上記（３）式において、バイアス生成回路１３２は、電源７１２から出力された基準閾値電圧をＶｔｈｉとし、モニタトランジスタ７１１のドレインから出力された閾値電圧をＶｔｈ＿ｒｅｆとしてバイアスＶｂｓを算出する。これにより、バイアス生成回路１３２は、トランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈのプロセスばらつきを補償するバイアスＶｂｓを生成することができる。

図８は、図７に示した半導体集積回路の変形例を示す回路図である。図８において、図７に示した構成と同様の構成については同一の符号を付して説明を省略する。図８に示すように、半導体集積回路１００は、図７に示した構成に加えて比較回路８１１を備えていてもよい。モニタトランジスタ７１１のドレインは、比較回路８１１に接続されている。電源７１２は、基準閾値電圧を比較回路８１１へ出力する。

比較回路８１１は、モニタトランジスタ７１１のドレインから出力された閾値電圧と、電源７１２から出力された基準閾値電圧と、を比較する。比較回路８１１は、閾値電圧が基準閾値電圧より大きいと判断した場合は閾値電圧および基準閾値電圧をバイアス生成回路１３２へ出力する。また、比較回路８１１は、閾値電圧が基準閾値電圧以下であると判断した場合は閾値電圧および基準閾値電圧をバイアス生成回路１３２へ出力しない。

したがって、バイアス生成回路１３２は、比較回路８１１によって閾値電圧が基準閾値電圧より大きいと判断された場合にはバイアスを生成し、閾値電圧が基準閾値電圧以下であると判断された場合にはバイアスを生成しない。これにより、トランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈが基準閾値電圧より大きい場合にのみトランジスタ１２４ａ，１２４ｂの各基板にバイアスを印加することができる。

このように、実施の形態２にかかる半導体集積回路１００によれば、検出された閾値電圧と基準閾値電圧と、に基づいて算出したバイアスを生成することで、閾値電圧Ｖｔｈのプロセスばらつきを精度よく補償し、回路設計の余裕を拡大することができる。また、モニタトランジスタ７１１を設け、モニタトランジスタ７１１の閾値電圧を検出することで、トランジスタ１２４ａ，１２４ｂの閾値電圧を精度よく検出することができる。

また、モニタトランジスタ７１１は、トランジスタ１２４ａ，１２４ｂと電流密度が同じであり、トランジスタ１２４ａ，１２４ｂと同じチップ上に形成されている。これにより、トランジスタ１２４ａ，１２４ｂのプロセスばらつきによる閾値電圧の変動がモニタトランジスタ７１１に精度よく反映される。このため、モニタトランジスタ７１１の閾値電圧を検出することで、トランジスタ１２４ａ，１２４ｂの閾値電圧を精度よく検出し、閾値電圧Ｖｔｈのプロセスばらつきを精度よく補償することができる。

（実施の形態３）
図９は、実施の形態３にかかる半導体集積回路を示す回路図である。図９において、図１に示した構成と同様の構成については同一の符号を付して説明を省略する。図９に示すように、実施の形態３にかかる半導体集積回路１００は、図１に示した構成に加えて電源９１１および帰還経路９１２を備えている。電源９１１は、トランジスタ１２４ａ，１２４ｂのプロセスばらつきがない場合のトランジスタ１２４ａ，１２４ｂのソース電位（基準ソース電位）をバイアス生成回路１３２へ出力する。

また、図１に示した検出回路１３１は、Ｂ点の電位をバイアス生成回路１３２へ帰還される帰還経路９１２によって実現される。帰還経路９１２により、バイアス生成回路１３２は、トランジスタ１２４ａ，１２４ｂのソース電位を取得することができる。バイアス生成回路１３２は、帰還経路９１２から取得したＢ点のソース電位と、電源９１１から出力された基準ソース電位と、に基づいてバイアスを生成する。

たとえば、バイアス生成回路１３２は、ソース電位と基準ソース電位との差が小さくなるようにバイアスを生成する。これにより、バイアス生成回路１３２は、トランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈのプロセスばらつきを補償するバイアスＶｂｓを生成することができる。

図１０は、図９に示した半導体集積回路の変形例を示す回路図である。図１０において、図９に示した構成と同様の構成については同一の符号を付して説明を省略する。図１０に示すように、半導体集積回路１００は、図９に示した構成に加えて比較回路１０１１を備えていてもよい。帰還経路９１２は比較回路１０１１に接続されている。電源９１１は、基準ソース電位を比較回路１０１１へ出力する。

比較回路１０１１は、帰還経路９１２から取得したソース電位と、電源９１１から出力された基準ソース電位と、を比較する。比較回路１０１１は、ソース電位が基準ソース電位より大きいと判断した場合はソース電位および基準ソース電位をバイアス生成回路１３２へ出力する。また、比較回路８１１は、ソース電位が基準ソース電位以下であると判断した場合はソース電位および基準ソース電位をバイアス生成回路１３２へ出力しない。

したがって、バイアス生成回路１３２は、比較回路１０１１によってソース電位が基準ソース電位より大きいと判断された場合にはバイアスを生成し、ソース電位が基準ソース電位以下であると判断された場合にはバイアスを生成しない。これにより、トランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈが基準閾値電圧より大きい場合にのみトランジスタ１２４ａ，１２４ｂの各基板にバイアスを印加することができる。

このように、実施の形態３にかかる半導体集積回路１００は、閾値電圧Ｖｔｈとともに変動するトランジスタ１２４ａ，１２４ｂのソース電位を検出することで、トランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈを検出する。これにより、トランジスタ１２４ａ，１２４ｂの閾値電圧Ｖｔｈを精度よく検出することができる。また、検出されたソース電位と基準ソース電位とに基づいてバイアスを生成することで、閾値電圧Ｖｔｈのプロセスばらつきを精度よく補償し、回路設計の余裕を拡大することができる。

（基板バイアスの上限）
図１１は、トランジスタの基板に流れる電流のバイアスに対する特性を示すグラフである。図１１の横軸は、トランジスタ１２４ａ，１２４ｂの基板に印加されるバイアスＶｂｓ［Ｖ］を示している。図１１の縦軸は、トランジスタ１２４ａ，１２４ｂの各基板に流れる電流［Ａ］を示している。特性１１００は、バイアスＶｂｓに対するトランジスタ１２４ａ，１２４ｂの各基板に流れる電流の特性を示している。

トランジスタ１２４ａ，１２４ｂのＰＮ接合の閾値電圧を０．６［Ｖ］とする。この場合は、特性１１００に示すように、トランジスタ１２４ａ，１２４ｂの基板に対して０．６［Ｖ］以上のバイアスを印加するとトランジスタ１２４ａ，１２４ｂの基板に電流が流れる。トランジスタ１２４ａ，１２４ｂの基板に電流が流れると、出力端子１２６ａ，１２６ｂから出力される信号が影響を受けて劣化する。

したがって、上述した各実施の形態におけるバイアス生成回路１３２は、トランジスタのＰＮ接合の閾値電圧（この例では０．６［Ｖ］）を上限としてバイアスを生成するようにするとよい。トランジスタのＰＮ接合の閾値電圧以下の閾値電圧を生成することにより、トランジスタ１２４ａ，１２４ｂの基板に電流が流れることを回避し、出力端子１２６ａ，１２６ｂから出力される信号の品質を向上させることができる。

（半導体集積回路の他の例）
トランジスタ１２４ａ，１２４ｂ、検出回路１３１およびバイアス生成回路１３２は、半導体集積回路１００に限らず、直流電位設計が行われる様々な半導体集積回路に適用することができる。たとえば、トランジスタ１２４ａ，１２４ｂ、検出回路１３１およびバイアス生成回路１３２を図６に示したセレクタ６２０に適用してもよい（図１２参照）。

図１２は、半導体集積回路の他の例１を示す回路図である。図１２において、図１に示した構成と同様の構成については同一の符号を付して説明を省略する。図１２に示す半導体集積回路１２００は、電源１２０１と、経路１２０２ａ，１２０２ｂと、入力端子１２０３ａ，１２０３ｂ，１２０４ａ，１２０４ｂ，１２０５ａ，１２０５ｂと、出力端子１２４０ａ，１２４０ｂと、増幅回路６１４と、セレクタ６２０と、バイアス生成回路１３２と、モニタトランジスタ７１１と、電源７１２と、を備えている。

電源１２０１は、増幅回路６１４およびセレクタ６２０へ電圧を供給する。経路１２０２ａ，１２０２ｂは、増幅回路６１４によって増幅されたクロック信号をセレクタ６２０へ出力する経路である。入力端子１２０３ａ，１２０３ｂは、図６に示した入力端子６１３に対応する構成である。入力端子１２０３ａにはクロック信号の正転信号（ＣＬＫ）が入力され、入力端子１２０３ｂにはクロック信号の反転信号（ＣＬＫｘ）が入力される。

増幅回路６１４は、抵抗１２１１と、抵抗１２１２ａ，１２１２ｂと、トランジスタ１２１３ａ，１２１３ｂと、電流源１２１４と、を備えている。抵抗１２１１は、一端が電源１２０１に接続され、他端が抵抗１２１２ａおよび抵抗１２１２ｂに接続されている。抵抗１２１２ａは、一端が抵抗１２１１に接続され、他端がトランジスタ１２１３ａのドレインに接続されている。抵抗１２１２ｂは、一端が抵抗１２１１に接続され、他端がトランジスタ１２１３ｂのドレインに接続されている。

トランジスタ１２１３ａ，１２１３ｂは、差動対トランジスタである。トランジスタ１２１３ａのドレインは抵抗１２１２ａに接続され、トランジスタ１２１３ａのソースは電流源１２１４に接続され、トランジスタ１２１３ａのゲートは入力端子１２０３ａに接続されている。トランジスタ１２１３ｂのドレインは抵抗１２１２ｂに接続され、トランジスタ１２１３ｂのソースは電流源１２１４に接続され、トランジスタ１２１３ｂのゲートは入力端子１２０３ｂに接続されている。

電流源１２１４は、一端がトランジスタ１２１３ａおよびトランジスタ１２１３ｂの各ソースに接続され、他端が接地されている。抵抗１２１２ａとトランジスタ１２１３ａとの間には、セレクタ６２０への経路１２０２ａが接続されている。抵抗１２１２ｂとトランジスタ１２１３ｂとの間には、セレクタ６２０への経路１２０２ｂが接続されている。

入力端子１２０３ａおよび入力端子１２０３ｂへ入力されたクロック信号は、トランジスタ１２１３ａおよびトランジスタ１２１３ｂの各ゲートに印加される。これにより、入力されたクロック信号に応じて抵抗１２１２ａ，１２１２ｂから電流源１２１４へ電流が生じる。このため、増幅されたクロック信号が経路１２０２ａ，１２０２ｂを介してセレクタ６２０へ出力される。

入力端子１２０４ａ，１２０４ｂは、図６に示した入力端子６１１に対応する構成である。入力端子１２０４ａにはデータ信号の正転信号（ＤＡＴＡ１）が入力され、入力端子１２０４ｂにはデータ信号の反転信号（ＤＡＴＡ１ｘ）が入力される。入力端子１２０５ａ，１２０５ｂは、図６に示した入力端子６１２に対応する構成である。入力端子１２０５ａにはデータ信号の正転信号（ＤＡＴＡ２）が入力され、入力端子１２０５ｂにはデータ信号の反転信号（ＤＡＴＡ２ｘ）が入力される。

セレクタ６２０は、抵抗１２２１ａ，１２２１ｂと、トランジスタ１２２２ａ，１２２２ｂ，１２２３ａ，１２２３ｂと、電流源１２２４と、抵抗１２３１ａ，１２３１ｂと、トランジスタ１２３２ａ，１２３２ｂ，１２３３ａ，１２３３ｂと、出力端子１２４０ａ，１２４０ｂと、を備えている。

抵抗１２２１ａは、一端が電源１２０１に接続され、他端がトランジスタ１２２２ａのドレインに接続されている。抵抗１２２１ｂは、一端が電源１２０１に接続され、他端がトランジスタ１２２２ｂのドレインに接続されている。

トランジスタ１２２２ａ，１２２２ｂは、差動対トランジスタである。トランジスタ１２２２ａのドレインは抵抗１２２１ａに接続され、トランジスタ１２２２ａのソースはトランジスタ１２２３ａのドレインに接続され、トランジスタ１２２２ａのゲートは入力端子１２０４ａに接続されている。トランジスタ１２２２ｂのドレインは抵抗１２２１ｂに接続され、トランジスタ１２２２ｂのソースはトランジスタ１２２３ｂのドレインに接続され、トランジスタ１２２２ｂのゲートは入力端子１２０４ｂに接続されている。

トランジスタ１２２３ａ，１２２３ｂは、差動対トランジスタである。トランジスタ１２２３ａのドレインはトランジスタ１２２２ａのソースに接続され、トランジスタ１２２３ａのソースは電流源１２２４に接続され、トランジスタ１２２３ａのゲートは経路１２０２ａに接続されている。トランジスタ１２２３ｂのドレインはトランジスタ１２２２ｂのソースに接続され、トランジスタ１２２３ｂのソースは電流源１２２４に接続され、トランジスタ１２２３ｂのゲートは経路１２０２ａに接続されている。

抵抗１２３１ａは、一端が電源１２０１に接続され、他端がトランジスタ１２３２ａのドレインに接続されている。抵抗１２３１ｂは、一端が電源１２０１に接続され、他端がトランジスタ１２３２ｂのドレインに接続されている。

トランジスタ１２３２ａ，１２３２ｂは、差動対トランジスタである。トランジスタ１２３２ａのドレインは抵抗１２３１ａに接続され、トランジスタ１２３２ａのソースはトランジスタ１２３３ａのドレインに接続され、トランジスタ１２３２ａのゲートは入力端子１２０５ａに接続されている。トランジスタ１２３２ｂのドレインは抵抗１２３１ｂに接続され、トランジスタ１２３２ｂのソースはトランジスタ１２３３ｂのドレインに接続され、トランジスタ１２３２ｂのゲートは入力端子１２０５ｂに接続されている。

トランジスタ１２３３ａ，１２３３ｂは、差動対トランジスタである。トランジスタ１２３３ａのドレインはトランジスタ１２３２ａのソースに接続され、トランジスタ１２３３ａのソースは電流源１２２４に接続され、トランジスタ１２３３ａのゲートは経路１２０２ｂに接続されている。トランジスタ１２３３ｂのドレインはトランジスタ１２３２ｂのソースに接続され、トランジスタ１２３３ｂのソースは電流源１２２４に接続され、トランジスタ１２３３ｂのゲートは経路１２０２ｂに接続されている。

トランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂのそれぞれは、たとえばＭＯＳトランジスタである。なお、トランジスタ１２１３ａ，１２１３ｂ，１２２２ａ，１２２２ｂ，１２３２ａ，１２３２ｂのそれぞれも、たとえばＭＯＳトランジスタである。トランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂの各基板には、バイアス生成回路１３２から出力されたバイアス（基板バイアス）が印加される。

出力端子１２４０ａは、抵抗１２２１ａとトランジスタ１２２２ａのドレインとの間と、抵抗１２３１ａとトランジスタ１２３２ａのドレインとの間と、に接続されている。出力端子１２４０ｂは、抵抗１２２１ｂとトランジスタ１２２２ｂのドレインとの間と、抵抗１２３１ｂとトランジスタ１２３２ｂのドレインとの間と、に接続されている。

増幅回路６１４から経路１２０２ａを介して出力されたクロック信号（正転）は、トランジスタ１２２３ａ，１２２３ｂの各ゲートに印加される。また、入力端子１２０４ａ，１２０４ｂから入力されたデータ信号（ＤＡＴＡ１，ＤＡＴＡ１ｘ）は、トランジスタ１２２２ａ，１２２２ｂの各ゲートに印加される。これにより、クロック信号（正転）およびデータ信号（ＤＡＴＡ１，ＤＡＴＡ１ｘ）に応じて抵抗１２２１ａ，１２２１ｂから電流源１２２４へ電流が生じる。

増幅回路６１４から経路１２０２ｂを介して出力されたクロック信号（反転）は、トランジスタ１２３３ａ，１２３３ｂの各ゲートに印加される。また、入力端子１２０５ｂ，１２０５ｂから入力されたデータ信号（ＤＡＴＡ２，ＤＡＴＡ２ｘ）は、トランジスタ１２３２ａ，１２３２ｂの各ゲートに印加される。これにより、クロック信号（反転）およびデータ信号（ＤＡＴＡ２，ＤＡＴＡ２ｘ）に応じて抵抗１２３１ａ，１２３１ｂから電流源１２２４へ電流が生じる。

このため、正転のクロック信号に同期してデータ信号（ＤＡＴＡ１，ＤＡＴＡ１ｘ）が出力端子１２４０ａ，１２４０ｂから出力され、反転のクロック信号に同期してデータ信号（ＤＡＴＡ２，ＤＡＴＡ２ｘ）が出力端子１２４０ａ，１２４０ｂから出力される。このように、セレクタ６２０は、入力端子１２０３ａ，１２０３ｂから入力されたクロック信号に同期して、入力端子１２０４ａ，１２０４ｂおよび入力端子１２０５ａ，１２０５ｂから入力された各データ信号を交互に選択して出力する。

セレクタ６２０においては、トランジスタ１２２２ａ，１２２２ｂとトランジスタ１２２３ａ，１２２３ｂが２段積みとなっている。このため、半導体集積回路１２００のような構成においても、トランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂの閾値電圧Ｖｔｈのプロセスばらつきがあるとｂ点（トランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂと電流源１２２４との間）の直流電位設計の余裕が小さくなる。

たとえば、トランジスタ１２２３ａ，１２２３ｂの閾値電圧Ｖｔｈがプロセスばらつきにより大きくなると、ｂ点の電位が０［Ｖ］に近づき、電流源１２２４を駆動するための電圧が不足し、セレクタ６２０の直流電位設計は成立しないことになる。

これに対して、半導体集積回路１２００においては、モニタトランジスタ７１１およびバイアス生成回路１３２によってトランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂの閾値電圧Ｖｔｈのプロセスばらつきを補償する。具体的には、モニタトランジスタ７１１は、トランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂの閾値電圧を検出する。

モニタトランジスタ７１１は、トランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂの閾値電圧Ｖｔｈをモニタするトランジスタである。モニタトランジスタ７１１は、たとえばトランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂと同じ電流密度のＭＯＳトランジスタである。また、モニタトランジスタ７１１は、トランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂと同一のチップ上に形成されている。

バイアス生成回路１３２から出力されたバイアスはトランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂの各基板に印加される。これにより、トランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂのプロセスばらつきによる閾値電圧Ｖｔｈの変動を補償することができる。このため、たとえばｂ点における直流電位設計の余裕を拡大することができる。トランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂは、たとえば図１に示したトランジスタ１２４ａ，１２４ｂに対応する構成である。

図１３は、半導体集積回路の他の例２を示す回路図である。図１３において、図１２に示した構成と同様の構成については同一の符号を付して説明を省略する。図１３に示す半導体集積回路１２００は、図１２に示した半導体集積回路１２００に対して、図９に示したバイアス生成回路１３２、電源９１１および帰還経路９１２を適用した例である。

電源９１１は、トランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂのプロセスばらつきがない場合のトランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂのソース電位（基準ソース電位）をバイアス生成回路１３２へ出力する。

帰還経路９１２は、半導体集積回路１２００のｂ点の電位をバイアス生成回路１３２へ帰還させる。バイアス生成回路１３２は、ソース電位と基準ソース電位との差が小さくなるようにバイアスを生成する。これにより、バイアス生成回路１３２は、トランジスタ１２２３ａ，１２２３ｂ，１２３３ａ，１２３３ｂの閾値電圧Ｖｔｈのプロセスばらつきを補償するバイアスＶｂｓを生成することができる。

以上説明したように、半導体集積回路によれば、回路設計の余裕を拡大することができる。上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）基板にバイアスが印加され、カスコード接続となっているトランジスタと、
前記トランジスタの閾値電圧を検出する検出回路と、
前記検出回路による検出結果に基づいて前記バイアスを生成するバイアス生成回路と、
を備えることを特徴とする半導体集積回路。

（付記２）前記トランジスタはＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであることを特徴とする付記１に記載の半導体集積回路。

（付記３）前記バイアス生成回路は、前記検出回路によって検出された閾値電圧と、前記トランジスタのプロセスばらつきがない場合の基準閾値電圧と、に基づいて算出したバイアスを生成することを特徴とする付記１または２に記載の半導体集積回路。

（付記４）前記検出回路は、前記トランジスタと同一のチップ上に形成され、前記トランジスタと同じ電流密度のモニタトランジスタであり、前記モニタトランジスタの閾値電圧を検出することを特徴とする付記１〜３のいずれか一つに記載の半導体集積回路。

（付記５）前記閾値電圧と前記基準閾値電圧を比較する比較回路を備え、
前記バイアス生成回路は、前記比較回路によって前記閾値電圧が前記基準閾値電圧より大きいと判断された場合には前記バイアスを生成し、前記閾値電圧が前記基準閾値電圧以下であると判断された場合には前記バイアスを生成しないことを特徴とする付記３に記載の半導体集積回路。

（付記６）前記検出回路として、前記トランジスタのソース電位を検出することを特徴とする付記２に記載の半導体集積回路。

（付記７）前記バイアス生成回路は、前記検出回路によって検出されたソース電位と、前記トランジスタのプロセスばらつきがない場合の前記トランジスタの基準ソース電位と、に基づいて前記バイアスを生成することを特徴とする付記６に記載の半導体集積回路。

（付記８）前記バイアス生成回路は、前記ソース電位と前記基準ソース電位との差が小さくなるように前記バイアスを生成することを特徴とする付記７に記載の半導体集積回路。

（付記９）前記ソース電位と前記基準ソース電位を比較する比較回路を備え、
前記バイアス生成回路は、前記比較回路によって前記ソース電位が前記基準ソース電位より大きいと判断された場合には前記バイアスを生成し、前記ソース電位が前記基準ソース電位以下であると判断された場合には前記バイアスを生成しないことを特徴とする付記７または８に記載の半導体集積回路。

（付記１０）前記バイアス生成回路は、前記トランジスタのＰＮ接合の閾値電圧以下の前記バイアスを生成することを特徴とする付記１〜９のいずれか一つに記載の半導体集積回路。

（付記１１）前記トランジスタは、多段回路の後段回路に設けられていることを特徴とする付記１〜１０のいずれか一つに記載の半導体集積回路。

１００，１２００ 半導体集積回路
１０１，１２３ａ，１２３ｂ，７１２，９１１，１２０１ 電源
１０１１，８１１ 比較回路
１０２ａ，１０２ｂ，１２０２ａ，１２０２ｂ 経路
１１０ 第一増幅回路
１１１，１１２ａ，１１２ｂ，１２１ａ，１２１ｂ，１２１１，１２１２ａ，１２１２ｂ，１２２１ａ，１２２１ｂ，１２３１ａ，１２３１ｂ 抵抗
１１３ａ，１１３ｂ，１２２ａ，１２２ｂ，１２４ａ，１２４ｂ，１２１３ａ，１２１３ｂ，１２２２ａ，１２２２ｂ，１２２３ａ，１２２３ｂ，１２３２ａ，１２３２ｂ，１２３３ａ，１２３３ｂ トランジスタ
１１４，１２５，１２１４，１２２４ 電流源
１１５ａ，１１５ｂ，６１１〜６１３，１２０３ａ，１２０３ｂ，１２０４ａ，１２０４ｂ，１２０５ａ，１２０５ｂ 入力端子
１２０ 第二増幅回路
１２６ａ，１２６ｂ，６３０，１２４０ａ，１２４０ｂ 出力端子
６００ パラレル−シリアル変換器
６１４ 増幅回路
６２０ セレクタ
７１１ モニタトランジスタ
Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３ 閾値電圧

Claims (10)

1. 基板にバイアスが印加され、カスコード接続となっているトランジスタと、
   前記トランジスタの閾値電圧を検出する検出回路と、
   前記検出回路による検出結果に基づいて前記バイアスを生成するバイアス生成回路と、
   を備えることを特徴とする半導体集積回路。
2. 前記トランジスタはＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであることを特徴とする請求項１に記載の半導体集積回路。
3. 前記バイアス生成回路は、前記検出回路によって検出された閾値電圧と、前記トランジスタのプロセスばらつきがない場合の基準閾値電圧と、に基づいて算出したバイアスを生成することを特徴とする請求項１または２に記載の半導体集積回路。
4. 前記検出回路は、前記トランジスタと同一のチップ上に形成され、前記トランジスタと同じ電流密度のモニタトランジスタであり、前記モニタトランジスタの閾値電圧を検出することを特徴とする請求項１〜３のいずれか一つに記載の半導体集積回路。
5. 前記閾値電圧と前記基準閾値電圧を比較する比較回路を備え、
   前記バイアス生成回路は、前記比較回路によって前記閾値電圧が前記基準閾値電圧より大きいと判断された場合には前記バイアスを生成し、前記閾値電圧が前記基準閾値電圧以下であると判断された場合には前記バイアスを生成しないことを特徴とする請求項３に記載の半導体集積回路。
6. 前記検出回路として、前記トランジスタのソース電位を検出することを特徴とする請求項２に記載の半導体集積回路。
7. 前記バイアス生成回路は、前記検出回路によって検出されたソース電位と、前記トランジスタのプロセスばらつきがない場合の前記トランジスタの基準ソース電位と、に基づいて前記バイアスを生成することを特徴とする請求項６に記載の半導体集積回路。
8. 前記バイアス生成回路は、前記ソース電位と前記基準ソース電位との差が小さくなるように前記バイアスを生成することを特徴とする請求項７に記載の半導体集積回路。
9. 前記バイアス生成回路は、前記トランジスタのＰＮ接合の閾値電圧以下の前記バイアスを生成することを特徴とする請求項１〜８のいずれか一つに記載の半導体集積回路。
10. 前記トランジスタは、多段回路の後段回路に設けられていることを特徴とする請求項１〜９のいずれか一つに記載の半導体集積回路。

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