JP6223722B2 - 電圧検出回路 - Google Patents
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Description
入力電圧の立上りエッジを検出する回路として、図9に示す立上りエッジ検出回路がある。この立上りエッジ検出回路は、入力電圧Vinが入力する入力端子41をアンド回路AND1の入力端子の一方に接続し、入力端子41を抵抗R4とコンデンサC3で構成した遅延回路42を介してインバータINV2の入力端子に接続し、そのインバータINV2の出力端子をアンド回路AND1の他方の入力端子に接続し、アンド回路AND1の出力端子43から出力電圧Voutを取り出すよう構成されている。
また、特許文献1に記載される従来技術のパルスエッジ検出回路を図11に示す。このパルスエッジ検出回路は、入力端子51をコンパレータ55の非反転入力端子に直接接続し、一方、入力端子51を遅延線52の一端に接続し、遅延線52の他端はバッファアンプ53の入力端子に接続して、そのバッファアンプ53の出力端子をリミッタ54に接続するとともにコンパレータ55の反転入力端子に接続している。
請求項2にかかる発明は、入力端子にゲート又はベースが接続された第1のトランジスタおよび該第1のトランジスタにバイアス電流を供給する第1のバイアス電流源を有する第1のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第1のトランジスタと同一導電型の第2のトランジスタおよび該第2のトランジスタにバイアス電流を供給する第2のバイアス電流源を有する第2のバッファ回路と、前記第1および第2のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、前記第1および第2のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第1および前記第2のトランジスタのサイズ比を同一に設定し、前記第1および前記第2のバイアス電流源の電流を異ならせたことを特徴とする。
請求項3にかかる発明は、入力端子にゲート又はベースが接続された第1のトランジスタおよび該第1のトランジスタにバイアス電流を供給する第1のバイアス電流源を有する第1のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第1のトランジスタと同一導電型の第2のトランジスタおよび該第2のトランジスタにバイアス電流を供給する第2のバイアス電流源を有する第2のバッファ回路と、前記第1および第2のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、前記第1のバッファ回路が前記レベルシフト手段を備え、前記第2のバッファ回路が前記遅延手段を備え、前記第1および前記第2のトランジスタのサイズ比を異ならせ、前記第1および前記第2のバイアス電流源の電流を同一に設定したことを特徴とする。
請求項4にかかる発明は、入力端子にゲート又はベースが接続された第1のトランジスタおよび該第1のトランジスタにバイアス電流を供給する第1のバイアス電流源を有する第1のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第1のトランジスタと同一導電型の第2のトランジスタおよび該第2のトランジスタにバイアス電流を供給する第2のバイアス電流源を有する第2のバッファ回路と、前記第1および第2のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、前記第1および第2のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第1および前記第2のトランジスタのサイズ比を異ならせ、前記第1および前記第2のバイアス電流源の電流を同一に設定したことを特徴とする。
請求項5にかかる発明は、入力端子にゲート又はベースが接続された第1のトランジスタおよび該第1のトランジスタにバイアス電流を供給する第1のバイアス電流源を有する第1のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第1のトランジスタと同一導電型の第2のトランジスタおよび該第2のトランジスタにバイアス電流を供給する第2のバイアス電流源を有する第2のバッファ回路と、前記第1および第2のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、前記第1のバッファ回路が前記レベルシフト手段を備え、前記第2のバッファ回路が前記遅延手段を備え、前記第1および前記第2のトランジスタのサイズ比を異ならせ、前記第1および前記第2のバイアス電流源の電流を異ならせたことを特徴とする。
請求項6にかかる発明は、入力端子にゲート又はベースが接続された第1のトランジスタおよび該第1のトランジスタにバイアス電流を供給する第1のバイアス電流源を有する第1のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第1のトランジスタと同一導電型の第2のトランジスタおよび該第2のトランジスタにバイアス電流を供給する第2のバイアス電流源を有する第2のバッファ回路と、前記第1および第2のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、前記第1および第2のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第1および前記第2のトランジスタのサイズ比を異ならせ、前記第1および前記第2のバイアス電流源の電流を異ならせたことを特徴とする。
図1に実施例1の電圧検出回路を示す。この電圧検出回路は、レベルシフタ用のバッファ回路10、遅延用のバッファ回路20およびコンパレータ30を備えている。バッファ回路10は、入力端子11にゲートが接続されたPMOSトラシジスタMP1と、電圧V1のシフト電圧源12と、バイアス電流Ib1を流すバイアス電流源Ib1で構成されている。バッファ回路20は、入力端子11にゲートが接続されてPMOSトランジスタMP2と、バイアス電流Ib2を流すバイアス電流源Ib2と、遅延要素21で構成されている。コンパレータ30は、バッファ回路10の出力ノードの電圧Vaと遅延回路20の出力ノードの電圧Vbを入力するよう差動入力回路を構成するNMOSトランジスタMN1,MN2と、その差動入力回路の能動負荷を構成するカレントミラー接続のPMOSトランジスタMP3,MP4と、ドライブ用のPMOSトランジスタMP5と、バイアス電流Ib3,Ib4を流すバイアス電流源Ib3,Ib4と、インバータINV1とで構成されている。この電圧検出回路は、入力電圧Vinが立ち下がるときに、出力端子31に“H”のパルスを出力する。
である。Vgs(MP1)は、トランジスタMP1のソース・ゲート間電圧である。また、バッファ回路20の出力電圧Vbは、入力電圧Vinが変化しない定常状態においては、
である。Vgs(MP2)は、トランジスタMP2のソース・ゲート間電圧である。
とすると、ゲート・ソース間電圧Vgs(MP1)とVgs(MP2)の差分電圧V1は、次のようになる。
したがって、トランジスタMP1のゲート・ソース間電圧Vgs(MP1)の方が大きくなり、この差分電圧V1をシフト電圧とすることができる。
図4に実施例2の電圧検出回路を示す。本実施例の電圧検出回路は、レベルシフトと遅延を行うバッファ回路10A、レベルシフトも遅延も行わないバッファ回路20A、およびコンパレータ30を備えている。バッファ回路10Aは、バイアス電流源Ib1と、トランジスタMP1と、電圧V1のシフト電源12と、遅延要素13で構成されている。バッファ回路20Aは、トランジスタMP2と、バイアス電流源Ib2で構成されている。コンパレーク30は、図1で説明したものと同じ構成である。このように、この電圧検出回路は、レベルシフト機能と遅延機能をバッファ回路10Aに持たせ、バッファ回路20Aにはバッファ機能のみを持たせている。この電圧検出回路は、入力電圧Vinが立ち上がるときに、出力端子31に“H”のパルスを出力する。
である。また、バッファ回路20Bの出力電圧Vbは、
である。トランジスタMP1,MP2が同じサイズ比で、且つバイアス電流がIb1=Ib2であれば、Vgs(MP1)=Vgs(MP2)であり、よって、コンパレータ30には、
の電圧が入力する。定常状態では、Va>Vbである。このとき、コンパレータ30の出力電圧Voutは、図2の場合と同様に、“L”となる。
したがって、トランジスタMP1のゲート・ソース間電圧Vgs(MP1)の方が大きくなり、この差分電圧V1をシフト電圧とすることができる。
図3ではトランジスタMP1,MP2のサイズ比を同じ値に設定してバイアス電流Ib1,Ib2を異ならせ、図6では逆に、それらのトランジスタMP1,MP2に流れるバイアス電流Ib1,Ib2を同じ値に設定してサイズ比を異ならせたが、バイアス電流Ib1,Ib2とサイズ比(W/L)MP1,(W/L)MP2の両方の異ならせて、シフト電圧V1を設定することもできる。
20,20A:バッファ回路、21:遅延要素
30:コンパレータ、31:出力端子
Claims (6)
- 入力端子にゲート又はベースが接続された第1のトランジスタおよび該第1のトランジスタにバイアス電流を供給する第1のバイアス電流源を有する第1のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第1のトランジスタと同一導電型の第2のトランジスタおよび該第2のトランジスタにバイアス電流を供給する第2のバイアス電流源を有する第2のバッファ回路と、前記第1および第2のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、
前記第1のバッファ回路が前記レベルシフト手段を備え、前記第2のバッファ回路が前記遅延手段を備え、前記第1および前記第2のトランジスタのサイズ比を同一に設定し、前記第1および前記第2のバイアス電流源の電流を異ならせたことを特徴とする電圧検出回路。 - 入力端子にゲート又はベースが接続された第1のトランジスタおよび該第1のトランジスタにバイアス電流を供給する第1のバイアス電流源を有する第1のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第1のトランジスタと同一導電型の第2のトランジスタおよび該第2のトランジスタにバイアス電流を供給する第2のバイアス電流源を有する第2のバッファ回路と、前記第1および第2のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、
前記第1および第2のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第1および前記第2のトランジスタのサイズ比を同一に設定し、前記第1および前記第2のバイアス電流源の電流を異ならせたことを特徴とする電圧検出回路。 - 入力端子にゲート又はベースが接続された第1のトランジスタおよび該第1のトランジスタにバイアス電流を供給する第1のバイアス電流源を有する第1のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第1のトランジスタと同一導電型の第2のトランジスタおよび該第2のトランジスタにバイアス電流を供給する第2のバイアス電流源を有する第2のバッファ回路と、前記第1および第2のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、
前記第1のバッファ回路が前記レベルシフト手段を備え、前記第2のバッファ回路が前記遅延手段を備え、前記第1および前記第2のトランジスタのサイズ比を異ならせ、前記第1および前記第2のバイアス電流源の電流を同一に設定したことを特徴とする電圧検出回路。 - 入力端子にゲート又はベースが接続された第1のトランジスタおよび該第1のトランジスタにバイアス電流を供給する第1のバイアス電流源を有する第1のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第1のトランジスタと同一導電型の第2のトランジスタおよび該第2のトランジスタにバイアス電流を供給する第2のバイアス電流源を有する第2のバッファ回路と、前記第1および第2のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、
前記第1および第2のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第1および前記第2のトランジスタのサイズ比を異ならせ、前記第1および前記第2のバイアス電流源の電流を同一に設定したことを特徴とする電圧検出回路。 - 入力端子にゲート又はベースが接続された第1のトランジスタおよび該第1のトランジスタにバイアス電流を供給する第1のバイアス電流源を有する第1のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第1のトランジスタと同一導電型の第2のトランジスタおよび該第2のトランジスタにバイアス電流を供給する第2のバイアス電流源を有する第2のバッファ回路と、前記第1および第2のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、
前記第1のバッファ回路が前記レベルシフト手段を備え、前記第2のバッファ回路が前記遅延手段を備え、前記第1および前記第2のトランジスタのサイズ比を異ならせ、前記第1および前記第2のバイアス電流源の電流を異ならせたことを特徴とする電圧検出回路。 - 入力端子にゲート又はベースが接続された第1のトランジスタおよび該第1のトランジスタにバイアス電流を供給する第1のバイアス電流源を有する第1のバッファ回路と、前記入力端子にゲート又はベースが接続され前記第1のトランジスタと同一導電型の第2のトランジスタおよび該第2のトランジスタにバイアス電流を供給する第2のバイアス電流源を有する第2のバッファ回路と、前記第1および第2のバッファ回路の出力電圧を比較するコンパレータとを備え、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する入力電圧のレベルを異なったレベルにシフトして出力するレベルシフト手段を備え、且つ、前記第1および第2のバッファ回路の一方は、他方に対して、前記入力端子に入力する前記入力電圧を異なった遅延量だけ遅延して出力する遅延手段を備える電圧検出回路において、
前記第1および第2のバッファ回路の一方が前記レベルシフト手段および前記遅延手段を備え、前記第1および前記第2のトランジスタのサイズ比を異ならせ、前記第1および前記第2のバイアス電流源の電流を異ならせたことを特徴とする電圧検出回路。
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