JP5830157B2 - 半導体装置 - Google Patents
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Description
求められるため、多くの場合安定した基準電圧が必要となる。そのため、このような安定
した基準電圧を生成する、基準電圧生成回路が知られている。基準電圧生成回路には、し
きい値参照型やβ乗数自己バイアス型、バンドギャップ参照型など様々な回路が知られて
いる。これら基準電圧生成回路の多くは、回路内に微弱な電流を流すことにより駆動する
。
電源電圧を入力させただけでは、うまく起動しない場合がある。具体的には、電源電圧を
入力しても回路内に電流が流れない状態で安定してしまい、回路が起動しない、若しくは
起動したとしても回路が安定平衡状態に達するまでの時間が非常に長くなってしまうよう
な場合がある。そこで、電源投入時に基準電圧生成回路に起動を促すような初期電圧を与
えるスタートアップ回路を接続し、起動性を高める手法が知られている(非特許文献1)
。
の構成の一例を示す。スタートアップ回路501は、トランジスタ511、トランジスタ
512、及びトランジスタ513を有する。トランジスタ511は、第1電極が電源入力
部VDDと接続し、第2電極及びゲートがトランジスタ512の第1電極、及びトランジ
スタ513のゲートと接続される。トランジスタ512は、ゲートがトランジスタ513
の第2電極と接続され、第2電極が接地電圧入力部GNDと接続される。ここで、トラン
ジスタ511のゲートと接続するノードをnode(a)と呼ぶことにする。
ジスタ523、及びトランジスタ524、並びに抵抗素子525を有する。トランジスタ
521は、第1電極が電源入力部VDDと接続され、ゲート及び第2電極がトランジスタ
522のゲート、及びトランジスタ523の第1電極と接続される。トランジスタ522
は第1電極が電源入力部VDDと接続され、第2電極がトランジスタ523のゲート、並
びにトランジスタ524の第1電極及びゲートに接続される。トランジスタ523の第2
電極は抵抗素子525の第1電極と接続される。抵抗素子525の第2電極、及びトラン
ジスタ524の第2電極はそれぞれ接地電圧入力部GNDと接続される。ここで、トラン
ジスタ521及びトランジスタ522のそれぞれのゲートに接続されるノードをnode
(b)とし、トランジスタ523及びトランジスタ524のそれぞれのゲートに接続され
るノードをnode(c)と呼ぶことにする。ここで、node(c)は出力部OUTの
ノードに相当する。
ンジスタ513の第1電極がnode(b)と、また第2電極がnode(c)と接続す
ることにより、電気的に接続されている。
pチャネル型のトランジスタであり、トランジスタ512、トランジスタ513、トラン
ジスタ523、及びトランジスタ524はnチャネル型のトランジスタである。なお、本
構成において、出力の負荷として負荷容量531を接続した構成としている。
ではフローティング状態となっているか、又は接地電圧Vgndを入力することができる
よう構成されている。また、接地電圧入力部GNDには、接地電圧Vgndが入力されて
いる。ここで、接地電圧Vgndの代わりに電源電圧Vddよりも低い電圧を用いること
もできる。例えば、回路間に共通する共通電圧や、0Vを入力することができる。また、
接地電圧入力部GNDには、低電源電圧が設定されていても良い。なお、低電源電圧とは
、電源入力部VDDに設定される高電源電圧を基準にして、低電源電圧<高電源電圧を満
たす電圧である。本構成では、接地電圧入力部GNDには接地電圧Vgndが入力される
。
。
では、基準電圧生成回路502のトランジスタ521、トランジスタ522、トランジス
タ523、及びトランジスタ524、並びに抵抗素子525には電流が流れない。ここで
、上記トランジスタが全てオフ状態であり、これらに電流が流れていない状態は、基準電
圧生成回路502における一つの準安定状態である。
2は、上記準安定状態で安定しているため、電源入力部VDDに電源電圧Vddが入力さ
れても、この状態が維持するように動作する。すなわち、電源入力部VDDに電源電圧V
ddが入力された直後においては、トランジスタ521及びトランジスタ522がオフ状
態を維持するよう、それぞれのゲート‐ソース間に電圧差を生じさせないように、トラン
ジスタ521及びトランジスタ522のそれぞれのゲートに接続されるnode(b)の
電圧はVddとなる。これと同様に、トランジスタ523及びトランジスタ524もオフ
状態となるように、トランジスタ523及びトランジスタ524のゲートに接続されるn
ode(c)の電圧は、接地電圧Vgndとなる。
入力されると、トランジスタ511のゲートに接続されるnode(a)の電圧はVdd
からVdd―Vthp(ここでVthpはpチャネル型トランジスタのしきい値電圧)の
間の電圧となる。したがって、node(a)に接続されたトランジスタ513のゲート
と第2電極とに電圧差が生じるためトランジスタ513はオン状態となり、node(b
)からnode(c)に向かって電流が流れる。これに伴い、トランジスタ513の第1
電極の電圧、すなわちnode(b)の電圧は電源電圧Vddから降下し、同時にトラン
ジスタ513の第2電極の電圧、すなわちnode(c)の電圧は接地電圧Vgndから
上昇する。
より、トランジスタ521及びトランジスタ522がオン状態となり、同時にnode(
c)の電圧が接地電圧Vgndから上昇することによりトランジスタ523及びトランジ
スタ524がオン状態となるため、基準電圧生成回路502は、電流が流れない準安定状
態から脱し、駆動し始める。
ジスタ512はオン状態となる。したがって、node(a)の電圧はトランジスタ51
2を介して接地電圧Vgndまで降下するために、トランジスタ513はオフ状態となる
。トランジスタ513がオフ状態となることで、上記で示したnode(b)からnod
e(c)へ流れる電流が遮断されると共に、スタートアップ回路501は基準電圧生成回
路502から電気的に完全に切り離されることとなる。
の電圧は、Vddから降下した後、接地電圧Vgnd以上、電源電圧Vdd以下の一定の
電圧に達して安定し、同様にnode(c)の電圧は接地電圧Vgndから上昇した後、
接地電圧Vgnd以上、電源電圧Vdd以下の一定の電圧に達して安定する。ここでno
de(c)の電圧が基準電圧生成回路502の出力電圧に相当する。
態から脱させて、起動を促すような電圧を、当該基準電圧生成回路内に入力する機能を有
する。
回路においては、基準電圧生成回路へ電源電圧を投入してから出力電圧が安定するまでに
長い時間を要するという問題があった。
状態に達するまでの時間を短縮する回路を提供することを課題とする。
した。
、電源電圧Vddから僅かだけ低い電圧、若しくは接地電圧Vgndから僅かだけ高い電
圧が出力される。しかしながら、基準電圧生成回路においては、スタートアップ回路から
出力される初期電圧V0が入力される入力ノードが、当該入力ノードの安定平衡状態にお
ける電圧(以降電圧Vstaとも呼ぶ)に達するまでの時間(以降、スタートアップ時間
とも呼ぶ)は、入力される初期電圧V0とVstaとの差が大きいほど、長くなる。
時間を短縮するためには、スタートアップ回路から基準電圧生成回路に入力される初期電
圧V0を、当該基準電圧生成回路の安定平衡状態における内部電圧Vstaに近い電圧と
すればよい。また、このような電圧を電源が遮断された状態でも保持しておくことができ
、且つ起動時に出力することのできるスタートアップ回路とすればよい。
電圧生成回路と電気的に接続するトランジスタと、トランジスタのゲートに電気的に接続
する制御回路と、を有し、制御回路は、基準電圧生成回路が停止するより前にトランジス
タをオン状態からオフ状態として、トランジスタの第2電極に入力される電圧を、トラン
ジスタの第1電極と容量素子との間のノードに保持し、基準電圧生成回路が起動するとき
にトランジスタをオフ状態からオン状態として、トランジスタの第2電極に上記ノードに
保持された電圧を出力する、半導体装置である。
一方の電極と接続し、ソース又はドレインの他方を基準電圧生成回路の入力部のノード(
以降、入力ノードとも呼ぶ)と電気的に接続し、ゲートに接続された制御回路によって制
御される。当該トランジスタと容量素子の間の記憶ノードには、安定平衡状態での当該基
準電圧生成回路の内部電圧、具体的には、安定平衡状態における入力ノードの電圧Vst
aに近い電圧を保持することができる。制御回路は、基準電圧生成回路が動作し、安定平
衡状態であるときには、トランジスタをオン状態とし、基準電圧生成回路の動作を終了す
る場合には、その直前にトランジスタをオフ状態とすることにより、当該記憶ノードには
、Vstaに近い電圧を保持しておくことができる。
源を投入し起動させる場合は、制御回路によりトランジスタをオン状態とすることにより
、記憶ノードに保持されていた電圧によって、当該基準電圧生成回路の入力ノードがVs
taに近い電圧まで瞬時に上昇し、極めて短い時間で基準電圧生成回路が安定平衡状態を
とることができる。このような構成及び手法により、基準電圧生成回路における、電源投
入時から安定平衡状態に達するまでの時間を極めて短くすることができる。
物半導体材料を含んで構成される、半導体装置である。
たりの電流密度が、100yA/μm以下である、半導体装置である。
酸化物半導体を含む半導体材料を用いて形成することができる。酸化物半導体を含む半導
体層を用いたトランジスタとすることにより、オフ状態におけるリーク電流を極めて小さ
くすることができ、より長期間にわたって記憶ノードに電圧を保持することができるため
、長期間電源を投入せずとも動作する基準電圧生成回路用スタートアップ回路とすること
ができる。
る。
御する。このような構成とすることにより、電源が投入された場合においても上記制御回
路によって基準電圧生成回路への電源供給を行わないことができるため、必要なとき以外
では基準電圧生成回路を非活性状態とすることができ、無用な電力消費を抑え、低消費電
力で駆動する基準電圧生成回路を実現することができる。
負荷容量の値よりも大きい、半導体装置である。
記記憶ノードに接続される容量素子の容量の値と、基準電圧生成回路が有する容量、及び
出力部に接続される容量をあわせた負荷容量の値との関係で決まる。例えば、記憶ノード
に接続される容量素子の容量の値をCf、負荷容量の値をCLとし、且つ記憶ノードに保
持された電圧がVstaと一致し、入力ノードの初期の電圧が接地電圧Vgndと等しい
とした場合、初期電圧の最大値は、V0max=Vsta×(Cf/(Cf+CL))と
なる。したがって、CLに対してCfの値が大きいほど、基準電圧生成回路の入力ノード
に出力できる初期電圧V0は、Vstaに近い電圧とすることができ、基準電圧生成回路
のスタートアップ時間を短縮することができる。ここで少なくともCfはCLよりも大き
い値とすることで、入力ノードにはVstaの半分の電圧よりも大きい電圧を入力するこ
とができ、十分に基準電圧生成回路スタートアップ時間を短縮することができる。また、
これは入力ノードの初期の電圧がVddと等しく、初期電圧V0としてVddよりも低い
電圧を当該入力ノードに出力する場合においても、同様の効果を奏する。
までの時間を短縮する回路を提供できる。
されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更
し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の
形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成に
おいて、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して
用い、その繰り返しの説明は省略する。
明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されな
い。
御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは
、IGFET(Insulated Gate Field Effect Trans
istor)や薄膜トランジスタ(TFT:Thin Film Transistor
)を含む。
半導体層に用いたトランジスタを用いる箇所においては、明瞭化のため「OS」の符号を
合わせて付す場合がある。
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
を「第1電極」と呼び、ソース、又はドレインの他方を「第2電極」とも呼ぶことがある
。なお、この際、ゲートについては「ゲート」又は「ゲート電極」とも呼ぶ。
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
る素子(例えば、配線など)のことをいう。したがって、”Aが接続されたノード”とは
、Aと電気的に接続され、且つAと同電位と見なせる配線のことをいう。なお、配線の途
中に電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、イン
ダクタ、抵抗素子、ダイオードなど)が1個以上配置されていても、Aと同電位と見なせ
れば同じノードであるとする。
本実施の形態では、酸化物半導体を半導体層としたトランジスタと、容量素子とを組み
合わせた構成を含む、基準電圧生成回路用スタートアップ回路の構成、及び動作について
図1及び図2を用いて説明する。
図1は、本実施の形態で例示する、スタートアップ回路と、これに接続される基準電圧
生成回路、及び当該基準電圧生成回路の出力部に接続される負荷回路について、これらの
接続関係を示したブロック図である。
ぞれ接続する2つの入力部と、負荷回路103と接続する出力部とを有する。基準電圧生
成回路の出力部には基準電圧Vrefが出力される。基準電圧生成回路102には、トラ
ンジスタのしきい電圧を利用したしきい値参照型基準電圧生成回路や、これの発展型であ
るβ乗数自己バイアス型基準電圧生成回路、及びバンドギャップ参照型基準電圧生成回路
など、基準電圧を生成する様々な回路を用いることができる。
02から出力された基準電圧を利用して動作する回路である。負荷回路としては、基準電
圧を利用する回路であれば特に限定されない。負荷回路103としては、例えば増幅回路
や、電源回路、演算回路などが例として挙げられる。
13を有する。
の第1電極と接続し、第2電極が基準電圧生成回路102の入力部に接続する。容量素子
113の第2電極は、接地電圧入力部GNDと接続する。
トランジスタ111のオン状態、オフ状態を制御することができる。例えば、トランジス
タ111をオン状態とする場合には、電源電圧Vddをトランジスタ111のゲートに入
力することができ、また例えばトランジスタ111をオフ状態とする場合には、接地電圧
Vgndをトランジスタ111のゲートに入力することができる。制御回路115の出力
電圧は、上記の電圧に限定されず、トランジスタ111を確実にオン、オフさせることが
できれば、どのような電圧を出力しても良い。本実施の形態では、制御回路の出力として
、トランジスタ111をオン状態にするときにはVddを出力し、トランジスタ111を
オフ状態とするときには接地電圧Vgndを出力する。
記憶ノードfnと呼び、トランジスタ111の第2電極と基準電圧生成回路102の入力
部とが接続されるノードを入力ノードinと呼ぶ。また、制御回路115とトランジスタ
111のゲートとが接続されるノードを制御ノードcnと呼ぶ。ここで、トランジスタ1
11のゲートに十分高い電圧が入力され線形動作が保証された場合、記憶ノードfnと入
力ノードinとは同じ電圧とすることができる。その後、トランジスタ111が確実にオ
フされると、記憶ノードfnにはオフされる以前の電圧が保持される。
ャネル型のトランジスタとすることができる。後の実施の形態で示すような、適切な材料
を用い、適切な作製工程を経て作製された、酸化物半導体を半導体層に用いたトランジス
タは、オフ状態でのリーク電流を極めて小さいものとすることができる。このようなトラ
ンジスタをトランジスタ111に用いることにより、トランジスタのリークによる電圧降
下の影響が抑制され、記憶ノードfnに保持された電圧を、長時間保持することが可能と
なる。
1μmあたりのリーク電流密度(オフ電流密度)は、ソースとドレイン間の電圧が3.0
V、使用時の温度条件下(例えば、25℃)において、10zA/μm(1×10−20
A/μm)以下、もしくは1zA/μm(1×10−21A/μm)以下、さらには10
0yA/μm(1×10−22A/μm)以下とすることができる。
次に、図2に示すタイミングチャートを用いて、図1のスタートアップ回路101、及
び基準電圧生成回路102の動作について説明する。
、及び入力ノードinの、それぞれの電圧を示すタイミングチャートである。図2におい
て、縦軸は電圧、横軸は時間をそれぞれ示している。本実施の形態では、図2に示す時刻
T(1)以前では基準電圧生成回路102が安定平衡状態で動作し、時刻T(2)におい
て電源を遮断し、その後時刻T(3)において再度電源を投入した場合の動作について説
明する。
平衡状態で動作しているときでは、電源入力部VDD、及び制御回路115からの制御ノ
ードcnの電圧はどちらも電源電圧Vddである。基準電圧生成回路102は安定平衡状
態で動作しているため、入力ノードinの電圧は安定平衡状態での電圧であるVstaに
維持されている。また、制御ノードcnの電圧がVddであるため、トランジスタ111
はオン状態となって導通し、記憶ノードfnの電圧は入力ノードinと同じ電圧、すなわ
ちVstaとなる。ここで、VddとVstaとの差はトランジスタ111のしきい値電
圧に対して十分大きいとする。すなわち、トランジスタ111は線形領域で動作するとし
、トランジスタ111のしきい値電圧の影響は無視できるものとする。
cnの電圧を接地電圧Vgndとする。したがって、トランジスタ111はオフ状態とな
る。ここで、記憶ノードfnにはVstaが保持されたままの状態となる。なお、図2に
示すように、トランジスタ111のゲート容量の影響により、記憶ノードfnに保持され
る電圧は、Vstaよりも低い電圧となることがある。
電源電圧Vddから接地電圧Vgndに低下する。電源入力部VDDが遮断されると、基
準電圧生成回路102の駆動が止まり、回路内部の電圧は低下する。これに伴い、入力ノ
ードinの電圧は接地電圧Vgndに低下する。一方、記憶ノードfnに関しては、トラ
ンジスタ111がオフ状態であり、且つトランジスタ111のオフ状態でのリーク電流が
極めて小さいため、記憶ノードfnに保持された電圧は低下することなく、ほぼそのまま
の電圧が保持された状態を維持する。
る。この間、スタートアップ回路101、及び基準電圧生成回路102の電源は非活性状
態となっている。しかし、記憶ノードfnに保持された電圧は低下することなくほぼ一定
電圧が長期間維持される。
dへと上昇する。制御回路115が動作可能な電圧まで電源電圧が上昇すると、制御回路
115は出力電圧Vddをトランジスタ111のゲートに出力し、トランジスタ111は
オン状態となる。トランジスタ111がオン状態となると、電圧の高い記憶ノードfnか
ら入力ノードinに向かって電流が流れ、入力ノードinは極めて短い時間でVstaに
近い電圧まで瞬時に上昇する。
トアップ時間は、入力ノードinに入力される初期電圧と、安定平衡状態での入力ノード
inの電圧Vstaとの差が小さいほど、短くなる。したがって上記のように、記憶ノー
ドfnに保持した電圧によって瞬間的に入力ノードinの電圧をVstaまで上昇させる
ことにより、基準電圧生成回路102のスタートアップ時間を極めて短くすることができ
る。
ドinが到達する電圧は、容量素子113の容量の値と、基準電圧生成回路102内の容
量、及び基準電圧生成回路の出力部に接続される負荷回路による負荷容量の値との関係で
決まる。ここで、負荷容量の値が容量素子113の容量の値に対して無視できないほどの
大きさである場合、図2に示すように、トランジスタ111がオン状態となり、記憶ノー
ドfnと入力ノードinとが導通した瞬間の記憶ノードfn及び入力ノードinの電圧は
、記憶ノードfnに保持されていた電圧よりも低い電圧となる。例えば、容量素子113
の容量の値が負荷容量の値に対して十分に大きい場合は、時刻T(3)において入力ノー
ドinの電圧は記憶ノードfnに保持されていた電圧とほぼ等しい電圧まで上昇する。ま
た、容量素子113の値を少なくとも負荷容量の値よりも大きい値とすることにより、入
力ノードinはVstaの半分に近い電圧にまで到達することができるため、基準電圧生
成回路102のスタートアップ時間を十分短いものとすることができる。
で示した回路に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路など
を追加してもよい。
成としたが、これに限定されず、基準電圧生成回路の入力ノードと、スタートアップ回路
内の記憶ノードとの間で、電気的接続が可能であれば、これらの間に回路や素子が接続さ
れていても良い。例えば、トランジスタ、アナログスイッチ、フィードバックをかけたオ
ペアンプや、双方向バッファ回路などが接続されていても良い。
態でのリークが極めて小さいトランジスタとを含む構成とすることにより、電源が遮断さ
れた状態においても、当該基準電圧生成回路の安定平衡状態における入力ノードの電圧を
、記憶ノードに保持しておくことができ、再度電源が投入されたときに、当該入力ノード
に安定平衡状態での電圧に近い電圧を瞬時に出力することができるため、当該基準電圧生
成回路のスタートアップ時間を極めて短くすることができる。
とができる。
本実施の形態では、実施の形態1で示したものとは異なる構成の、基準電圧生成回路用
スタートアップ回路の構成、及び動作について図3及び図4を用いて説明する。
図3は、本実施の形態で例示する、実施の形態1で示したものとは異なる構成のスター
トアップ回路が接続された基準電圧生成回路、及び負荷回路について、これらの接続関係
を示したブロック図である。
路215を介して接続される点で実施の形態1で示した基準電圧生成回路102と異なっ
ている。なお、基準電圧生成回路202に用いることのできる回路としては、実施の形態
1で例示したような基準電圧生成回路を適宜用いることができる。
出力される基準電圧Vrefを用いて駆動する回路を適宜用いることができる。
路215を有する点以外はスタートアップ回路101と同様の構成となっている。
生成回路202の両方を制御する回路である。トランジスタ211への制御信号は、実施
の形態1で示した制御回路115と同様の制御信号を用いることができる。一方、制御回
路215は、基準電圧生成回路202の電源電圧に相当する制御信号を出力することによ
り、基準電圧生成回路の動作、非動作を制御することができる。例えば、電源入力部VD
Dに電源電圧Vddが入力された場合において、基準電圧生成回路202を非動作状態に
しておきたい場合には、当該制御信号として接地電圧Vgndを基準電圧生成回路202
に出力し、また基準電圧生成回路202を動作させたい場合には、電源電圧Vddを出力
することができる。
1と呼び、制御回路215から基準電圧生成回路202に接続するノードを制御ノードc
n2と呼ぶこととする。
基準電圧生成回路202への電源の入力を遮断させておくことが可能な構成となっている
。すなわち、スタートアップ回路201は基準電圧生成回路202に入力する電源の制御
を行うことができる。このような構成のスタートアップ回路201を用いることにより、
基準電圧生成回路202の低電力動作が実現できる。
次に、図4に示すタイミングチャートを用いて、スタートアップ回路201、及び基準
電圧生成回路202の動作について説明する。
cn1及び制御ノードcn2)、記憶ノードfn、及び入力ノードinにおける、それぞ
れの電圧を示すタイミングチャートである。図4において、縦軸は電圧、横軸は時間をそ
れぞれ示している。本実施の形態では、図4に示す時刻T(1)以前では基準電圧生成回
路202が安定平衡状態で動作し、図4に示す時刻T(2)において電源を遮断し、その
後時刻T(3)において再度電源を投入した場合の動作について説明する。
平衡状態で動作しているときでは、電源入力部VDD、及び2つの制御ノードcn1、制
御ノードcn2の電圧はすべて電源電圧Vddである。基準電圧生成回路202が安定平
衡状態で動作しているため、入力ノードinの電圧はVstaで安定している。また、記
憶ノードfnの電圧は、トランジスタ211がオン状態であるため、同様にVstaとな
っている。ここで、実施の形態1と同様にVddとVstaとの差はトランジスタ211
のしきい値電圧よりも十分大きいとし、トランジスタ211は線形領域での動作が保証さ
れ、トランジスタ211のしきい値電圧の影響はないものとする。
(1)において、トランジスタ211をオフ状態とするため、制御ノードcn1の電圧を
接地電圧Vgndとする。したがって記憶ノードfnにはVstaに近い電圧が保持され
る。
圧生成回路202への出力電圧も低下し、制御ノードcn2の電圧は電源電圧Vddから
接地電圧Vgndまで低下する。一方、トランジスタ211はリーク電流の極めて小さい
オフ状態を維持するため、記憶ノードfnの電圧は低下することなく保持された状態を長
時間維持する。ここで時刻T(2)から時刻T(3)までの期間が、電源が遮断されてい
る期間となる。
ddまで上昇する。この時点では、制御回路215から基準電圧生成回路202への電圧
の供給はなされず、制御ノードcn2の電圧は接地電圧Vgndのままとなっている。ま
た、制御回路215からトランジスタ211へも同様に、電圧の供給がなされないため、
トランジスタ211はオフ状態を維持し、記憶ノードfnに電圧が保持された状態が維持
される。したがって、時刻T(3)から時刻T(4)の間の期間では、電源投入後でも基
準電圧生成回路202を動作させずにおくことができるため、無駄な電力を消費すること
がない。
ンジスタ211、及び基準電圧生成回路202へ電源電圧Vddを出力する。電源がすで
に投入されているため、制御ノードcn1及び制御ノードcn2の電圧は瞬時に電源電圧
Vddまで上昇する。制御ノードcn1の電圧がVddとなると、トランジスタ211が
オン状態となり、記憶ノードfnに保持された電圧によって入力ノードinの電圧が瞬時
に上昇するため、その後極めて短い時間でVstaまで上昇し、基準電圧生成回路202
を安定平衡状態とすることができる。
で示した回路に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路など
を追加してもよい。
成としたが、これに限定されず、基準電圧生成回路の入力ノードと、スタートアップ回路
内の記憶ノードとの間で、電気的接続が可能であれば、これらの間に回路や素子が接続さ
れていても良い。例えば、トランジスタ、アナログスイッチ、フィードバックをかけたオ
ペアンプや、双方向バッファ回路などが接続されていても良い。
オフ状態でのリークが極めて小さいトランジスタ211を含む構成とすることにより、電
源が遮断された状態においても、当該基準電圧生成回路の安定平衡状態における、入力ノ
ードの電圧を記憶ノードに保持しておくことができ、基準電圧生成回路を起動させるとき
に当該入力ノードに、安定平衡状態での電圧に近い電圧を瞬時に出力することができるた
め、当該基準電圧生成回路のスタートアップ時間を極めて短くすることができる。また、
基準電圧生成回路への電源供給がスタートアップ回路内の制御回路により制御され、必要
なとき以外では基準電圧生成回路を非活性状態とすることができるため、無用な電力消費
を抑え、低消費電力で駆動する基準電圧生成回路を実現することができる。
とができる。
本実施の形態では、基準電圧生成回路として、β乗数自己バイアス型基準電圧生成回路
を用いた場合の構成の一例について、図5を用いて説明する。
図5は本実施の形態で例示する、スタートアップ回路が接続された基準電圧生成回路の
回路図である。
る。基準電圧生成回路302は、トランジスタ321、トランジスタ322、トランジス
タ323、及びトランジスタ324、並びに抵抗素子325を有する。ここでは図8で示
したものとは異なる符合で示したが、それぞれのトランジスタ、及び抵抗素子の接続関係
は基準電圧生成回路502と同様である。ここで、トランジスタ321、及びトランジス
タ322のゲートに接続されるノードを、入力ノードin1と呼び、トランジスタ323
、及びトランジスタ324のゲートに接続されるノードを、入力ノードin2と呼ぶ。な
お、入力ノードin2は、出力端子OUTと接続されるノードに相当する。
11a、トランジスタ311b)、及び2つの容量素子(容量素子313a、容量素子3
13b)を有する。
ートアップ回路に適用するトランジスタと同様、チャネルが形成される半導体層に酸化物
半導体を用いたnチャネル型のトランジスタを用いることができる。このようなトランジ
スタを用いることにより、オフ状態でのリーク電流が極めて小さいものとすることができ
、トランジスタのリークによる電圧降下の影響が抑制され、それぞれのトランジスタに接
続された記憶ノードに保持された電圧を、長時間保持することが可能となる。
れ、制御回路315によってオン状態とオフ状態の制御が行われる。トランジスタ311
aの第1電極には容量素子313aの第1電極が、トランジスタ311bの第1電極には
容量素子313bの第1電極がそれぞれ接続されている。また容量素子313a、及び容
量素子313bのそれぞれの第2電極は、接地電圧入力部GNDと接続する。ここで、ト
ランジスタ311aと容量素子313aとの間のノードを記憶ノードfn1、また、トラ
ンジスタ311bと容量素子313bとの間のノードを記憶ノードfn2と呼び、それぞ
れのトランジスタをオフ状態にすることにより各記憶ノードに異なる電圧を保持すること
ができる。
第2電極が入力ノードin2とそれぞれ接続されることにより、スタートアップ回路30
1と、基準電圧生成回路302とが電気的に接続されている。また、本構成において、基
準電圧生成回路302の出力部には出力負荷として負荷容量331を接続した構成とした
が、ここには基準電圧を用いて動作する回路であればどのような回路を接続してもよい。
基準電圧生成回路302が、安定平衡状態で動作しているとき、入力ノードin1、及
び入力ノードin2の電圧は、それぞれのノードの安定平衡状態における電圧Vsta1
、Vsta2となる。このとき、制御回路315は、トランジスタ311a、及びトラン
ジスタ311bをオン状態とするように、これらのゲートに例えば電源電圧Vddを出力
する。
311a、及びトランジスタ311bをオフ状態とするように、例えば接地電圧Vgnd
をそれぞれのトランジスタのゲートに出力する。このとき、記憶ノードfn1には入力ノ
ードin1の安定平衡状態における電圧Vsta1に近い電圧が保持され、同様に記憶ノ
ードfn2には、入力ノードin2の安定平衡状態における電圧Vsta2に近い電圧が
保持される。
スタが全てオフ状態となるため電流が流れない状態となる。一方、スタートアップ回路内
のトランジスタ311a、及びトランジスタ311bはオフ状態を維持するため、記憶ノ
ードfn1、及び記憶ノードfn2に保持された電圧は電圧降下することなく維持される
。
タ311bがオン状態となるように、例えば電源電圧Vddをそれぞれのトランジスタの
ゲートに出力する。トランジスタ311aがオン状態となると、入力ノードin1と記憶
ノードfn1との間に電流が流れることにより、入力ノードin1の電圧が入力ノードi
n1の安定平衡状態における電圧Vsta1に近い電圧にまで瞬時に変化する。また同様
に、トランジスタ311bがオン状態となることにより、記憶ノードfn2に保持されて
いた電圧によって入力ノードin2の電圧がVsta2に近い電圧にまで瞬時に変化する
。
、電源投入時において基準電圧生成回路302内の2つのノードの電圧を同時に、安定平
衡状態における電圧に近い値にまで瞬時に変化させることができるため、スタートアップ
回路がどちらか一方の入力ノードに接続された場合に比べ、より効率よく基準電圧生成回
路302のスタートアップ時間を短縮することができる。
以下では、上記で説明したスタートアップ回路301の変形例について図6を用いて説
明する。
い、また新たにトランジスタ367を有するほかは、スタートアップ回路301と同じ構
成である。
Dと接続し、第2電極が基準電圧生成回路302内のトランジスタ321、及びトランジ
スタ322のそれぞれの第1電極と接続する。トランジスタ367としてpチャネル型の
トランジスタを用いることにより、トランジスタによる電圧降下の影響を受けることなく
、基準電圧生成回路302に電源電圧Vddを入力することができる。
311bのゲートと接続され、これらのトランジスタのオン状態、及びオフ状態を制御す
る。さらに制御回路365はトランジスタ367のゲートに制御信号を送信することによ
り、トランジスタ367のオン状態、及びオフ状態を制御する機能をも有する。
ことができ、基準電圧生成回路302の動作、非動作を制御することができる。例えば、
電源が投入された状態において、トランジスタ367をオン状態とするような電圧、例え
ば接地電圧Vgndをゲートに出力すると、基準電圧生成回路302に電源電圧Vddを
入力することができ、またトランジスタ367をオフ状態とするような電圧、例えば電源
電圧Vddをゲートに出力すると、基準電圧生成回路302に電源電圧が入力されず、非
動作状態とすることができる。
365により制御され、必要なとき以外では基準電圧生成回路を非活性状態とすることが
できるため、無用な電力消費を抑え、低消費電力で駆動する基準電圧生成回路を実現する
ことができる。
示したが、これと接続する基準電圧生成回路の構成によって、1つ以上の任意の記憶ノー
ドを有する構成とすることができる。例えば3つの記憶ノードを有する構成とするには、
ゲートが接続された3つのトランジスタと、それぞれのトランジスタに接続される容量素
子とを有する構成とすればよい。また、1つの記憶ノードを有する構成とし、基準電圧生
成回路内の一つのノードのみに接続する構成としてもよい。このような構成とすることに
より、スタートアップ回路の占有面積を小さくすることができる。
で示した回路に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路など
を追加してもよい。
成としたが、これに限定されず、基準電圧生成回路の入力ノードと、スタートアップ回路
内の記憶ノードとの間で、電気的接続が可能であれば、これらの間に回路や素子が接続さ
れていても良い。例えば、トランジスタ、アナログスイッチ、フィードバックをかけたオ
ペアンプや、双方向バッファ回路などが接続されていても良い。
態でのリークが極めて小さいトランジスタを含む構成とすることにより、電源が遮断され
た状態においても、当該基準電圧生成回路の安定平衡状態における、入力ノードの電圧を
記憶ノードに保持しておくことができ、再度電源が投入されたときに当該入力ノードに、
安定平衡状態での電圧に近い電圧を瞬時に出力することができるため、当該基準電圧生成
回路のスタートアップ時間を極めて短くすることができる。
とができる。
本実施の形態では、基準電圧生成回路として、バンドギャップ参照型基準電圧生成回路
を用いた場合の構成の一例について図7を用いて説明する。
圧生成回路の構成を示す回路図である。
13とを有し、トランジスタ411と容量素子413との間の記憶ノードfnに電圧を保
持することができる。トランジスタ411は、ゲートと接続する制御回路415によって
制御される。
化物半導体を用いたnチャネル型のトランジスタを用いることができる。このようなトラ
ンジスタを用いることにより、オフ状態におけるリーク電流を極めて小さいものとするこ
とができるため、トランジスタ411のリークによる電圧降下の影響が抑制され、トラン
ジスタ411に接続された記憶ノードfnに保持された電圧を、長時間保持することが可
能となる。
つの抵抗素子(抵抗素子421、抵抗素子422、抵抗素子423)、2つのダイオード
(ダイオード424、ダイオード425)、及びオペアンプ426から構成される。抵抗
素子421は、第1電極が抵抗素子422の第1電極、及びオペアンプ426の出力端子
と接続し、第2電極がオペアンプ426の正相入力端子、及びダイオード424の第1電
極と接続される。抵抗素子422の第2電極は、オペアンプ426の逆相入力端子、及び
抵抗素子423の第1電極と接続される。抵抗素子423の第2電極は、ダイオード42
5の第1電極と接続される。ダイオード424、及びダイオード425の第2電極は、そ
れぞれ接地電圧入力部GNDと接続される。オペアンプ426の2つの電源端子は、一方
が電源入力部VDDに、他方が接地電圧入力部GNDにそれぞれ接続されている。なお、
抵抗素子421、抵抗素子422のそれぞれの第1電極と、オペアンプ426の出力端子
とに接続されるノードを入力ノードinとする。
続されるノードの電圧と、逆相入力端子に接続されるノードの電圧との電圧差が0となる
ように動作する。したがって、基準電圧生成回路402の安定平衡状態における出力電圧
は、オペアンプ426の2つの電源端子に入力される電圧の電圧差と、3つの抵抗素子の
抵抗値の大小関係、及び2つのダイオード素子それぞれの電流電圧特性によって決定され
る。
02の入力ノードinと接続することにより、スタートアップ回路401と、基準電圧生
成回路402とが電気的に接続されている。また、本構成において、基準電圧生成回路4
02の出力部には出力負荷として負荷容量431を接続した構成としたが、ここには基準
電圧生成回路402の出力電圧を用いて動作する回路であればどのような回路を接続して
もよい。
を制御することにより、上記の実施の形態と同様に、電源が遮断された状態でも、基準電
圧生成回路402が安定平衡状態で動作しているときの、入力ノードinの電圧に近い電
圧を、記憶ノードfnに保持することができる。また再度電源が投入されたときに、トラ
ンジスタ411をオン状態とすることにより、基準電圧生成回路402内の入力ノードi
nの電圧を瞬時に安定平衡状態における電圧に近い電圧にまで変化させることができるた
め、基準電圧生成回路402のスタートアップ時間を極めて短くすることができる。
1のみを制御する構成としたが、実施の形態3の変形例で示したような、基準電圧生成回
路402への電源電圧の入力を制御する構成としてもよい。例えば、オペアンプ426の
電源入力部VDDに接続されるノードにpチャネル型のトランジスタを直列に接続し、こ
のトランジスタをスタートアップ回路内の制御回路によって制御する構成とすればよい。
このような構成とすることにより、基準電圧生成回路への電源供給がスタートアップ回路
内の制御回路により制御され、必要なとき以外では基準電圧生成回路を非活性状態とする
ことができるため、無用な電力消費を抑え、低消費電力で駆動する基準電圧生成回路を実
現することができる。
示したが、これと接続する基準電圧生成回路の構成によって、1つ以上の任意の記憶ノー
ドを有する構成とすることができる。例えば3つの記憶ノードを有する構成とするには、
ゲートが接続された3つのトランジスタと、それぞれのトランジスタに接続される容量素
子とを有する構成とすればよい。
で示した回路に新たにスイッチ、抵抗素子、容量素子、トランジスタまたは論理回路など
を追加してもよい。
成としたが、これに限定されず、基準電圧生成回路の入力ノードと、スタートアップ回路
内の記憶ノードとの間で、な電気的接続が可能であれば、これらの間に回路や素子が接続
されていても良い。例えば、トランジスタ、アナログスイッチ、フィードバックをかけた
オペアンプや、双方向バッファ回路などが接続されていても良い。
態でのリークが極めて小さいトランジスタを含む構成とすることにより、電源が遮断され
た状態においても、当該基準電圧生成回路の安定平衡状態における、入力ノードの電圧を
記憶ノードに保持しておくことができ、再度電源が投入されたときに当該入力ノードに、
安定平衡状態での電圧に近い電圧を瞬時に出力することができるため、当該基準電圧生成
回路のスタートアップ時間を極めて短くすることができる。
とができる。
本実施の形態では、上記実施の形態1乃至4において、スタートアップ回路に用いるチ
ャネルが形成される半導体層に酸化物半導体を用いたトランジスタの構成、及びその作製
方法の一例を、図9を用いて説明する。
ンジスタ610は、ボトムゲート構造の逆スタガ型トランジスタである。
体から除去し、不純物が極力含まれないように高純度化することによりI型(真性)の酸
化物半導体、又はI型(真性)に限りなく近い酸化物半導体としたものである。
×1014/cm3未満、1×1012/cm3未満、あるいは1×1011/cm3未
満となる。また、このようにキャリアが少ないことで、オフ状態における電流(オフ電流
)は十分に小さくなる。
とドレイン間のチャネル幅1μmあたりのリーク電流密度(オフ電流密度)は、ソースと
ドレイン間の電圧が3.0V、使用時の温度条件下(例えば、25℃)において、10z
A/μm(1×10−20A/μm)以下、もしくは1zA/μm(1×10−21A/
μm)以下、さらには100yA/μm(1×10−22A/μm)以下とすることがで
きる。
度依存性がほとんど見られず、高温状態においてもオフ電流は非常に小さいままである。
る工程を説明する。
ィ工程によりゲート電極層601を形成する。なお、レジストマスクをインクジェット法
で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用
しないため、製造コストを低減できる。
う場合は、少なくともその温度に耐えうる耐熱性を有している必要がある。例えばバリウ
ムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、石英基板、サファイ
ア基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板又は
半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチックなどの可撓性を
有する合成樹脂からなる基板は、一般的に上記基板と比較して耐熱温度が低いが、作製工
程における処理温度に耐えうるのであれば用いることが可能である。なお、基板600の
表面を、CMP法などの研磨により平坦化しておいてもよい。
該絶縁層には、基板600からの不純物元素の拡散を防止する機能があり、窒化シリコン
膜、酸化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜などから選ばれた一また
は複数の膜による積層構造により形成することができる。
ステン、ネオジム、スカンジウム等の金属又はこれらを主成分とする合金を用いて、単層
で又は積層して形成することができる。なお、後の工程において行われる加熱処理の温度
に耐えうるのであれば、上記金属としてアルミニウム、銅を用いることもできる。アルミ
ニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属と組み合わせて
用いると良い。高融点金属としては、モリブデン、チタン、クロム、タンタル、タングス
テン、ネオジム、スカンジウム等を用いることができる。
は、プラズマCVD法又はスパッタリング法等を用いて形成することができる。またゲー
ト絶縁層602は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シ
リコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸
化アルミニウム膜、酸化ハフニウム膜、酸化タンタル膜、または酸化ガリウム膜などから
選ばれた一または複数の膜により単層、または積層して形成することができる。
た酸化物半導体(高純度化された酸化物半導体)を用いる。このような高純度化された酸
化物半導体は界面準位、界面電荷に対して極めて敏感であるため、酸化物半導体層とゲー
ト絶縁層との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶
縁層は、高品質化が要求される。
で絶縁耐圧の高い高品質な絶縁層を形成できるので好ましい。高純度化された酸化物半導
体と高品質ゲート絶縁層とが接することにより、界面準位を低減して界面特性を良好なも
のとすることができるからである。
グ法やプラズマCVD法など他の成膜方法を適用することができる。また、成膜後の熱処
理によってゲート絶縁層の膜質、酸化物半導体との界面特性が改質される絶縁層であって
も良い。いずれにしても、ゲート絶縁層としての膜質が良好であることは勿論のこと、酸
化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
、水素が含有されると特性に悪影響を及ぼすので、ゲート絶縁層602は水素、水酸基お
よび水分が含まれないことが望ましい。ゲート絶縁層602、酸化物半導体膜に水素、水
酸基及び水分がなるべく含まれないようにするために、酸化物半導体膜の成膜の前処理と
して、スパッタリング装置の予備加熱室でゲート電極層601が形成された基板600、
又はゲート絶縁層602までが形成された基板600を予備加熱し、基板600に吸着し
た水素、水分などの不純物を除去することが好ましい。なお、予備加熱の温度は、100
℃以上400℃以下、好ましくは150℃以上300℃以下である。なお、予備加熱室に
設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略すること
もできる。またこの予備加熱は、絶縁層607の成膜前に、ソース電極層605a及びド
レイン電極層605bまで形成した基板600にも同様に行ってもよい。
以上30nm以下の酸化物半導体膜603を形成する(図9(A)参照)。
膜する。また、酸化物半導体膜603は、希ガス(例えばアルゴン)雰囲気下、酸素雰囲
気下、又は希ガス(例えばアルゴン)及び酸素混合雰囲気下においてスパッタ法により形
成することができる。
導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層602の表面に付着して
いる粉状物質(パーティクル、ごみともいう)を除去することが好ましい。逆スパッタと
は、アルゴン雰囲気下で基板にRF電源を用いて電圧を印加して基板近傍にプラズマを形
成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などを用いてもよい。
あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnを含むことが好ましい。ま
た、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビラ
イザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビ
ライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフ
ニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(A
l)を有することが好ましい。
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系
酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の
酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系
酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸
化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化
物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物
、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、
In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、I
n−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In
−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、I
n−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−
Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用
いることができる。
て有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとG
aとZn以外の金属元素が入っていてもよい。
で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた
一の金属元素または複数の金属元素を示す。また、酸化物半導体として、In3SnO5
(ZnO)n(n>0、且つ、nは整数)で表記される材料を用いてもよい。
a:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸
化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1
:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1
/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の
原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キ
ャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度
等を適切なものとすることが好ましい。
ら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上
げることができる。
c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C
=1)の酸化物の組成の近傍であるとは、a、b、cが、
(a―A)2+(b―B)2+(c―C)2≦r2
を満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である
。
でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファス
でもよい。
これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高
い移動度を得ることができる。
9.9%以下である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した
酸化物半導体膜は緻密な膜とすることができる。
合物又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
好ましくは200℃以上400℃以下とする。基板を加熱しながら成膜することにより、
成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタ
リングによる損傷が軽減される。そして、成膜室内の残留水分を除去しつつ水素及び水分
が除去されたスパッタガスを導入し、上記ターゲットを用いて基板600上に酸化物半導
体膜603を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水(H2O
)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等が排気される
ため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
スと酸素の混合雰囲気とすればよい。
a、直流(DC)電源0.5kW、酸素(酸素流量比率100%)雰囲気下の条件が適用
される。なお、パルス直流電源を用いると、成膜時に発生する粉状物質(パーティクル、
ごみともいう)が軽減でき、膜厚分布も均一となるために好ましい。
アルカリ土類金属などの不純物は低減されていることが好ましい。具体的には、酸化物半
導体膜中に含まれるこれらの不純物濃度は、2×1016/cm3以下、好ましくは1×
1015/cm3以下であることが好ましい。これらの金属元素は電気陰性度が小さく、
酸化物半導体膜中の酸素と結合しやすいため、酸化物半導体膜中にキャリアパスが形成さ
れ低抵抗化(N型化)してしまうおそれがある。
導体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをイン
クジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォト
マスクを使用しないため、製造コストを低減できる。
体膜603の加工時に同時に行うことができる。
エッチングでもよく、両方を用いてもよい。例えば、酸化物半導体膜603のウェットエ
ッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いるこ
とができる。また、ITO07N(関東化学社製)を用いてもよい。
ス、例えば塩素(Cl2)、三塩化硼素(BCl3)、四塩化珪素(SiCl4)、四塩
化炭素(CCl4)など)が好ましい。また、フッ素を含むガス(フッ素系ガス、例えば
四弗化炭素(CF4)、六弗化硫黄(SF6)、三弗化窒素(NF3)、トリフルオロメ
タン(CHF3)など)、臭化水素(HBr)、酸素(O2)、これらのガスにヘリウム
(He)やアルゴン(Ar)などの希ガスを添加したガス、などを用いることができる。
hing)法や、ICP(Inductively Coupled Plasma:誘
導結合型プラズマ)エッチング法を用いることができる。所望の加工形状にエッチングで
きるように、エッチング条件(コイル型の電極に印加される電力量、基板側の電極に印加
される電力量、基板側の電極温度等)を適宜調節する。
酸化物半導体層の脱水化または脱水素化を行うことができる。第1の加熱処理の温度は、
250℃以上750℃以下、または400℃以上基板の歪み点未満とする。例えば、50
0℃、3分間以上6分間以下程度で行ってもよい。加熱処理にRTA法を用いれば、短時
間に脱水化または脱水素化が行えるため、ガラス基板の歪み点を超える温度でも処理する
ことができる。
窒素雰囲気下450℃において1時間の加熱処理を行った後、大気に触れることなく冷却
することで、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層604を得る
(図9(B)参照)。
熱輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置等のRTA(Rapid Thermal Ann
eal)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライド
ランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水
銀ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置で
ある。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには
、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない
不活性気体が用いられる。
基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス
中から出すGRTAを行ってもよい。
スに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素
、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以
上好ましくは7N(99.99999%)以上(即ち不純物濃度を1ppm以下、好まし
くは0.1ppm以下)とすることが好ましい。
純度のN2Oガス、又は超乾燥エア(CRDS(キャビティリングダウンレーザー分光法
)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下
、好ましくは1ppm以下、好ましくは10ppb以下の空気)を導入してもよい。酸素
ガスまたはN2Oガスに、水、水素などが含まれないことが好ましい。または、加熱処理
装置に導入する酸素ガスまたはN2Oガスの純度を、6N以上好ましくは7N以上(即ち
、酸素ガスまたはN2Oガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以
下)とすることが好ましい。酸素ガス又はN2Oガスの作用により、脱水化または脱水素
化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する
主成分材料である酸素を供給することによって、酸化物半導体層を高純度化及び電気的に
I型(真性)化する。
物半導体膜603に行うこともできる。その場合には、第1の加熱処理後に、加熱装置か
ら基板を取り出し、フォトリソグラフィ工程を行う。
体層上にソース電極層及びドレイン電極層を積層させた後、あるいは、ソース電極層及び
ドレイン電極層上に絶縁層を形成した後、のいずれで行っても良い。
体膜603に第1の加熱処理を行う前でも行った後に行ってもよい。
ができる。それにより酸化物半導体層の電気特性の安定化を図ることができる。また、基
板600のガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャ
ップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトラ
ンジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低
減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著しく
低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降
であれば、いつでも行うことができる。
その表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対し
て略垂直にc軸配向した単結晶体であることが好ましい。なお、酸化物半導体膜下のゲー
ト絶縁層602の表面に凹凸がある場合、板状結晶は多結晶体となる。したがって、酸化
物半導体膜の下地表面は可能な限り平坦であることが望まれる。
地部材の材料が、酸化物、窒化物、金属など材料を問わず、膜厚の厚い結晶領域(単結晶
領域)、即ち、膜表面に垂直にc軸配向した結晶領域を有する酸化物半導体膜を形成して
もよい。例えば、3nm以上15nm以下の第1の酸化物半導体膜を成膜し、窒素、酸素
、希ガス、または乾燥空気の雰囲気下で450℃以上850℃以下、好ましくは550℃
以上750℃以下の第1の加熱処理を行い、表面を含む領域に結晶領域(板状結晶を含む
)を有する第1の酸化物半導体膜を形成する。そして、第1の酸化物半導体膜よりも厚い
第2の酸化物半導体膜を形成し、450℃以上850℃以下、好ましくは600℃以上7
00℃以下の第2の加熱処理を行い、第1の酸化物半導体膜を結晶成長の種として、上方
に結晶成長させ、第2の酸化物半導体膜の全体を結晶化させ、結果として膜厚の厚い結晶
領域を有する酸化物半導体膜を形成してもよい。
イン電極層(これと同じ層で形成される配線を含む)となる導電膜を形成する。ソース電
極層、及びドレイン電極層に用いる導電膜としては、例えば、Al、Cr、Cu、Ta、
Ti、Mo、Wから選ばれた元素を含む金属膜、または上述した元素を成分とする合金、
または金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用い
ることができる。また、Al、Cuなどの金属膜は、耐熱性や腐食性の問題を回避するた
めに、下側又は上側の一方または双方にTi、Mo、W、Cr、Ta、Nd、Sc、Yな
どの高融点金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化
タングステン膜)を積層させた構成としても良い。
を含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する2層構造、チ
タン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を
成膜する3層構造などが挙げられる。
酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合酸化物、酸化インジ
ウム酸化亜鉛混合酸化物または前記金属酸化物材料にシリコン若しくは酸化シリコンを含
ませたものを用いることができる。
に持たせることが好ましい。
択的にエッチングを行ってソース電極層605a、ドレイン電極層605bを形成した後
、レジストマスクを除去する(図9(C)参照)。
レーザ光やArFレーザ光を用いるとよい。酸化物半導体層604上で隣り合うソース電
極層の下端部とドレイン電極層の下端部との間隔幅によって後に形成されるトランジスタ
のチャネル長Lが決定される。なお、チャネル長L=25nm未満の露光を行う場合には
、数nm〜数10nmと極めて波長が短い超紫外線(Extreme Ultravio
let)を用いて第3のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う
とよい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成され
るトランジスタのチャネル長Lを10nm以上1000nm以下とすることも可能であり
、回路の動作速度を高速化できる。
ことのないようエッチング条件を最適化することが望まれる。しかしながら、導電膜のみ
をエッチングし、酸化物半導体層604を全くエッチングしないという条件を得ることは
難しく、導電膜のエッチングの際に酸化物半導体層604は一部がエッチングされ、溝部
(凹部)を有する酸化物半導体層となることもある。
−Zn−O系酸化物半導体を用いたので、エッチャントとしてアンモニア過水(アンモニ
ア、水、過酸化水素水の混合液)を用いる。エッチャントとしてアンモニア過水を用いる
ことにより選択的に導電膜をエッチングすることができる。
いる酸化物半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴ
ンの混合ガスを用いてプラズマ処理を行ってもよい。プラズマ処理を行った場合、大気に
触れることなく、酸化物半導体層604の一部に接する保護絶縁膜となる絶縁層607を
形成する。
縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。また絶縁層6
07は、少なくとも1nm以上の膜厚とし、スパッタ法など、絶縁層607に水、水素等
の不純物を混入させない方法を適宜用いて形成することができる。絶縁層607に水素が
含まれると、その水素の酸化物半導体層への侵入、又は水素による酸化物半導体層中の酸
素の引き抜き、が生じ酸化物半導体層のバックチャネルが低抵抗化(N型化)してしまい
、寄生チャネルが形成されるおそれがある。よって、絶縁層607はできるだけ水素を含
まない膜になるように、成膜方法に水素を用いないことが重要である。
で形成された膜厚100nmの酸化アルミニウム膜を積層させた構造を有する、絶縁膜を
形成してもよい。成膜時の基板温度は、室温以上300℃以下とすればよい。また、絶縁
膜は酸素を多く含有していることが好ましく、化学量論比を超える程度、好ましくは、化
学量論比の1倍を超えて2倍まで(1倍より大きく2倍未満)酸素を含有していることが
好ましい。このように絶縁膜が過剰な酸素を有することにより、島状の酸化物半導体層の
界面に酸素を供給し、酸素の欠損を低減することができる。
リング法を用いて成膜する。成膜時の基板温度は、室温以上300℃以下とすればよく、
本実施の形態では100℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス(
代表的にはアルゴン)雰囲気下、酸素雰囲気下、または希ガスと酸素の混合雰囲気下にお
いて行うことができる。また、ターゲットとして酸化シリコンターゲットまたはシリコン
ターゲットを用いることができる。例えば、シリコンターゲットを用いて、酸素を含む雰
囲気下でスパッタ法により酸化シリコン膜を形成することができる。絶縁層607におい
て酸化物半導体層に接して形成する膜は、水分や、水素イオンや、OH−基などの不純物
を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には
酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、または酸化窒化アルミニウ
ム膜などを用いることが好ましい。
、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、窒
化酸化アルミニウム膜、酸化アルミニウム膜、または酸化ガリウム膜などを用いることが
できる。バリア性の高い絶縁膜を用いることで、島状の酸化物半導体層内、ゲート絶縁層
内、或いは、島状の酸化物半導体層と他の絶縁層の界面とその近傍に、水分または水素な
どの不純物が入り込むのを防ぐことができる。
るためには、吸着型の真空ポンプ(クライオポンプなど)を用いることが好ましい。クラ
イオポンプを用いて排気した成膜室で成膜した絶縁層607に含まれる不純物の濃度を低
減できる。また、絶縁層607の成膜室内の残留水分を除去するための排気手段としては
、ターボポンプにコールドトラップを加えたものであってもよい。
又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
素、超乾燥空気、または希ガス(アルゴン、ヘリウムなど)の雰囲気下において、好まし
くは200℃以上400℃以下、例えば250℃以上350℃以下で行う。上記ガスは、
水の含有量が20ppm以下、好ましくは1ppm以下、好ましくは10ppb以下であ
ることが望ましい。例えば、窒素雰囲気下で250℃、1時間の加熱処理を行う。或いは
、第1の加熱処理と同様に、高温短時間のRTA処理を行っても良い。酸素を含む絶縁層
607が設けられた後に加熱処理が施されることによって、第1の加熱処理により、島状
の酸化物半導体層に酸素欠損が発生していたとしても、絶縁層607から島状の酸化物半
導体層に酸素が供与される。そして、島状の酸化物半導体層に酸素が供与されることで、
島状の酸化物半導体層において、ドナーとなる酸素欠損を低減し、化学量論比を満たすこ
とが可能である。その結果、島状の酸化物半導体層をI型に近づけることができ、酸素欠
損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することが
できる。この第2の加熱処理を行うタイミングは、絶縁層607の形成後であれば特に限
定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透光性を有する導電膜を低抵抗
化させるための加熱処理と兼ねることで、工程数を増やすことなく、島状の酸化物半導体
層をi型に近づけることができる。
に酸素を添加し、島状の酸化物半導体層中においてドナーとなる酸素欠損を低減させても
良い。加熱処理の温度は、例えば100℃以上350℃未満、好ましくは150℃以上2
50℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素な
どが含まれないことが好ましい。または、加熱処理装置に導入する酸素ガスの純度を、6
N(99.9999%)以上、好ましくは7N(99.99999%)以上、(即ち酸素
中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
好ましくは200℃以上400℃以下、例えば250℃以上350℃以下)を行う。例え
ば、窒素雰囲気下で250℃、1時間の第2の加熱処理を行う。第2の加熱処理を行うと
、酸化物半導体層の一部(チャネル形成領域)が絶縁層607と接した状態で加熱される
。
、水分、水酸基又は水素化物(水素化合物ともいう)などの不純物を酸化物半導体層より
意図的に排除し、かつ不純物の排除工程によって同時に減少してしまう酸化物半導体を構
成する主成分材料の一つである酸素を第2の加熱処理で供給することができる。よって、
酸化物半導体層は高純度化及び電気的にI型(真性)化する。
後の加熱処理によって酸化物半導体層中に含まれる水素、水分、水酸基又は水素化物など
の不純物を酸化物シリコン層中に拡散させ、酸化物半導体層中に含まれる該不純物をより
低減させる効果を奏する。
後の加熱処理によって絶縁層607中の酸素が酸化物半導体層604に移動し、酸化物半
導体層604の酸素濃度を向上させ、高純度化する効果を奏する。
602と、ゲート絶縁層602上においてゲート電極層601と重なっている島状の酸化
物半導体層604と、島状の酸化物半導体層604上に形成された一対のソース電極層6
05a及びドレイン電極層605bとを有する、ボトムゲート構造である。
状の酸化物半導体層と重なる位置にバックゲート電極を形成しても良い。バックゲート電
極を形成した場合は、バックゲート電極を覆うように絶縁層を形成するのが望ましい。バ
ックゲート電極は、ゲート電極、或いは導電層と同様の材料、構造を用いて形成すること
が可能である。
mとする。例えば、チタン膜、アルミニウム膜、チタン膜が積層された構造を有する導電
膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成し、エッチング
により不要な部分を除去して、該導電膜を所望の形状に加工(パターニング)することで
、バックゲート電極を形成すると良い。バックゲート電極は遮光膜として機能させること
によってトランジスタの光劣化、例えば光負バイアス劣化を低減でき、信頼性を向上でき
る。
えば、RFスパッタ法を用いて窒化シリコン膜を形成する。RFスパッタ法は、量産性が
よいため、保護絶縁層の成膜方法として好ましい。保護絶縁層は、水分などの不純物を含
まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリコン膜
、窒化アルミニウム膜などを用いる。本実施の形態では、窒化シリコン膜を用いて保護絶
縁層609を形成する(図9(E)参照)。
を100℃〜400℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパ
ッタガスを導入しシリコン半導体のターゲットを用いて窒化シリコン膜を成膜する。この
場合においても、絶縁層607と同様に、処理室内の残留水分を除去しつつ保護絶縁層6
09を成膜することが好ましい。
以下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱しても
よいし、室温から、100℃以上200℃以下の加熱温度への昇温と、加熱温度から室温
までの降温を複数回くりかえして行ってもよい。
ことを特徴とする。このようなトランジスタを上記実施の形態で示したような基準電圧生
成回路用のスタートアップ回路に適用することにより、記憶ノードに保持された電圧はト
ランジスタのリークによる電圧降下の影響が抑制され、長期間電圧を保持することが可能
となる。
とができる。
酸化物半導体を半導体層に用いたトランジスタにおいて、様々な態様をとることができ
る。本実施の形態では、実施の形態5で示したトランジスタ610とは異なる構成のトラ
ンジスタの構成例について図10を用いて説明する。なお、上記実施の形態と同一部分ま
たは同様な機能を有する部分、及び工程は、上記実施の形態と同様に行うことができ、本
実施の形態での繰り返しは省略する。なお、同じ箇所の詳細な説明を省略する。
形成された、ボトムゲート構造のトランジスタの一例である。
02と、ゲート絶縁層602上に形成された一対のソース電極層605a及びドレイン電
極層605bと、ソース電極層605a及びドレイン電極層605b、並びにゲート絶縁
層602と接し、ゲート電極層601と重なる島状の酸化物半導体層604とを有する、
ボトムゲート構造である。
ト電極とは反対側)にチャネル保護層を有する、ボトムゲート構造の一例である。チャネ
ル保護層を形成することにより、ソース電極及びドレイン電極のエッチングの際に酸化物
半導体層へのダメージを抑制することができる。
602と、ゲート絶縁層602上においてゲート電極層601と重なる、島状の酸化物半
導体層604と、酸化物半導体層604と接し、酸化物半導体層604のチャネルが形成
される領域と重なるチャネル保護層627と、酸化物半導体層604上に形成された、一
対のソース電極層605a及びドレイン電極層605bとを有する、チャネル保護型のボ
トムゲート構造である。
ある。
体層604と、酸化物半導体層604と接する一対のソース電極層605a及びドレイン
電極層605bと、酸化物半導体層604において、ソース電極層605aとドレイン電
極層605bとの間のチャネル形成領域と接するゲート絶縁層602と、ゲート絶縁層6
02上に、酸化物半導体層604のチャネル形成領域と重なるゲート電極層601とを有
する、トップゲート構造のトランジスタである。
してソース電極層605a又はドレイン電極層605bと接続する、ソース配線層636
a及びドレイン配線層636bを有していても良い。
ップゲート構造のトランジスタの一例である。
層605a及びドレイン電極層605bと、ソース電極層605aとドレイン電極層60
5bとの間隙を覆う酸化物半導体層604と、ソース電極層605a及びドレイン電極層
605b、並びに酸化物半導体層604上のゲート絶縁層602と、ゲート絶縁層602
上に、酸化物半導体層604のチャネルが形成される領域と重なるゲート電極層601と
を有する、トップゲート構造のトランジスタである。
トホールを介してソース電極層605a又はドレイン電極層605bと接続する、ソース
配線層636a及びドレイン配線層636bを有していても良い。
ート型のトランジスタにおいては、基板と下地絶縁層との間に、酸化物半導体層604の
チャネル形成領域と重なるように第2のゲート電極層(バックゲート電極層とも呼ぶ)を
形成してもよい。この場合、二つのゲート電極層のうち、どちらか一方を第1のゲート電
極層と呼び、他方をバックゲート電極と呼ぶことがある。第1のゲート電極層と、バック
ゲート電極層とを電気的に接続して、一つの電極として機能させることができる。
させることができる。バックゲート電極層は、電気的に絶縁しているフローティングの状
態であっても良いし、電圧が与えられていても良いし、グランドや共通電圧などの固定電
圧が与えられていても良い。バックゲート電極層に与える電圧の高さを制御することで、
トランジスタのしきい値電圧を制御することができる。
覆うことで、バックゲート電極層側から酸化物半導体層604に光が入射するのを防ぐこ
とができる。よって、酸化物半導体層604の光劣化を防ぎ、トランジスタのしきい値電
圧がシフトするなどの特性の劣化が引き起こされるのを防ぐことができる。
能である。このようなトランジスタを上記実施の形態で示したような基準電圧生成回路用
のスタートアップ回路に適用することにより、記憶ノードに保持された電圧はトランジス
タのリークによる電圧降下の影響が抑制され、長期間電圧を保持することが可能となる。
とができる。
本実施の形態では、トランジスタのオフ電流の算出例について説明する。
る。本実施の形態では、特性評価用回路が、互いに並列に接続された複数の測定系801
を備える。具体的に図13では、8つの測定系801が並列に接続されている特性評価用
回路を例示している。
トランジスタ814と、トランジスタ815とを含む。
1は、その第1端子が、電位V1の与えられているノードに接続されており、その第2端
子が、トランジスタ812の第1端子に接続されている。トランジスタ811のゲート電
極は、電位Vext_aの与えられているノードに接続されている。
おいてリーク電流とは、トランジスタのオフ電流を含んでいる。そして、トランジスタ8
12は、その第1端子が、トランジスタ811の第2端子に接続されており、その第2端
子が、電位V2の与えられているノードに接続されている。トランジスタ812のゲート
電極は、電位Vext_bの与えられているノードに接続されている。
2の第1端子に接続されている。容量素子813の第2の電極は、電位V2の与えられて
いるノードに接続されている。
ており、その第2端子が、トランジスタ815の第1端子に接続されている。トランジス
タ814のゲート電極は、トランジスタ811の第2端子、トランジスタ812の第1端
子、容量素子813の第1の電極に接続されている。なお、このトランジスタ814のゲ
ート電極が接続されている箇所を、ノードAとする。
おり、その第2端子が、電位V4の与えられているノードに接続されている。トランジス
タ815のゲート電極は、電位Vext_cの与えられているノードに接続されている。
1端子が接続されているノードの電位を、出力信号の電位Voutとして出力する。
、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長L=10μm、チ
ャネル幅W=10μmであるトランジスタを用いた。
て、ゲート絶縁膜を間に挟んでゲート電極と重なる領域に相当する。
み、なおかつ、活性層に含まれるチャネル形成領域のサイズがチャネル長L=3μm、チ
ャネル幅W=100μmであるトランジスタを用いた。
ス電極及びドレイン電極が接し、ソース電極及びドレイン電極と、ゲート電極とが重なる
オーバーラップ領域を設けず、幅1μmのオフセット領域を有するボトムゲート構造のト
ランジスタを用いた。オフセット領域を設けることにより、寄生容量を低減することがで
きる。さらに、トランジスタ812として、活性層に含まれるチャネル形成領域が、下記
の表1の条件1から条件6に示すような、異なるサイズを有するトランジスタを用いた。
813への電荷注入の際に、リーク電流評価用のトランジスタ812を一度オンにする必
要がある。この場合、リーク電流評価用のトランジスタ812が、オンからオフの定常状
態となるまでに時間を要するような素子だと、測定に時間を要する。図13に示すように
、電荷注入用のトランジスタ811と、リーク電流評価用のトランジスタ812とを別々
に測定系801に設けることにより、電荷注入の際に、リーク電流評価用のトランジスタ
812を常にオフに保つことができる。よって、測定に要する時間を短縮化することがで
きる。
を測定系801に別々に設けることにより、それぞれのトランジスタを適切なサイズとす
ることができる。また、リーク電流評価用のトランジスタ812のチャネル幅Wを、電荷
注入用のトランジスタ811のチャネル幅Wよりも大きくすることにより、リーク電流評
価用のトランジスタ812のリーク電流以外の、特性評価用回路内のリーク電流成分を相
対的に小さくすることができる。その結果、リーク電流評価用のトランジスタ812のリ
ーク電流を高い精度で測定することができる。同時に、電荷注入の際に、リーク電流評価
用のトランジスタ812を一度オンとする必要がないため、チャネル形成領域の電荷の一
部がノードAに流れ込むことによるノードAの電位変動の影響もない。
ジスタ812のチャネル幅Wよりも小さくすることにより、電荷注入用のトランジスタ8
11のリーク電流を相対的に小さくすることができる。また、電荷注入の際に、チャネル
形成領域の電荷の一部がノードAに流れ込むことによるノードAの電位変動の影響も小さ
い。
より、より正確に特性評価用回路のリーク電流を算出することができる。
方法について説明する。
明する。図14は、図13に示す特性評価用回路を用いたリーク電流測定方法を説明する
ためのタイミングチャートである。
間に分けられる。それぞれの期間における動作について、以下に説明する。なお、書き込
み期間及び保持期間の両期間において、電位V2及び電位V4を0V、電位V3を5V、
電位Vext_cを0.5Vとする。
ような高さの電位VL(−3V)に設定する。また、電位V1を書き込み電位Vwに設定
した後、電位Vext_aを、一定期間トランジスタ811がオンとなるような高さの電
位VH(5V)に設定する。上記構成により、ノードAに電荷が蓄積され、ノードAの電
位は、書き込み電位Vwと同等の値になる。次いで、電位Vext_aを、トランジスタ
811がオフとなるような高さの電位VLに設定する。その後、電位V1を電位VSS(
0V)に設定する。
の電位の変化量の測定を行う。電位の変化量から、トランジスタ812のソース電極とド
レイン電極との間を流れる電流値を算出することができる。以上により、ノードAの電荷
の蓄積とノードAの電位の変化量の測定とを行うことができる。
)は、繰り返し行う。まず、第1の蓄積及び測定動作を15回繰り返し行った。第1の蓄
積及び測定動作では、書き込み期間に書き込み電位Vwとして5Vの電位を入力し、保持
期間に1時間の保持を行う。次に、第2の蓄積及び測定動作を2回繰り返し行う。第2の
蓄積及び測定動作では、書き込み期間に書き込み電位Vwを3.5Vとし、保持期間に5
0時間の保持を行う。次に、第3の蓄積及び測定動作を1回行う。第3の蓄積及び測定動
作では、書き込み期間に書き込み電位Vwを4.5Vとし、保持期間に10時間の保持を
行う。蓄積及び測定動作を繰り返し行うことにより、測定した電流値が、定常状態におけ
る値であることを確認することができる。言い換えると、ノードAを流れる電流IAのう
ち、過渡電流(測定開始後から時間経過とともに減少していく電流成分)を除くことがで
きる。その結果、より高い精度でリーク電流を測定することができる。
すことができる。
定数(const)を用いて、次式のように表される。ノードAに接続される容量CAは
、容量素子813の容量値と、容量素子813以外の容量が有する容量値の和である。
の時間微分であるから、ノードAの電流IAは次式のように表現される。
号の電位Voutから、ノードAの電流IAを求めることができるため、特性評価用回路
のリーク電流を求めることができる。
及び該測定結果より算出した特性評価用回路のリーク電流の値を示す。
測定動作)に係る経過時間Timeと、出力信号の電位Voutとの関係を示す。図16
に、上記測定に係る経過時間Timeと、該測定によって算出されたリーク電流との関係
を示す。測定開始後から出力信号の電位Voutが変動しており、定常状態に到るために
は10時間以上必要であることがわかる。
位とリーク電流の関係を示す。図17では、例えば条件4において、ノードAの電位が3
.0Vの場合、リーク電流は28yA/μmである。リーク電流にはトランジスタ812
のオフ電流も含まれるため、トランジスタ812のオフ電流も28yA/μm以下とみな
すことができる。
含むトランジスタを用いた特性評価用回路において、リーク電流が十分に低いため、該ト
ランジスタのオフ電流が十分に小さいことがわかる。
トアップ回路に適用することにより、記憶ノードに保持された電圧はトランジスタのリー
クによる電圧降下の影響が抑制され、長期間電圧を保持することが可能となる。
とができる。
続した基準電圧生成回路において、電源投入時からの出力電圧が安定するまでのスタート
アップ時間を計算し、これらを比較した結果について説明する。
続した、β乗数自己バイアス型の基準電圧生成回路の回路図である。スタートアップ回路
701は、本明細書中で説明した図8のスタートアップ回路501と同様の構成であるた
め、説明は省略する。
と同じ構成であるため説明を省略する。なお、本実施例では、出力の負荷として10pF
の負荷容量731を接続した構成とした。
接続した場合の回路図である。スタートアップ回路751が有する2つのトランジスタ(
トランジスタ741a、及びトランジスタ741b)は、それぞれソース又はドレインの
一方が容量素子(容量素子743a、又は容量素子743b)と接続され、各トランジス
タと容量の間のノードに、任意の電圧を保持することができる構成とした。また、2つの
トランジスタのゲートは電源入力部VDDと接続しており、電源電圧によってオン状態と
オフ状態とが切り替わる構成とした。なお、本実施例では、スタートアップ回路751内
の2つの容量素子の容量の値を、それぞれ200pFとして計算を行った。
成のものを使用した。
ネル型のトランジスタのしきい値電圧を−0.35Vとして計算を行った。
印加した時点から、基準電圧生成回路702の出力部OUTの電圧が安定するまでの時間
を計算した。
当該電源電圧印加前後の出力部OUTの電圧を計算した。
トランジスタ741a、及びトランジスタ741bに接続されるそれぞれの記憶ノードに
は、それぞれの入力ノードの安定平衡状態における電圧があらかじめ保持された状態とし
て計算を行った。具体的には、トランジスタ741aに接続される記憶ノードには1.2
9V、トランジスタ741bに接続される記憶ノードには、0.37Vがあらかじめ保持
された状態とした。
平衡状態における電圧Vrefで割った値を用いて説明する。なお、図12において、横
軸は時間、縦軸は出力部OUTの電圧をVrefで割った値を示している。また図中の実
線で示した曲線762は、図11(B)に示す本発明の構成を用いた場合の計算結果であ
り、破線で示した曲線761は、図11(A)で示した従来構成を用いた場合の計算結果
である。
圧が上昇し、その後安定平衡状態の電圧Vrefの120%程度までの、電圧の跳ね上が
りが観測された。その後、徐々に安定平衡状態での電圧Vrefに収束し、電源投入時点
から約15μs後の時刻20μsの時点でほぼ安定平衡状態に達した。
ら瞬時に安定平衡状態での電圧Vrefまで上昇し、跳ね上がりなどは見られていない。
電源投入時点から、安定平衡状態に達するまでの時間は1μs未満であり、従来構成の結
果に比べて、15分の1程度まで短縮できている。
に電圧を保持するような構成としたスタートアップ回路は、基準電圧生成回路が安定平衡
状態に達するまでのスタートアップ時間を、従来のスタートアップ回路を用いた場合に比
べて大幅に短縮することができることが確認できた。
102 基準電圧生成回路
103 負荷回路
111 トランジスタ
113 容量素子
115 制御回路
201 スタートアップ回路
202 基準電圧生成回路
203 負荷回路
211 トランジスタ
213 容量素子
215 制御回路
301 スタートアップ回路
302 基準電圧生成回路
311a トランジスタ
311b トランジスタ
313a 容量素子
313b 容量素子
315 制御回路
321 トランジスタ
322 トランジスタ
323 トランジスタ
324 トランジスタ
325 抵抗素子
331 負荷容量
351 スタートアップ回路
365 制御回路
367 トランジスタ
401 スタートアップ回路
402 基準電圧生成回路
411 トランジスタ
413 容量素子
415 制御回路
421 抵抗素子
422 抵抗素子
423 抵抗素子
424 ダイオード
425 ダイオード
426 オペアンプ
431 負荷容量
501 スタートアップ回路
502 基準電圧生成回路
511 トランジスタ
512 トランジスタ
513 トランジスタ
521 トランジスタ
522 トランジスタ
523 トランジスタ
524 トランジスタ
525 抵抗素子
531 負荷容量
601 ゲート電極層
602 ゲート絶縁層
603 酸化物半導体膜
604 酸化物半導体層
605a ソース電極層
605b ドレイン電極層
607 絶縁層
609 保護絶縁層
610 トランジスタ
620 トランジスタ
627 チャネル保護層
630 トランジスタ
636a ソース配線層
636b ドレイン配線層
637 下地絶縁層
640 トランジスタ
650 トランジスタ
701 スタートアップ回路
702 基準電圧生成回路
711 トランジスタ
712 トランジスタ
713 トランジスタ
721 トランジスタ
722 トランジスタ
723 トランジスタ
724 トランジスタ
725 抵抗素子
731 負荷容量
741a トランジスタ
741b トランジスタ
743a 容量素子
743b 容量素子
751 スタートアップ回路
761 曲線
762 曲線
801 測定系
811 トランジスタ
812 トランジスタ
813 容量素子
814 トランジスタ
815 トランジスタ
Claims (4)
- 基準電圧生成回路と、
前記基準電圧生成回路と電気的に接続され、電源入力部と電気的に接続された制御回路と、第1のトランジスタと、第2のトランジスタと、第1の容量素子と、第2の容量素子とを有する回路と、を有し、
前記第1のトランジスタのゲートと、前記第2のトランジスタのゲートと、は前記制御回路と電気的に接続されており、
前記制御回路は、前記基準電圧生成回路が停止するよりも前に、前記第1のトランジスタ及び前記第2のトランジスタをオン状態からオフ状態とする機能と、前記基準電圧生成回路が起動するときに、前記第1のトランジスタ及び前記第2のトランジスタをオフ状態からオン状態とする機能と、を有し、
前記第1のトランジスタの第1の電極は、前記第1の容量素子の第1の電極と電気的に接続されており、
前記第2のトランジスタの第1の電極は、前記前記第2の容量素子の第1の電極と電気的に接続されており、
前記第1の容量素子の第2の電極と、前記第2の容量素子の第2の電極と、は接地電位入力部と電気的に接続されており、
前記第1のトランジスタの第2の電極と、前記第2のトランジスタの第2の電極と、は前記基準電圧生成回路と電気的に接続されており、
前記基準電圧生成回路は、出力端子と電気的に接続されていることを特徴とする半導体装置。 - 請求項1において、
前記前記基準電圧生成回路と電気的に接続された前記回路は、第3のトランジスタを有し、
前記第3のトランジスタのゲートは、前記制御回路と電気的に接続されており、
前記第3のトランジスタの第1の電極は、前記制御回路と、前記電源入力部と、に電気的に接続されており、
前記第3のトランジスタの第2の電極は、前記基準電圧生成回路と電気的に接続されていることを特徴とする半導体装置。 - 電源入力部と電気的に接続された制御回路、第1のトランジスタ、第2のトランジスタ、第1の容量素子、及び第2の容量素子を有する第1の回路と、
第3乃至第6のトランジスタ及び抵抗素子を有する第2の回路と、を有し、
前記制御回路は、前記第2の回路が停止するよりも前に、前記第1のトランジスタ及び前記第2のトランジスタをオン状態からオフ状態とする機能と、前記第2の回路が起動するときに、前記第1のトランジスタ及び前記第2のトランジスタをオフ状態からオン状態とする機能と、を有し、
前記第1のトランジスタのゲートと、前記第2のトランジスタのゲートと、は前記制御回路と電気的に接続されており、
前記第1のトランジスタの第1の電極は、前記第1の容量素子の第1の電極と電気的に接続されており、
前記第2のトランジスタの第1の電極は、前記前記第2の容量素子の第1の電極と電気的に接続されており、
前記第1の容量素子の第2の電極と、前記第2の容量素子の第2の電極と、は接地電位入力部と電気的に接続されており、
前記第3のトランジスタのゲートは、前記第4のトランジスタのゲートと、前記第3のトランジスタの第2の電極と、に電気的に接続されており、
前記前記第3のトランジスタの第1の電極は、前記第4のトランジスタの第1の電極と、前記制御回路と、に電気的に接続されており、
前記第5のトランジスタのゲートは、前記第4のトランジスタの第2の電極と、前記第6のトランジスタのゲートと、に電気的に接続されており、
前記第5のトランジスタの第1の電極は、前記第3のトランジスタの前記第2の電極と電気的に接続されており、
前記第5のトランジスタの第2の電極は、前記抵抗素子の第1の電極と電気的に接続されており、
前記抵抗素子の第2の電極は、接地電位入力部と電気的に接続されており、
前記第6のトランジスタの第1の電極は、前記第4のトランジスタの前記第2の電極と電気的に接続されており、
前記第6のトランジスタの第1の電極は、前記接地電位入力部と電気的に接続されており、
前記第1のトランジスタの第2の電極は、前記第3のトランジスタの前記ゲートと電気的に接続されており、
前記第2のトランジスタの第2の電極は、前記第5のトランジスタの前記ゲートと電気的に接続されており、
前記第4のトランジスタの前記第2の電極と、前記第6のトランジスタの前記第2の電極とは、出力端子と電気的に接続されていることを特徴とする半導体装置。 - 請求項3において、
前記第1の回路は第3のトランジスタを有し、
前記第3のトランジスタのゲートは、前記制御回路と電気的に接続されており、
前記第3のトランジスタの第1の電極は、前記制御回路と、前記電源入力部と、に電気的に接続されており、
前記第3のトランジスタの第2の電極は、前記第3のトランジスタの前記第1の電極と電気的に接続されていることを特徴とする半導体装置。
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