JP3717388B2 - 基準電圧発生回路及びその出力値調整方法並びに電源装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は単独で又は他の半導体装置に組み込まれるＣＭＯＳ基準電圧発生回路と、その基準電圧発生回路の出力値調整方法、並びにその基準電圧発生回路を利用した装置の一例としての電源装置に関するものである。特にこの電源装置は携帯電話など小型機器の電源装置として利用するのに適するものである。
【０００２】
【従来の技術】
ゲートとソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とする基準電圧発生回路が知られている（特公平４−６５５４６号公報参照）。そこでは、図９に示されるように、デプレッション型ＭＯＳトランジスタＱ１のゲートとソースを接続してその定電流性を利用する。そして、ゲートとドレインが接続されたエンハンスメント型ＭＯＳトランジスタＱ１２とＱ１３をその定電流で動作するように直列に接続して、それらのＭＯＳトランジスタＱ１２，Ｑ１３に発生する電圧を基準電圧として取り出すものである。ここでは、いずれのＭＯＳトランジスタＱ１，Ｑ１２，Ｑ１３もＮチャネル型である。ＭＯＳトランジスタＱ１２のゲートとソース間の電圧ＶgsはＶ012、ＭＯＳトランジスタＱ１３のＶgsはＶ013である。ＭＯＳトランジスタＱ１２、Ｑ１３は１個のみでもよく、図９のように２個、又は３個以上でもよい。
【０００３】
その従来技術の文献では、エンハンスメント型トランジスタＱ１２とＱ１３のしきい値電圧を互いに異ならせることについては触れられていないが、デプレッション型ＭＯＳトランジスタＱ１とエンハンスメント型ＭＯＳトランジスタＱ１２，Ｑ１３との間でしきい値電圧を異ならせる方法として、基板の不純物濃度、あるいはチャネルの不純物濃度を変化させる方法が実施例として挙げられている。その方法は、いずれもイオン注入時の注入量を変えることである。
【０００４】
ゲートとソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とする基準電圧発生回路としては、他に図１０に示されるものが考えられる。ここで、Ｑ１は図９のものと同じくデプレッション型ＭＯＳトランジスタ、Ｑ２はしきい値電圧の低い側のエンハンスメント型ＭＯＳトランジスタ（しきい値電圧Ｖt_l）、Ｑ３はしきい値電圧の高い側のエンハンスメント型ＭＯＳトランジスタ（しきい値電圧Ｖt_h）を示す。基準電圧ＶREFとしては、エンハンスメント型ＭＯＳトランジスタＱ３、Ｑ２のしきい値電圧の差分が出力される。
【０００５】
図１１に図１０の基準電圧発生回路におけるＭＯＳトランジスタＱ１、Ｑ２、Ｑ３のＶgs対（Ｉds）1/2波形（ただしドレイン電圧は飽和条件）を示す。ただしＱ１、Ｑ２、Ｑ３のコンダクタンスファクタ（Ｋ）は同一とする。Ｖgsはゲートとソース間の電圧、Ｉdsはドレイン電流である。
【０００６】
ＭＯＳトランジスタＱ１はＶgsが０Ｖで固定されているため、図１１のＱ１の波形からＩconstなる定電流を流す。したがって、Ｉds＝ＩconstとなるＭＯＳトランジスタＱ２、Ｑ３のＶgsがそれぞれＶo2、Ｖo3となる。基準電圧ＶREFはこの差分で表わされるので
となり、基準電圧ＶREFが２つのＭＯＳトランジスタＱ３，Ｑ２のしきい値電圧Ｖt_h，Ｖt_lの差分で表わされることがわかる。
【０００７】
この回路構成の基準電圧ＶREFの利点として次の点を挙げることができる。
（１）しきい値電圧Ｖthの差分で決定されるため、デプレッション型ＭＯＳトランジスタのしきい値電圧Ｖthのばらつきなどによる定電流の変化に対して基準電圧ＶREFのばらつきが小さい。
（２）ＭＯＳトランジスタＱ２，Ｑ３の温度特性がほぼ同一であることにより、基準電圧ＶREFの温度依存性が小さい。
（３）バンドギャップリファレンス回路などに比べてＭＯＳトランジスタが最低３つで構成できるため、比較的容易にかつ小面積で構築できる。バンドギャップリファレンス回路とは、ＰＮ接合のＶbe（ベース・エミッタ間の電圧）とサーマルボルテージＶｔ（＝ｋＴ／ｑ）（ｋはボルツマン定数、Ｔは絶対温度、ｑは単位電荷）の温度特性の極性の違いを利用して温度係数の極めて小さい基準電圧ＶREFを取りだすようにしたものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１０の回路構成でも、より高精度の基準電圧ＶREFを実現するためには以下のような課題がある。
（１）２つのＭＯＳトランジスタＱ２，Ｑ３はイオン注入によってしきい値電圧Ｖthをそれぞれ決定しているため、ばらつきは独立で、その差分はばらつきが大きくなり、結果として基準電圧ＶREFのばらつきが大きくなる。図１２にＭＯＳトランジスタＱ２のしきい値電圧Ｖthが低く、ＭＯＳトランジスタＱ３のＶthが高くなった場合の例を示す。破線が変化前の状態である。
【０００９】
（２）チャネルプロファイルが異なるため、しきい値電圧Ｖthやモビリティーの温度特性も厳密には異なり、基準電圧ＶREFの温度特性向上に限界がある。図１３に高温時のＭＯＳトランジスタＱ２、Ｑ３のしきい値電圧Ｖth及びモビリティーが変化した場合の例を示す。破線が変化前の状態であり、傾斜が変化している。
【００１０】
（３）基準電圧発生回路を備えた半導体装置の従来のプロセス工程を図１４を参照して説明すると、ウエハスタート（ステップＳ１）後、ウエハにウエルを形成し（ステップＳ２）、ウエハ表面に素子分離膜を形成する（ステップＳ３）。素子領域にしきい値電圧Ｖth決めのイオン注入を行なって基準電圧ＶREFを決定する（ステップＳ４）。ウエハ表面にゲート電極を形成し（ステップＳ５）、素子領域にソース・ドレインを形成した後（ステップＳ６）、ウエハ上全面にポリシリコン−メタル配線間絶縁膜（ポリメタル絶縁膜）を形成し（ステップＳ７）、そのポリメタル絶縁膜にコンタクトホールを開口する（ステップＳ８）。ポリメタル絶縁膜上にメタル配線を形成した後（ステップＳ９）、パッシベーション膜を形成する（ステップＳ１０）。ウエハテストを実行し（ステップＳ１１）、パッケージ封止をして半導体装置を完成する（ステップＳ１２）。
【００１１】
従来技術の基準電圧発生回路では、基準電圧ＶREFをしきい値電圧Ｖthで決めているため、しきい値電圧Ｖthを決定するイオン注入工程（図１４、ステップＳ４参照）を過ぎてしまうと、基準電圧ＶREFの変更ができない。また、しきい値電圧Ｖthを決定するイオン注入工程は、半導体装置の製造工程の前半部分で行なわれるため、基準電圧ＶREFの決定（仕様決定）から半導体装置完成までに時間がかかる。
【００１２】
本発明はこのような問題点に鑑み、プロセスばらつきや、温度変化に対して基準電圧ＶREFの依存性が小さく、半導体装置完成に近い工程で基準電圧ＶREFを調整できる基準電圧発生回路及びその調整方法並びにそれらを用いた電源装置を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明の基準電圧発生回路は、ゲートとソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とし、そのデプレッション型ＭＯＳトランジスタにしきい値電圧の異なる２つ以上のエンハンスメント型ＭＯＳトランジスタが直列に接続されて構成されるものであって、上記２つ以上のエンハンスメント型ＭＯＳトランジスタは、チャネルの不純物プロファイルが同一であり、フローティングゲートとコントロールゲートを備え、フローティングゲートとコントロールゲートのカップリング係数の違いによってしきい値電圧が決定されるものであり、上記エンハンスメント型ＭＯＳトランジスタの少なくとも１つはフローティングゲート及びコントロールゲートのうちの少なくともいずれかがチャネル領域上とは異なる部分にヒューズ回路を備えているものである。
【００１４】
回路構成は、それらのエンハンスメント型ＭＯＳトランジスタが、図１０に示されるように、ゲートが共通に接続された２つのＭＯＳトランジスタを含み、両ＭＯＳトランジスタの接続点に出力端子が設けられているものであってもよく、又は図９に示されるように、エンハンスメント型ＭＯＳトランジスタがそれぞれのゲートとドレインが接続されているものであってもよい。図９においては、ＭＯＳトランジスタＱ１２、Ｑ１３は３個以上を直列に接続してもよい。特公平４−６５５４６号公報にはＰチャネル型ＭＯＳトランジスタで構成した基準電圧発生回路も示されており、そこに示されている基準電圧発生回路でエンハンスメント型ＭＯＳトランジスタが２個以上のものには、エンハンスメント型ＭＯＳトランジスタのしきい値電圧を異なるものにして、本発明を適用することができる。
【００１５】
本発明の基準電圧発生回路の出力値調整方法は、本発明の基準電圧発生回路のヒューズ回路を切断することにより、カップリング係数を調整して基準電圧出力値を調整する。
【００１６】
本発明の電源装置は、供給する電源電圧を基準電圧と比較することによって電源電圧を表示又は制御する検出回路を備えたものであって、その基準電圧を発生する回路として本発明の基準電圧発生回路を備えたものである。
【００１７】
【発明の実施の形態】
本発明にかかる基準電圧発生回路において、ヒューズ回路を備えているエンハンスメント型ＭＯＳトランジスタのフローティングゲート及びコントロールゲートの少なくともいずれかにヒューズ回路を設ける構造として次のようないくつかの構造をとることができる。
第１の構造として、ヒューズ回路を備えているエンハンスメント型ＭＯＳトランジスタでは、複数のヒューズ回路が直列に設けられている。
【００１８】
第２の構造として、ヒューズ回路を備えているエンハンスメント型ＭＯＳトランジスタでは、複数のヒューズ回路が並列に設けられている。
第３の構造として、ヒューズ回路は、フローティングゲートとコントロールゲート積層部分に設けられている。
第４の構造として、ヒューズ回路は、フローティングゲートとは重畳していないコントロールゲート部分に設けられている。
第５の構造として、ヒューズ回路は、コントロールゲートとは重畳していないフローティングゲート部分に設けられている。
【００１９】
【実施例】
実施例の基準電圧発生回路は図９や図１０に示されたもの、又はそれらを基にして変形したものである。
比較として、従来型基準電圧発生回路において、しきい値電圧Ｖthの異なるＮチャネル型ＭＯＳトランジスタの断面図を図１５に示す。ここで、図１０の回路図と符号を合わせるため、しきい値電圧Ｖthの低い方のＭＯＳトランジスタをＱ２、高い方をＱ３としている。プロセス工程はポリシリコンゲート形成直後を示す。
【００２０】
１ａ，２ａがそれぞれのチャネルドープ領域、×が注入されたボロンを示す。２０がポリシリコンゲート、４がゲート酸化膜を示す。チャネルドープのボロンは、ＭＯＳトランジスタＱ３の方が多く注入されており、その分しきい値電圧Ｖthが高くなる。ボロンの量を変えることによりチャネル領域の不純物プロファイルが異なり、この違いにより前述のプロセスばらつきや温度特性の依存性が生ずる。
【００２１】
図１に本発明の実施例１を示す。上段が断面図、下段が平面図を示す。図中の符号１、２及び４は図１５の１ａ、２ａ及び４と同じものを示す。ただしチャネルドープ領域１，２のチャネル不純物は、図１５のものとは異なり、全く同一プロファイルであり、同時に形成されたものである。
【００２２】
５はポリシリコンにてなるコントロールゲートで、ゲート酸化膜４上に形成されたポリシリコンにてなるフローティングゲート３上に、ポリシリコン／ポリシリコン層間膜（ポリ／ポリ層間膜）６を介して形成されている。
ＭＯＳトランジスタＱ２において、フローティングゲート３、ポリ／ポリ層間膜６及びコントロールゲート５からなる積層ゲート電極は、チャネル領域とは異なる一部分で幅寸法が小さく形成され、その部分がヒューズ回路７を構成している。
【００２３】
チャネル領域の面積Ｓｃ（図中、横線の網掛け部分の面積）と、フローティングゲート３とコントロールゲート５の重畳部分の面積Ｓｆ（図中、横線の網掛け部分と斜線の網掛け部分を合わせた面積）との比をカップリング係数ＣＣと定義する。
ＣＣ＝Ｓｆ／Ｓｃ
【００２４】
図１の平面図に示すように、２つのＭＯＳトランジスタＱ２，Ｑ３は、フローティングゲート３とコントロールゲート５の重畳部分の面積Ｓｆが異なり、カップリング係数ＣＣが異なり、ひいてはしきい値電圧Ｖthが異なる。ＭＯＳトランジスタＱ２，Ｑ３のしきい値電圧Ｖthの差はカップリング係数ＣＣの違いによってのみ生じるため、チャネルドープやゲート酸化膜４の膜厚、ポリ／ポリ層間膜６の膜厚がばらついてもしきい値電圧Ｖthの差は一定に保たれる。
【００２５】
以下に具体的数値例を挙げる。
２層ポリシリコンゲートＭＯＳトランジスタを単層ポリシリコンゲートの等価的なＭＯＳトランジスタとみて、そのときの容量をＣox_eff、下層ゲートの容量をＣox_gate、上層のポリ／ポリ層間容量をＣox_psps、ゲート酸化膜厚＝ポリ／ポリ層間膜厚＝ｄ、ゲート酸化膜の誘電率＝ポリ／ポリ酸化膜の誘電率＝εとするとき、
となる。
【００２６】
この値を、Ｖthを規定する以下の式に代入する。
ここで、Ｖfbはフラットバンド電圧、φfはフェルミポテンシャル差であり、Ｖfb＋２φfは一定値であり、Ｑbは空乏層内の単位面積当りの電荷である。
【００２７】
Ｖfb＋２φfを０.３Ｖとすると、
Ｖth ＝ ０.３＋Ｑb×ｄ／ε／Ｓｃ（１＋１／ＣＣ）
となる。この式より第３項に着目して、カップリング係数ＣＣを変えることでしきい値電圧Ｖthが変わることが理解できる。
【００２８】
では実際にカップリング係数ＣＣを変えることでしきい値電圧Ｖthをどの程度変えることができるかを一例として計算してみる。
Ｑ３について、Ｖth ＝１.０Ｖ，Ｓｃ＝２.０μm2，Ｓｆ＝２.４μm2、ＣＣ＝２.４／２.０＝１.２とし、Ｑ２について、Ｓｃ＝２.０μm2，Ｓｆ＝８.０μm2、ＣＣ＝８.０／２.０＝４.０とすると、
Ｑ３について、 Ｖth＝１.０Ｖ
Ｑ２について、 Ｖth＝０.７８Ｖ
となり、しきい値電圧Ｖthの差分は０.２２Ｖとなる。そしてこの値が基準電圧ＶREFとして出力される。
【００２９】
したがって、この実施例１ではイオン注入量や酸化膜厚のばらつきによらない基準電圧ＶREFが出力される。
しかも２つのＭＯＳトランジスタＱ２，Ｑ３のチャネルプロファイルは同一工程で同時に形成されることから全く同一であり、モビリティーの温度特性及びしきい値電圧Ｖthの温度特性も同一である。ゆえにこの方法では従来型に比較して温度依存性の小さい高精度な基準電圧発生回路を実現できる。
【００３０】
カップリング係数ＣＣはその定義式から明らかなように、チャネル領域の面積と、フローティングゲートとコントロールゲートの重畳部分の面積との面積比で決定される。その面積比は製品のマスクパターンで決定されるため、一旦マスクを作製するとその値は一定であり簡単には変更することができない。もし仮に変更するのであればマスクを作り直すといった余分な作業、時間、費用が発生する。
【００３１】
しかしながら、図１に示す実施例では、ヒューズ回路７を切断することにより、製造工程のなかでカップリング係数ＣＣを変更できるため、マスク作成後においてもＶREFの調整が可能となりマスクを作り直すといった無駄が生じない。
【００３２】
図２は図１の実施例のヒューズ回路７切断後の状態を示す平面図である。
ヒューズ回路７の切断を行なうことで積層ゲート電極８の部分はゲート電極として機能しなくなるため、カップリング係数ＣＣは切断前より小さくなる。これにより基準電圧ＶREFの変更が可能となる。
例えば、切断前の値としてＳｃ＝２.０μm2，Ｓｆ＝８.０μm2、ＣＣ＝８.０／２.０＝４.０とすると、前述の条件をそのまま用いて、しきい値電圧Ｖthは、Ｖth＝０.７８Ｖ
である。
【００３３】
ヒューズ回路１４の切断を行なうことにより、カップリング係数ＣＣを３.０に変更した場合、しきい値電圧Ｖthは、
Ｖth＝０.８１Ｖ
となり、しきい値電圧、ひいては基準電圧ＶREFを０.０３Ｖ変えることが可能となる。もちろんカップリング係数ＣＣをもっと大きく変化させれば、得られるＶREFの変調度合いも大きくできる。
【００３４】
図３はこの実施例のプロセス工程を示すフローチャートである。ステップＳ１からステップＳ１０までは図１４のフローチャートと同じなので説明は省略する。ただし、ステップＳ４のイオン注入工程は必ずしも基準電圧ＶREFの決定とはならない。
ステップＳ１０で、パッシベーション膜を形成した後、基準電圧発生回路を構成するＭＯＳトランジスタのゲート電極を構成するヒューズ回路をレーザー切断により切断し、ゲート電極のカップリング係数ＣＣを変更して、基準電圧発生回路の基準電圧ＶREFを決定する（ステップＳ１３）。ただし、ヒューズ回路を切断しなくても所定の基準電圧ＶREFになっている場合は、ヒューズ回路を切断しない。その後、ウエハテストを実行し（ステップＳ１４）、パッケージ封止をして半導体装置を完成する（ステップＳ１５）。
【００３５】
ステップＳ１３のヒューズ回路の切断はレーザー切断装置を用いれば実現できる。さらにレーザーでの切断工程はウエハテスト（ステップＳ１５）の直前で行なうのが一般的であるため、半導体装置製造工程の終盤部分でも基準電圧ＶREFの変更が可能となる。すなわち本発明においては基準電圧ＶREFの決定から半導体装置完成までの工期の短縮が可能となる。
【００３６】
さらに本発明においてはヒューズ回路を複数個準備しておくことにより、同一マスク、同一プロセスでありながら、レーザー切断個所のみを変更することで基準電圧ＶREFの異なる複数個の基準電圧発生回路を作り出すことが可能となる。この態様を本発明の実施例２として図４に示す。
【００３７】
図４は、実施例２を示す平面図である。図４ではヒューズ回路が３つの場合について説明している。断面構造は図１に示す実施例１と同様である。図４でも、図１と同様に、横線の網掛け部分はチャネル領域を示し、横線の網掛け部分と斜線の網掛け部分を合わせた部分はフローティングゲートとコントロールゲートの重畳部分を示す。
【００３８】
ＭＯＳトランジスタＱ２において、フローティングゲート、ポリ／ポリ層間膜及びコントロールゲートからなる積層ゲート電極は、チャネル領域とは異なる３ヶ所の部分で幅寸法が小さく形成され、その部分がヒューズ回路９ａ，９ｂ，９ｃを構成している。ヒューズ回路９ａまでの積層ゲート電極を１０ａとし、ヒューズ回路９ａ，９ｂ間の積層ゲート電極を１０ｂとし、ヒューズ回路９ｂ，９ｃ間の積層ゲート電極を１０ｃとし、ヒューズ回路９ｃからの積層ゲート電極を１０ｄとする。
【００３９】
ヒューズ回路９ｃを切断すれば、積層ゲート電極１０ｄが分離されてゲート電極として機能しなくなり、チャネル領域を含む積層ゲート電極のカップリング係数ＣＣが変化する。ヒューズ回路９ｂを切断すれば積層ゲート電極１０ｃ，１０ｄがゲート電極として機能しなくなり、ヒューズ回路９ａを切断すれば積層ゲート電極１０ｂ，１０ｃ，１０ｄがゲート電極として機能しなくなる。
切断するヒューズ回路に応じてチャネル領域を含む積層ゲート電極のカップリング係数ＣＣが異なるため、同一マスク、同一プロセスでありながら基準電圧ＶREFの異なる複数種類の基準電圧発生回路を作り出すことが可能となる。
【００４０】
実施例２では、複数個のヒューズ回路はゲート電極に対して直列接続されている。この場合の利点としてはレーザー切断個所が1個所ですむため切断作業が簡潔である反面、基準電圧ＶREFとしては大まかな調整しかできない。そこで、この点を改善したものを本発明の実施例３として図５に示す。
【００４１】
図５は、実施例３を示す平面図である。実施例３では複数個のヒューズ回路はチャネル領域を含む積層ゲート電極に対して並列に接続されている。図５ではヒューズ回路が３つの場合について説明している。断面構造は図１に示す実施例１と同様である。図５でも、図１と同様に、横線の網掛け部分はチャネル領域を示し、横線の網掛け部分と斜線の網掛け部分を合わせた部分はフローティングゲートとコントロールゲートの重畳部分を示す。
【００４２】
ＭＯＳトランジスタＱ２において、フローティングゲート、ポリ／ポリ層間膜及びコントロールゲートからなる積層ゲート電極は、チャネル領域とは異なる部分で３つの分岐ゲート電極１２ａ，１２ｂ，１２ｃに分岐されており、分岐ゲート電極１２ａ，１２ｂ，１２ｃのそれぞれで幅寸法が小さく形成されてヒューズ回路が形成されている。分岐ゲート電極１２ａに形成されたヒューズ回路を１１ａ、分岐ゲート電極１２ｂに形成されたヒューズ回路を１１ｂ、分岐ゲート電極１２ｃに形成されたヒューズ回路を１１ｃとする。
【００４３】
この場合、ヒューズ回路１１ａ，１１ｂ，１１ｃの切断個所の組み合わせとしては「×」＝切断を表す記号、「○」＝未切断を表す記号を用いて、
の８通りが選択できることになり、それだけ基準電圧ＶREFの細かい調整が可能となる。
【００４４】
以上の実施例１、２及び３ではヒューズ回路はフローティングゲート、ポリ／ポリ層間膜及びコントロールゲートの積層構造で構成されている。この場合の利点としてゲート電極を1枚のマスクでパターニングできることから低コスト化を図ることができることが挙げられるが、その反面、ヒューズ回路も積層構造になってしまうことから単層構造の場合と比較してヒューズの切断が難しくなるといった問題があった。
【００４５】
そこでヒューズ回路をコントロールゲートの単層構造としたものを本発明の実施例４として図６に示す。
図６は、実施例４を示す平面図である。断面構造は図１に示す実施例１と同様である。図６でも、図１と同様に、横線の網掛け部分はチャネル領域を示し、横線の網掛け部分と斜線の網掛け部分を合わせた部分はフローティングゲートとコントロールゲートの重畳部分を示す。
【００４６】
ＭＯＳトランジスタＱ２において、フローティングゲート、ポリ／ポリ層間膜及びコントロールゲートからなる積層ゲート電極は、チャネル領域とは異なる部分でフローティングゲートとコントロールゲートが分離されており、積層ゲート電極１３で再度積層されて形成されている。コントロールゲートのフローティングゲートとは積層されていない部分に、幅寸法が小さくされたヒューズ回路１４が形成されている。積層ゲート電極のカップリング係数ＣＣは、積層ゲート電極１３でのフローティングゲートとコントロールゲートの重畳部分を含むフローティングゲートとコントロールゲートの重畳部分の面積により決定されている。
【００４７】
図６ではヒューズ回路１４を切断することにより、積層ゲート電極１３のコントロールゲートを切り離し、フローティングゲートとコントロールゲートの重畳部分の面積を小さくして積層ゲート電極のカップリング係数ＣＣを変化させる。
ヒューズ回路１４をコントロールゲートの単層構造とすることにより、ヒューズ回路が積層構造の場合と比較してヒューズ回路の切断が容易になる。
【００４８】
一般的にコントロールゲートは他のゲート電極と共通して用いられる場合が多く、膜厚や抵抗率に制限が多い。そのためヒューズ回路として切断性が犠牲になってしまう場合がある。
そこでヒューズ回路をフローティングゲートの単層構造としたものを本発明の実施例５として図７に示す。
図７は、実施例５を示す平面図である。断面構造は図１に示す実施例１と同様である。図７でも、図１と同様に、横線の網掛け部分はチャネル領域を示し、横線の網掛け部分と斜線の網掛け部分を合わせた部分はフローティングゲートとコントロールゲートの重畳部分を示す。
【００４９】
ＭＯＳトランジスタＱ２において、フローティングゲート、ポリ／ポリ層間膜及びコントロールゲートからなる積層ゲート電極は、チャネル領域とは異なる部分でフローティングゲートとコントロールゲートが分離されており、積層ゲート電極１５で再度積層されて形成されている。フローティングゲートのコントロールゲートとは積層されていない部分に、幅寸法が小さくされたヒューズ回路１６が形成されている。積層ゲート電極のカップリング係数ＣＣは、積層ゲート電極１５でのフローティングゲートとコントロールゲートの重畳部分を含むフローティングゲートとコントロールゲートの重畳部分の面積により決定されている。
【００５０】
図７ではヒューズ回路１６を切断することにより、積層ゲート電極１５のフローティングゲートを切り離し、フローティングゲートとコントロールゲートの重畳部分の面積を小さくして積層ゲート電極のカップリング係数ＣＣを変化させる。
フローティングゲートはコントロールゲートと異なり、膜厚などは自由に設定できるので、ヒューズ回路の切断に適した形成条件を選ぶことができる。その結果、ヒューズの切断性に優れた基準電圧発生回路を得ることができる。
【００５１】
以上の実施例１から５ではコントロールゲートがフローティングゲートの上方にある場合について説明したが下方にあってもよい。
また、半導体基板に不純物を注入して形成した拡散層をコントロールゲートとした構造であってもよい。
また、コントロールゲートとフローティングゲートを1枚のマスクでパターニングすると、その平面投射図は２つのゲートが重なるようになる。この説明のなかでは片方が張り出した形状で図を描いてあるが、これは図を見やすくするためであって、パターニング後の実際の形状を厳密に表わすものではない。
【００５２】
また、図示する関係でフローティングゲート／コントロールゲートの重畳部分の面積Ｓｆを平面的に取り扱ったが、厳密には側面部分も電気的容量として機能する。よって側面部分の電気的容量を積極的に使った構造であってもよい。
また、簡略化のためゲート酸化膜厚＝ポリポリ絶縁膜厚、ゲート酸化膜の誘電率＝ポリポリ酸化膜の誘電率として説明を行ったがそれぞれは異なっていてもよい。
【００５３】
また、実施例ではヒューズ回路の切断はレーザー光線を用いる方法で説明したが他の方法であってもよい。
また、直列又は並列に複数個のヒューズ回路を設ける実施例としてヒューズ回路が３個の場合で説明したが２個又は４個以上であってもよい。
また、ヒューズ回路がコントロールゲートもしくはフローティングゲートの単層構造である場合についても説明したが、これは「フローティングゲートとコントロールゲートの積層構造」と対比する形での「単層構造」という意味であって「１層」という意味ではない。つまりコントロールゲートもしくはフローティングゲートの上層もしくは下層に酸化膜などの絶縁膜が存在していてもよいし、コントロールゲート自体もしくはフローティングゲート自体が複数の積層物から構成されていてもよい。
【００５４】
図８に本発明の基準電圧発生回路を備えた電源装置の実施例を示す。この電源装置は携帯電話などの携帯機器に使用されるものであり、供給する電源電圧ＶDDを基準電圧ＶREFと比較することによって電源電圧ＶDDの降下又は上昇を検出する検出回路を備えた電源装置である。
【００５５】
図８に示されている回路は、その電源装置における検出回路部分である。１７はコンパレータで、その反転入力端子にこの発明の基準電圧発生回路１９が接続され、基準電圧ＶREFが印加される。電源であるバッテリーからの出力電圧は電源端子ＶDDに印加され、その電圧は分圧抵抗１９ａと１９ｂによって分圧されてコンパレータ１７の非反転入力端子に入力される。
基準電圧発生回路１８は、例えば図９又は図１０に示されたものであり、その電源ＶDDとしてはこの電源装置におけるバッテリーが使用される。
ここで、コンパレータ１７、基準電圧発生回路１８及び分圧抵抗１９ａ，１９ｂにより検出回路を構成している。
【００５６】
この電源装置において、バッテリーの電圧が高く、分圧抵抗１９ａ，１９ｂにより分圧された電圧が基準電圧ＶREFよりも高いときはコンパレータ１７の出力がＨを維持し、バッテリーの電圧が降下してきて分圧抵抗１９ａ，１９ｂにより分圧された電圧が基準電圧ＶREF以下になってくるとコンパレータ１７の出力がＬになる。コンパレータ１７の出力を携帯電話等の使用機器に表示することによりバッテリーの電圧が所定値以下になったことを知らせることができる。
【００５７】
このような検出回路を複数設け、互いに基準電圧ＶREFを異ならせたり、分圧抵抗１９ａ，１９ｂの分圧比を異ならせたりして、それぞれの検出回路が検出する電圧値を異ならせることにより、バッテリーの電圧状態をより詳しく表示できるようになる。
図８の検出回路部分は、コンパレータ１７の出力により電源装置の出力電圧が一定に保たれるように制御するためにも使用される。
本発明の基準電圧発生回路が適用される装置や機器は、上に示した電源装置に限らず、安定した基準電圧が必要とされるものであればすべて適用することができる。
【００５８】
【発明の効果】
本発明の基準電圧発生回路では、ゲートとソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とし、そのデプレッション型ＭＯＳトランジスタにしきい値電圧の異なる２つ以上のエンハンスメント型ＭＯＳトランジスタが直列に接続されて構成される基準電圧発生回路において、しきい値電圧の異なる２つ以上のエンハンスメント型ＭＯＳトランジスタはチャネルの不純物プロファイルが同一であり、かつ、フローティングゲートとコントロールゲートの重畳する面積の違いによってしきい値電圧の違いを得るようにしたので、プロセスばらつきや温度変化に対して依存性が小さい基準電圧発生回路を得ることができる。さらに、上記エンハンスメント型ＭＯＳトランジスタの少なくとも１つはフローティングゲート及びコントロールゲートのうちの少なくともいずれかがチャネル領域上とは異なる部分にヒューズ回路を備えているようにしたので、出力値の変更が必要となった場合でも、ヒューズ回路の切断を行なうことで調整ができる。
【００５９】
本発明の基準電圧発生回路において、ヒューズ回路を備えているエンハンスメント型ＭＯＳトランジスタでは、複数のヒューズ回路が直列に設けられているようにすれば、一個所のみのヒューズ切断で異なる基準電圧値を作り出すことが可能となる。この方法を応用すれば同一マスク、同一プロセスで作成した基準電圧値を希望する値に複数通りに作り分けることも可能となる。
【００６０】
本発明の基準電圧発生回路において、ヒューズ回路を備えているエンハンスメント型ＭＯＳトランジスタでは、複数のヒューズ回路が並列に設けられているようにすれば、ヒューズ切断個所の組み合わせが直列接続の場合と比べて多数選択することができる。その結果、直列接続の場合と比べて実現できる基準電圧値を多くすることができるようになる。
【００６１】
本発明の基準電圧発生回路において、ヒューズ回路は、フローティングゲートとコントロールゲート積層部分に設けられているようにすれば、１枚のマスクでのパターニングが可能であり、低コストが達成できるようになる。
【００６２】
本発明の基準電圧発生回路において、ヒューズ回路は、フローティングゲートとは重畳していないコントロールゲート部分に設けられているようにすれば、ヒューズ回路の切断を積層構造よりも容易に行なうことができるようになる。
【００６３】
本発明の基準電圧発生回路において、ヒューズ回路は、コントロールゲートとは重畳していないフローティングゲート部分に設けられているようにすれば、ヒューズの切断に適した膜構造を自由に選ぶことができコントロールゲートよりもヒューズ切断性を向上させることができるようになる。
【００６４】
本発明の基準電圧発生回路の出力値調整方法では、本発明の基準電圧発生回路のヒューズ回路を切断することにより、カップリング係数を調整して基準電圧出力値を調整するようにしたので、ヒューズ回路の切断を行なうことでフローティングゲートとコントロールゲートの重畳する面積を変えることにより容易に基準電圧値の変更ができ、マスクを作り直すといった作業、時間、費用が不要となる。さらに半導体装置の製造工程の終盤部分においても変更できることから基準電圧値の決定から半導体装置の完成までの工期の短縮が可能となる。
【００６５】
本発明の電源装置は、本発明の基準電圧発生回路を用いて電源電圧を表示又は制御するので、電源装置の供給電圧を安定させたり表示させたりすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す概略図で、上が断面図、下が平面図である。
【図２】同実施例のヒューズ回路切断後の状態を示す平面図である。
【図３】同実施例のプロセス工程を示すフローチャートである。
【図４】本発明の第２の実施例を示す概略平面図である。
【図５】本発明の第３の実施例を示す概略平面図である。
【図６】本発明の第４の実施例を示す概略平面図である。
【図７】本発明の第５の実施例を示す概略平面図である。
【図８】本発明の電源装置の一実施例における検出回路部分を示す回路図である。
【図９】デプレッション型ＭＯＳトランジスタを定電流源とする基準電圧発生回路の一例を示す回路図で、本発明が適用される回路図の一例である。
【図１０】デプレッション型ＭＯＳトランジスタを定電流源とする基準電圧発生回路の他の例を示す回路図で、本発明が適用される回路図の一例である。
【図１１】ドレイン電圧が飽和条件を満たしているＭＯＳトランジスタのＶgs対（Ｉds）1/2波形を示す図である。
【図１２】ＭＯＳトランジスタＱ２，Ｑ３のしきい値電圧が変化した場合のＶgs対（Ｉds）1/2波形を示す図である。
【図１３】高温時にＭＯＳトランジスタＱ２，Ｑ３のしきい値電圧及びモビリティーが変化した場合のＶgs対（Ｉds）1/2波形を示す図である。
【図１４】従来の製造工程を示すフローチャートである。
【図１５】従来型基準電圧発生回路におけるしきい値電圧Ｖthの異なるＮチャネル型ＭＯＳトランジスタを示す断面図である。
【符号の説明】
Ｑ１ デプレッション型ＭＯＳトランジスタ
Ｑ２，Ｑ３ エンハンスメント型ＭＯＳトランジスタ
１、２ チャネルドープ領域
３ フローティングゲート
４ ゲート酸化膜
５ コントロールゲート
６ ポリ／ポリ層間膜
７，９，１１ａ，１１ｂ，１１ｃ，１４，１６ ヒューズ回路
８，１０，１２ａ，１２ｂ，１２ｃ，１３，１４ 積層ゲート電極
【発明の属する技術分野】
本発明は単独で又は他の半導体装置に組み込まれるＣＭＯＳ基準電圧発生回路と、その基準電圧発生回路の出力値調整方法、並びにその基準電圧発生回路を利用した装置の一例としての電源装置に関するものである。特にこの電源装置は携帯電話など小型機器の電源装置として利用するのに適するものである。
【０００２】
【従来の技術】
ゲートとソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とする基準電圧発生回路が知られている（特公平４−６５５４６号公報参照）。そこでは、図９に示されるように、デプレッション型ＭＯＳトランジスタＱ１のゲートとソースを接続してその定電流性を利用する。そして、ゲートとドレインが接続されたエンハンスメント型ＭＯＳトランジスタＱ１２とＱ１３をその定電流で動作するように直列に接続して、それらのＭＯＳトランジスタＱ１２，Ｑ１３に発生する電圧を基準電圧として取り出すものである。ここでは、いずれのＭＯＳトランジスタＱ１，Ｑ１２，Ｑ１３もＮチャネル型である。ＭＯＳトランジスタＱ１２のゲートとソース間の電圧ＶgsはＶ012、ＭＯＳトランジスタＱ１３のＶgsはＶ013である。ＭＯＳトランジスタＱ１２、Ｑ１３は１個のみでもよく、図９のように２個、又は３個以上でもよい。
【０００３】
その従来技術の文献では、エンハンスメント型トランジスタＱ１２とＱ１３のしきい値電圧を互いに異ならせることについては触れられていないが、デプレッション型ＭＯＳトランジスタＱ１とエンハンスメント型ＭＯＳトランジスタＱ１２，Ｑ１３との間でしきい値電圧を異ならせる方法として、基板の不純物濃度、あるいはチャネルの不純物濃度を変化させる方法が実施例として挙げられている。その方法は、いずれもイオン注入時の注入量を変えることである。
【０００４】
ゲートとソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とする基準電圧発生回路としては、他に図１０に示されるものが考えられる。ここで、Ｑ１は図９のものと同じくデプレッション型ＭＯＳトランジスタ、Ｑ２はしきい値電圧の低い側のエンハンスメント型ＭＯＳトランジスタ（しきい値電圧Ｖt_l）、Ｑ３はしきい値電圧の高い側のエンハンスメント型ＭＯＳトランジスタ（しきい値電圧Ｖt_h）を示す。基準電圧ＶREFとしては、エンハンスメント型ＭＯＳトランジスタＱ３、Ｑ２のしきい値電圧の差分が出力される。
【０００５】
図１１に図１０の基準電圧発生回路におけるＭＯＳトランジスタＱ１、Ｑ２、Ｑ３のＶgs対（Ｉds）1/2波形（ただしドレイン電圧は飽和条件）を示す。ただしＱ１、Ｑ２、Ｑ３のコンダクタンスファクタ（Ｋ）は同一とする。Ｖgsはゲートとソース間の電圧、Ｉdsはドレイン電流である。
【０００６】
ＭＯＳトランジスタＱ１はＶgsが０Ｖで固定されているため、図１１のＱ１の波形からＩconstなる定電流を流す。したがって、Ｉds＝ＩconstとなるＭＯＳトランジスタＱ２、Ｑ３のＶgsがそれぞれＶo2、Ｖo3となる。基準電圧ＶREFはこの差分で表わされるので
【０００７】
この回路構成の基準電圧ＶREFの利点として次の点を挙げることができる。
（１）しきい値電圧Ｖthの差分で決定されるため、デプレッション型ＭＯＳトランジスタのしきい値電圧Ｖthのばらつきなどによる定電流の変化に対して基準電圧ＶREFのばらつきが小さい。
（２）ＭＯＳトランジスタＱ２，Ｑ３の温度特性がほぼ同一であることにより、基準電圧ＶREFの温度依存性が小さい。
（３）バンドギャップリファレンス回路などに比べてＭＯＳトランジスタが最低３つで構成できるため、比較的容易にかつ小面積で構築できる。バンドギャップリファレンス回路とは、ＰＮ接合のＶbe（ベース・エミッタ間の電圧）とサーマルボルテージＶｔ（＝ｋＴ／ｑ）（ｋはボルツマン定数、Ｔは絶対温度、ｑは単位電荷）の温度特性の極性の違いを利用して温度係数の極めて小さい基準電圧ＶREFを取りだすようにしたものである。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１０の回路構成でも、より高精度の基準電圧ＶREFを実現するためには以下のような課題がある。
（１）２つのＭＯＳトランジスタＱ２，Ｑ３はイオン注入によってしきい値電圧Ｖthをそれぞれ決定しているため、ばらつきは独立で、その差分はばらつきが大きくなり、結果として基準電圧ＶREFのばらつきが大きくなる。図１２にＭＯＳトランジスタＱ２のしきい値電圧Ｖthが低く、ＭＯＳトランジスタＱ３のＶthが高くなった場合の例を示す。破線が変化前の状態である。
【０００９】
（２）チャネルプロファイルが異なるため、しきい値電圧Ｖthやモビリティーの温度特性も厳密には異なり、基準電圧ＶREFの温度特性向上に限界がある。図１３に高温時のＭＯＳトランジスタＱ２、Ｑ３のしきい値電圧Ｖth及びモビリティーが変化した場合の例を示す。破線が変化前の状態であり、傾斜が変化している。
【００１０】
（３）基準電圧発生回路を備えた半導体装置の従来のプロセス工程を図１４を参照して説明すると、ウエハスタート（ステップＳ１）後、ウエハにウエルを形成し（ステップＳ２）、ウエハ表面に素子分離膜を形成する（ステップＳ３）。素子領域にしきい値電圧Ｖth決めのイオン注入を行なって基準電圧ＶREFを決定する（ステップＳ４）。ウエハ表面にゲート電極を形成し（ステップＳ５）、素子領域にソース・ドレインを形成した後（ステップＳ６）、ウエハ上全面にポリシリコン−メタル配線間絶縁膜（ポリメタル絶縁膜）を形成し（ステップＳ７）、そのポリメタル絶縁膜にコンタクトホールを開口する（ステップＳ８）。ポリメタル絶縁膜上にメタル配線を形成した後（ステップＳ９）、パッシベーション膜を形成する（ステップＳ１０）。ウエハテストを実行し（ステップＳ１１）、パッケージ封止をして半導体装置を完成する（ステップＳ１２）。
【００１１】
従来技術の基準電圧発生回路では、基準電圧ＶREFをしきい値電圧Ｖthで決めているため、しきい値電圧Ｖthを決定するイオン注入工程（図１４、ステップＳ４参照）を過ぎてしまうと、基準電圧ＶREFの変更ができない。また、しきい値電圧Ｖthを決定するイオン注入工程は、半導体装置の製造工程の前半部分で行なわれるため、基準電圧ＶREFの決定（仕様決定）から半導体装置完成までに時間がかかる。
【００１２】
本発明はこのような問題点に鑑み、プロセスばらつきや、温度変化に対して基準電圧ＶREFの依存性が小さく、半導体装置完成に近い工程で基準電圧ＶREFを調整できる基準電圧発生回路及びその調整方法並びにそれらを用いた電源装置を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明の基準電圧発生回路は、ゲートとソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とし、そのデプレッション型ＭＯＳトランジスタにしきい値電圧の異なる２つ以上のエンハンスメント型ＭＯＳトランジスタが直列に接続されて構成されるものであって、上記２つ以上のエンハンスメント型ＭＯＳトランジスタは、チャネルの不純物プロファイルが同一であり、フローティングゲートとコントロールゲートを備え、フローティングゲートとコントロールゲートのカップリング係数の違いによってしきい値電圧が決定されるものであり、上記エンハンスメント型ＭＯＳトランジスタの少なくとも１つはフローティングゲート及びコントロールゲートのうちの少なくともいずれかがチャネル領域上とは異なる部分にヒューズ回路を備えているものである。
【００１４】
回路構成は、それらのエンハンスメント型ＭＯＳトランジスタが、図１０に示されるように、ゲートが共通に接続された２つのＭＯＳトランジスタを含み、両ＭＯＳトランジスタの接続点に出力端子が設けられているものであってもよく、又は図９に示されるように、エンハンスメント型ＭＯＳトランジスタがそれぞれのゲートとドレインが接続されているものであってもよい。図９においては、ＭＯＳトランジスタＱ１２、Ｑ１３は３個以上を直列に接続してもよい。特公平４−６５５４６号公報にはＰチャネル型ＭＯＳトランジスタで構成した基準電圧発生回路も示されており、そこに示されている基準電圧発生回路でエンハンスメント型ＭＯＳトランジスタが２個以上のものには、エンハンスメント型ＭＯＳトランジスタのしきい値電圧を異なるものにして、本発明を適用することができる。
【００１５】
本発明の基準電圧発生回路の出力値調整方法は、本発明の基準電圧発生回路のヒューズ回路を切断することにより、カップリング係数を調整して基準電圧出力値を調整する。
【００１６】
本発明の電源装置は、供給する電源電圧を基準電圧と比較することによって電源電圧を表示又は制御する検出回路を備えたものであって、その基準電圧を発生する回路として本発明の基準電圧発生回路を備えたものである。
【００１７】
【発明の実施の形態】
本発明にかかる基準電圧発生回路において、ヒューズ回路を備えているエンハンスメント型ＭＯＳトランジスタのフローティングゲート及びコントロールゲートの少なくともいずれかにヒューズ回路を設ける構造として次のようないくつかの構造をとることができる。
第１の構造として、ヒューズ回路を備えているエンハンスメント型ＭＯＳトランジスタでは、複数のヒューズ回路が直列に設けられている。
【００１８】
第２の構造として、ヒューズ回路を備えているエンハンスメント型ＭＯＳトランジスタでは、複数のヒューズ回路が並列に設けられている。
第３の構造として、ヒューズ回路は、フローティングゲートとコントロールゲート積層部分に設けられている。
第４の構造として、ヒューズ回路は、フローティングゲートとは重畳していないコントロールゲート部分に設けられている。
第５の構造として、ヒューズ回路は、コントロールゲートとは重畳していないフローティングゲート部分に設けられている。
【００１９】
【実施例】
実施例の基準電圧発生回路は図９や図１０に示されたもの、又はそれらを基にして変形したものである。
比較として、従来型基準電圧発生回路において、しきい値電圧Ｖthの異なるＮチャネル型ＭＯＳトランジスタの断面図を図１５に示す。ここで、図１０の回路図と符号を合わせるため、しきい値電圧Ｖthの低い方のＭＯＳトランジスタをＱ２、高い方をＱ３としている。プロセス工程はポリシリコンゲート形成直後を示す。
【００２０】
１ａ，２ａがそれぞれのチャネルドープ領域、×が注入されたボロンを示す。２０がポリシリコンゲート、４がゲート酸化膜を示す。チャネルドープのボロンは、ＭＯＳトランジスタＱ３の方が多く注入されており、その分しきい値電圧Ｖthが高くなる。ボロンの量を変えることによりチャネル領域の不純物プロファイルが異なり、この違いにより前述のプロセスばらつきや温度特性の依存性が生ずる。
【００２１】
図１に本発明の実施例１を示す。上段が断面図、下段が平面図を示す。図中の符号１、２及び４は図１５の１ａ、２ａ及び４と同じものを示す。ただしチャネルドープ領域１，２のチャネル不純物は、図１５のものとは異なり、全く同一プロファイルであり、同時に形成されたものである。
【００２２】
５はポリシリコンにてなるコントロールゲートで、ゲート酸化膜４上に形成されたポリシリコンにてなるフローティングゲート３上に、ポリシリコン／ポリシリコン層間膜（ポリ／ポリ層間膜）６を介して形成されている。
ＭＯＳトランジスタＱ２において、フローティングゲート３、ポリ／ポリ層間膜６及びコントロールゲート５からなる積層ゲート電極は、チャネル領域とは異なる一部分で幅寸法が小さく形成され、その部分がヒューズ回路７を構成している。
【００２３】
チャネル領域の面積Ｓｃ（図中、横線の網掛け部分の面積）と、フローティングゲート３とコントロールゲート５の重畳部分の面積Ｓｆ（図中、横線の網掛け部分と斜線の網掛け部分を合わせた面積）との比をカップリング係数ＣＣと定義する。
ＣＣ＝Ｓｆ／Ｓｃ
【００２４】
図１の平面図に示すように、２つのＭＯＳトランジスタＱ２，Ｑ３は、フローティングゲート３とコントロールゲート５の重畳部分の面積Ｓｆが異なり、カップリング係数ＣＣが異なり、ひいてはしきい値電圧Ｖthが異なる。ＭＯＳトランジスタＱ２，Ｑ３のしきい値電圧Ｖthの差はカップリング係数ＣＣの違いによってのみ生じるため、チャネルドープやゲート酸化膜４の膜厚、ポリ／ポリ層間膜６の膜厚がばらついてもしきい値電圧Ｖthの差は一定に保たれる。
【００２５】
以下に具体的数値例を挙げる。
２層ポリシリコンゲートＭＯＳトランジスタを単層ポリシリコンゲートの等価的なＭＯＳトランジスタとみて、そのときの容量をＣox_eff、下層ゲートの容量をＣox_gate、上層のポリ／ポリ層間容量をＣox_psps、ゲート酸化膜厚＝ポリ／ポリ層間膜厚＝ｄ、ゲート酸化膜の誘電率＝ポリ／ポリ酸化膜の誘電率＝εとするとき、
【００２６】
この値を、Ｖthを規定する以下の式に代入する。
【００２７】
Ｖfb＋２φfを０.３Ｖとすると、
Ｖth ＝ ０.３＋Ｑb×ｄ／ε／Ｓｃ（１＋１／ＣＣ）
となる。この式より第３項に着目して、カップリング係数ＣＣを変えることでしきい値電圧Ｖthが変わることが理解できる。
【００２８】
では実際にカップリング係数ＣＣを変えることでしきい値電圧Ｖthをどの程度変えることができるかを一例として計算してみる。
Ｑ３について、Ｖth ＝１.０Ｖ，Ｓｃ＝２.０μm2，Ｓｆ＝２.４μm2、ＣＣ＝２.４／２.０＝１.２とし、Ｑ２について、Ｓｃ＝２.０μm2，Ｓｆ＝８.０μm2、ＣＣ＝８.０／２.０＝４.０とすると、
Ｑ３について、 Ｖth＝１.０Ｖ
Ｑ２について、 Ｖth＝０.７８Ｖ
となり、しきい値電圧Ｖthの差分は０.２２Ｖとなる。そしてこの値が基準電圧ＶREFとして出力される。
【００２９】
したがって、この実施例１ではイオン注入量や酸化膜厚のばらつきによらない基準電圧ＶREFが出力される。
しかも２つのＭＯＳトランジスタＱ２，Ｑ３のチャネルプロファイルは同一工程で同時に形成されることから全く同一であり、モビリティーの温度特性及びしきい値電圧Ｖthの温度特性も同一である。ゆえにこの方法では従来型に比較して温度依存性の小さい高精度な基準電圧発生回路を実現できる。
【００３０】
カップリング係数ＣＣはその定義式から明らかなように、チャネル領域の面積と、フローティングゲートとコントロールゲートの重畳部分の面積との面積比で決定される。その面積比は製品のマスクパターンで決定されるため、一旦マスクを作製するとその値は一定であり簡単には変更することができない。もし仮に変更するのであればマスクを作り直すといった余分な作業、時間、費用が発生する。
【００３１】
しかしながら、図１に示す実施例では、ヒューズ回路７を切断することにより、製造工程のなかでカップリング係数ＣＣを変更できるため、マスク作成後においてもＶREFの調整が可能となりマスクを作り直すといった無駄が生じない。
【００３２】
図２は図１の実施例のヒューズ回路７切断後の状態を示す平面図である。
ヒューズ回路７の切断を行なうことで積層ゲート電極８の部分はゲート電極として機能しなくなるため、カップリング係数ＣＣは切断前より小さくなる。これにより基準電圧ＶREFの変更が可能となる。
例えば、切断前の値としてＳｃ＝２.０μm2，Ｓｆ＝８.０μm2、ＣＣ＝８.０／２.０＝４.０とすると、前述の条件をそのまま用いて、しきい値電圧Ｖthは、Ｖth＝０.７８Ｖ
である。
【００３３】
ヒューズ回路１４の切断を行なうことにより、カップリング係数ＣＣを３.０に変更した場合、しきい値電圧Ｖthは、
Ｖth＝０.８１Ｖ
となり、しきい値電圧、ひいては基準電圧ＶREFを０.０３Ｖ変えることが可能となる。もちろんカップリング係数ＣＣをもっと大きく変化させれば、得られるＶREFの変調度合いも大きくできる。
【００３４】
図３はこの実施例のプロセス工程を示すフローチャートである。ステップＳ１からステップＳ１０までは図１４のフローチャートと同じなので説明は省略する。ただし、ステップＳ４のイオン注入工程は必ずしも基準電圧ＶREFの決定とはならない。
ステップＳ１０で、パッシベーション膜を形成した後、基準電圧発生回路を構成するＭＯＳトランジスタのゲート電極を構成するヒューズ回路をレーザー切断により切断し、ゲート電極のカップリング係数ＣＣを変更して、基準電圧発生回路の基準電圧ＶREFを決定する（ステップＳ１３）。ただし、ヒューズ回路を切断しなくても所定の基準電圧ＶREFになっている場合は、ヒューズ回路を切断しない。その後、ウエハテストを実行し（ステップＳ１４）、パッケージ封止をして半導体装置を完成する（ステップＳ１５）。
【００３５】
ステップＳ１３のヒューズ回路の切断はレーザー切断装置を用いれば実現できる。さらにレーザーでの切断工程はウエハテスト（ステップＳ１５）の直前で行なうのが一般的であるため、半導体装置製造工程の終盤部分でも基準電圧ＶREFの変更が可能となる。すなわち本発明においては基準電圧ＶREFの決定から半導体装置完成までの工期の短縮が可能となる。
【００３６】
さらに本発明においてはヒューズ回路を複数個準備しておくことにより、同一マスク、同一プロセスでありながら、レーザー切断個所のみを変更することで基準電圧ＶREFの異なる複数個の基準電圧発生回路を作り出すことが可能となる。この態様を本発明の実施例２として図４に示す。
【００３７】
図４は、実施例２を示す平面図である。図４ではヒューズ回路が３つの場合について説明している。断面構造は図１に示す実施例１と同様である。図４でも、図１と同様に、横線の網掛け部分はチャネル領域を示し、横線の網掛け部分と斜線の網掛け部分を合わせた部分はフローティングゲートとコントロールゲートの重畳部分を示す。
【００３８】
ＭＯＳトランジスタＱ２において、フローティングゲート、ポリ／ポリ層間膜及びコントロールゲートからなる積層ゲート電極は、チャネル領域とは異なる３ヶ所の部分で幅寸法が小さく形成され、その部分がヒューズ回路９ａ，９ｂ，９ｃを構成している。ヒューズ回路９ａまでの積層ゲート電極を１０ａとし、ヒューズ回路９ａ，９ｂ間の積層ゲート電極を１０ｂとし、ヒューズ回路９ｂ，９ｃ間の積層ゲート電極を１０ｃとし、ヒューズ回路９ｃからの積層ゲート電極を１０ｄとする。
【００３９】
ヒューズ回路９ｃを切断すれば、積層ゲート電極１０ｄが分離されてゲート電極として機能しなくなり、チャネル領域を含む積層ゲート電極のカップリング係数ＣＣが変化する。ヒューズ回路９ｂを切断すれば積層ゲート電極１０ｃ，１０ｄがゲート電極として機能しなくなり、ヒューズ回路９ａを切断すれば積層ゲート電極１０ｂ，１０ｃ，１０ｄがゲート電極として機能しなくなる。
切断するヒューズ回路に応じてチャネル領域を含む積層ゲート電極のカップリング係数ＣＣが異なるため、同一マスク、同一プロセスでありながら基準電圧ＶREFの異なる複数種類の基準電圧発生回路を作り出すことが可能となる。
【００４０】
実施例２では、複数個のヒューズ回路はゲート電極に対して直列接続されている。この場合の利点としてはレーザー切断個所が1個所ですむため切断作業が簡潔である反面、基準電圧ＶREFとしては大まかな調整しかできない。そこで、この点を改善したものを本発明の実施例３として図５に示す。
【００４１】
図５は、実施例３を示す平面図である。実施例３では複数個のヒューズ回路はチャネル領域を含む積層ゲート電極に対して並列に接続されている。図５ではヒューズ回路が３つの場合について説明している。断面構造は図１に示す実施例１と同様である。図５でも、図１と同様に、横線の網掛け部分はチャネル領域を示し、横線の網掛け部分と斜線の網掛け部分を合わせた部分はフローティングゲートとコントロールゲートの重畳部分を示す。
【００４２】
ＭＯＳトランジスタＱ２において、フローティングゲート、ポリ／ポリ層間膜及びコントロールゲートからなる積層ゲート電極は、チャネル領域とは異なる部分で３つの分岐ゲート電極１２ａ，１２ｂ，１２ｃに分岐されており、分岐ゲート電極１２ａ，１２ｂ，１２ｃのそれぞれで幅寸法が小さく形成されてヒューズ回路が形成されている。分岐ゲート電極１２ａに形成されたヒューズ回路を１１ａ、分岐ゲート電極１２ｂに形成されたヒューズ回路を１１ｂ、分岐ゲート電極１２ｃに形成されたヒューズ回路を１１ｃとする。
【００４３】
この場合、ヒューズ回路１１ａ，１１ｂ，１１ｃの切断個所の組み合わせとしては「×」＝切断を表す記号、「○」＝未切断を表す記号を用いて、
【００４４】
以上の実施例１、２及び３ではヒューズ回路はフローティングゲート、ポリ／ポリ層間膜及びコントロールゲートの積層構造で構成されている。この場合の利点としてゲート電極を1枚のマスクでパターニングできることから低コスト化を図ることができることが挙げられるが、その反面、ヒューズ回路も積層構造になってしまうことから単層構造の場合と比較してヒューズの切断が難しくなるといった問題があった。
【００４５】
そこでヒューズ回路をコントロールゲートの単層構造としたものを本発明の実施例４として図６に示す。
図６は、実施例４を示す平面図である。断面構造は図１に示す実施例１と同様である。図６でも、図１と同様に、横線の網掛け部分はチャネル領域を示し、横線の網掛け部分と斜線の網掛け部分を合わせた部分はフローティングゲートとコントロールゲートの重畳部分を示す。
【００４６】
ＭＯＳトランジスタＱ２において、フローティングゲート、ポリ／ポリ層間膜及びコントロールゲートからなる積層ゲート電極は、チャネル領域とは異なる部分でフローティングゲートとコントロールゲートが分離されており、積層ゲート電極１３で再度積層されて形成されている。コントロールゲートのフローティングゲートとは積層されていない部分に、幅寸法が小さくされたヒューズ回路１４が形成されている。積層ゲート電極のカップリング係数ＣＣは、積層ゲート電極１３でのフローティングゲートとコントロールゲートの重畳部分を含むフローティングゲートとコントロールゲートの重畳部分の面積により決定されている。
【００４７】
図６ではヒューズ回路１４を切断することにより、積層ゲート電極１３のコントロールゲートを切り離し、フローティングゲートとコントロールゲートの重畳部分の面積を小さくして積層ゲート電極のカップリング係数ＣＣを変化させる。
ヒューズ回路１４をコントロールゲートの単層構造とすることにより、ヒューズ回路が積層構造の場合と比較してヒューズ回路の切断が容易になる。
【００４８】
一般的にコントロールゲートは他のゲート電極と共通して用いられる場合が多く、膜厚や抵抗率に制限が多い。そのためヒューズ回路として切断性が犠牲になってしまう場合がある。
そこでヒューズ回路をフローティングゲートの単層構造としたものを本発明の実施例５として図７に示す。
図７は、実施例５を示す平面図である。断面構造は図１に示す実施例１と同様である。図７でも、図１と同様に、横線の網掛け部分はチャネル領域を示し、横線の網掛け部分と斜線の網掛け部分を合わせた部分はフローティングゲートとコントロールゲートの重畳部分を示す。
【００４９】
ＭＯＳトランジスタＱ２において、フローティングゲート、ポリ／ポリ層間膜及びコントロールゲートからなる積層ゲート電極は、チャネル領域とは異なる部分でフローティングゲートとコントロールゲートが分離されており、積層ゲート電極１５で再度積層されて形成されている。フローティングゲートのコントロールゲートとは積層されていない部分に、幅寸法が小さくされたヒューズ回路１６が形成されている。積層ゲート電極のカップリング係数ＣＣは、積層ゲート電極１５でのフローティングゲートとコントロールゲートの重畳部分を含むフローティングゲートとコントロールゲートの重畳部分の面積により決定されている。
【００５０】
図７ではヒューズ回路１６を切断することにより、積層ゲート電極１５のフローティングゲートを切り離し、フローティングゲートとコントロールゲートの重畳部分の面積を小さくして積層ゲート電極のカップリング係数ＣＣを変化させる。
フローティングゲートはコントロールゲートと異なり、膜厚などは自由に設定できるので、ヒューズ回路の切断に適した形成条件を選ぶことができる。その結果、ヒューズの切断性に優れた基準電圧発生回路を得ることができる。
【００５１】
以上の実施例１から５ではコントロールゲートがフローティングゲートの上方にある場合について説明したが下方にあってもよい。
また、半導体基板に不純物を注入して形成した拡散層をコントロールゲートとした構造であってもよい。
また、コントロールゲートとフローティングゲートを1枚のマスクでパターニングすると、その平面投射図は２つのゲートが重なるようになる。この説明のなかでは片方が張り出した形状で図を描いてあるが、これは図を見やすくするためであって、パターニング後の実際の形状を厳密に表わすものではない。
【００５２】
また、図示する関係でフローティングゲート／コントロールゲートの重畳部分の面積Ｓｆを平面的に取り扱ったが、厳密には側面部分も電気的容量として機能する。よって側面部分の電気的容量を積極的に使った構造であってもよい。
また、簡略化のためゲート酸化膜厚＝ポリポリ絶縁膜厚、ゲート酸化膜の誘電率＝ポリポリ酸化膜の誘電率として説明を行ったがそれぞれは異なっていてもよい。
【００５３】
また、実施例ではヒューズ回路の切断はレーザー光線を用いる方法で説明したが他の方法であってもよい。
また、直列又は並列に複数個のヒューズ回路を設ける実施例としてヒューズ回路が３個の場合で説明したが２個又は４個以上であってもよい。
また、ヒューズ回路がコントロールゲートもしくはフローティングゲートの単層構造である場合についても説明したが、これは「フローティングゲートとコントロールゲートの積層構造」と対比する形での「単層構造」という意味であって「１層」という意味ではない。つまりコントロールゲートもしくはフローティングゲートの上層もしくは下層に酸化膜などの絶縁膜が存在していてもよいし、コントロールゲート自体もしくはフローティングゲート自体が複数の積層物から構成されていてもよい。
【００５４】
図８に本発明の基準電圧発生回路を備えた電源装置の実施例を示す。この電源装置は携帯電話などの携帯機器に使用されるものであり、供給する電源電圧ＶDDを基準電圧ＶREFと比較することによって電源電圧ＶDDの降下又は上昇を検出する検出回路を備えた電源装置である。
【００５５】
図８に示されている回路は、その電源装置における検出回路部分である。１７はコンパレータで、その反転入力端子にこの発明の基準電圧発生回路１９が接続され、基準電圧ＶREFが印加される。電源であるバッテリーからの出力電圧は電源端子ＶDDに印加され、その電圧は分圧抵抗１９ａと１９ｂによって分圧されてコンパレータ１７の非反転入力端子に入力される。
基準電圧発生回路１８は、例えば図９又は図１０に示されたものであり、その電源ＶDDとしてはこの電源装置におけるバッテリーが使用される。
ここで、コンパレータ１７、基準電圧発生回路１８及び分圧抵抗１９ａ，１９ｂにより検出回路を構成している。
【００５６】
この電源装置において、バッテリーの電圧が高く、分圧抵抗１９ａ，１９ｂにより分圧された電圧が基準電圧ＶREFよりも高いときはコンパレータ１７の出力がＨを維持し、バッテリーの電圧が降下してきて分圧抵抗１９ａ，１９ｂにより分圧された電圧が基準電圧ＶREF以下になってくるとコンパレータ１７の出力がＬになる。コンパレータ１７の出力を携帯電話等の使用機器に表示することによりバッテリーの電圧が所定値以下になったことを知らせることができる。
【００５７】
このような検出回路を複数設け、互いに基準電圧ＶREFを異ならせたり、分圧抵抗１９ａ，１９ｂの分圧比を異ならせたりして、それぞれの検出回路が検出する電圧値を異ならせることにより、バッテリーの電圧状態をより詳しく表示できるようになる。
図８の検出回路部分は、コンパレータ１７の出力により電源装置の出力電圧が一定に保たれるように制御するためにも使用される。
本発明の基準電圧発生回路が適用される装置や機器は、上に示した電源装置に限らず、安定した基準電圧が必要とされるものであればすべて適用することができる。
【００５８】
【発明の効果】
本発明の基準電圧発生回路では、ゲートとソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とし、そのデプレッション型ＭＯＳトランジスタにしきい値電圧の異なる２つ以上のエンハンスメント型ＭＯＳトランジスタが直列に接続されて構成される基準電圧発生回路において、しきい値電圧の異なる２つ以上のエンハンスメント型ＭＯＳトランジスタはチャネルの不純物プロファイルが同一であり、かつ、フローティングゲートとコントロールゲートの重畳する面積の違いによってしきい値電圧の違いを得るようにしたので、プロセスばらつきや温度変化に対して依存性が小さい基準電圧発生回路を得ることができる。さらに、上記エンハンスメント型ＭＯＳトランジスタの少なくとも１つはフローティングゲート及びコントロールゲートのうちの少なくともいずれかがチャネル領域上とは異なる部分にヒューズ回路を備えているようにしたので、出力値の変更が必要となった場合でも、ヒューズ回路の切断を行なうことで調整ができる。
【００５９】
本発明の基準電圧発生回路において、ヒューズ回路を備えているエンハンスメント型ＭＯＳトランジスタでは、複数のヒューズ回路が直列に設けられているようにすれば、一個所のみのヒューズ切断で異なる基準電圧値を作り出すことが可能となる。この方法を応用すれば同一マスク、同一プロセスで作成した基準電圧値を希望する値に複数通りに作り分けることも可能となる。
【００６０】
本発明の基準電圧発生回路において、ヒューズ回路を備えているエンハンスメント型ＭＯＳトランジスタでは、複数のヒューズ回路が並列に設けられているようにすれば、ヒューズ切断個所の組み合わせが直列接続の場合と比べて多数選択することができる。その結果、直列接続の場合と比べて実現できる基準電圧値を多くすることができるようになる。
【００６１】
本発明の基準電圧発生回路において、ヒューズ回路は、フローティングゲートとコントロールゲート積層部分に設けられているようにすれば、１枚のマスクでのパターニングが可能であり、低コストが達成できるようになる。
【００６２】
本発明の基準電圧発生回路において、ヒューズ回路は、フローティングゲートとは重畳していないコントロールゲート部分に設けられているようにすれば、ヒューズ回路の切断を積層構造よりも容易に行なうことができるようになる。
【００６３】
本発明の基準電圧発生回路において、ヒューズ回路は、コントロールゲートとは重畳していないフローティングゲート部分に設けられているようにすれば、ヒューズの切断に適した膜構造を自由に選ぶことができコントロールゲートよりもヒューズ切断性を向上させることができるようになる。
【００６４】
本発明の基準電圧発生回路の出力値調整方法では、本発明の基準電圧発生回路のヒューズ回路を切断することにより、カップリング係数を調整して基準電圧出力値を調整するようにしたので、ヒューズ回路の切断を行なうことでフローティングゲートとコントロールゲートの重畳する面積を変えることにより容易に基準電圧値の変更ができ、マスクを作り直すといった作業、時間、費用が不要となる。さらに半導体装置の製造工程の終盤部分においても変更できることから基準電圧値の決定から半導体装置の完成までの工期の短縮が可能となる。
【００６５】
本発明の電源装置は、本発明の基準電圧発生回路を用いて電源電圧を表示又は制御するので、電源装置の供給電圧を安定させたり表示させたりすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す概略図で、上が断面図、下が平面図である。
【図２】同実施例のヒューズ回路切断後の状態を示す平面図である。
【図３】同実施例のプロセス工程を示すフローチャートである。
【図４】本発明の第２の実施例を示す概略平面図である。
【図５】本発明の第３の実施例を示す概略平面図である。
【図６】本発明の第４の実施例を示す概略平面図である。
【図７】本発明の第５の実施例を示す概略平面図である。
【図８】本発明の電源装置の一実施例における検出回路部分を示す回路図である。
【図９】デプレッション型ＭＯＳトランジスタを定電流源とする基準電圧発生回路の一例を示す回路図で、本発明が適用される回路図の一例である。
【図１０】デプレッション型ＭＯＳトランジスタを定電流源とする基準電圧発生回路の他の例を示す回路図で、本発明が適用される回路図の一例である。
【図１１】ドレイン電圧が飽和条件を満たしているＭＯＳトランジスタのＶgs対（Ｉds）1/2波形を示す図である。
【図１２】ＭＯＳトランジスタＱ２，Ｑ３のしきい値電圧が変化した場合のＶgs対（Ｉds）1/2波形を示す図である。
【図１３】高温時にＭＯＳトランジスタＱ２，Ｑ３のしきい値電圧及びモビリティーが変化した場合のＶgs対（Ｉds）1/2波形を示す図である。
【図１４】従来の製造工程を示すフローチャートである。
【図１５】従来型基準電圧発生回路におけるしきい値電圧Ｖthの異なるＮチャネル型ＭＯＳトランジスタを示す断面図である。
【符号の説明】
Ｑ１ デプレッション型ＭＯＳトランジスタ
Ｑ２，Ｑ３ エンハンスメント型ＭＯＳトランジスタ
１、２ チャネルドープ領域
３ フローティングゲート
４ ゲート酸化膜
５ コントロールゲート
６ ポリ／ポリ層間膜
７，９，１１ａ，１１ｂ，１１ｃ，１４，１６ ヒューズ回路
８，１０，１２ａ，１２ｂ，１２ｃ，１３，１４ 積層ゲート電極
Claims (8)
- ゲートとソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とし、そのデプレッション型ＭＯＳトランジスタにしきい値電圧の異なる２つ以上のエンハンスメント型ＭＯＳトランジスタが直列に接続されて構成される基準電圧発生回路において、
前記２つ以上のエンハンスメント型ＭＯＳトランジスタは、チャネルの不純物プロファイルが同一であり、フローティングゲートとコントロールゲートを備え、フローティングゲートとコントロールゲートのカップリング係数の違いによってしきい値電圧が決定されるものであり、前記エンハンスメント型ＭＯＳトランジスタの少なくとも１つはフローティングゲート及びコントロールゲートのうちの少なくともいずれかがチャネル領域上とは異なる部分にヒューズ回路を備えていることを特徴とする基準電圧発生回路。 - ヒューズ回路を備えているエンハンスメント型ＭＯＳトランジスタでは、複数のヒューズ回路が直列に設けられている請求項１に記載の基準電圧発生回路。
- ヒューズ回路を備えているエンハンスメント型ＭＯＳトランジスタでは、複数のヒューズ回路が並列に設けられている請求項１に記載の基準電圧発生回路。
- 前記ヒューズ回路は、フローティングゲートとコントロールゲート積層部分に設けられている請求項１から３のいずれかに記載の基準電圧発生回路。
- 前記ヒューズ回路は、フローティングゲートとは重畳していないコントロールゲート部分に設けられている請求項１から３のいずれかに記載の基準電圧発生回路。
- 前記ヒューズ回路は、コントロールゲートとは重畳していないフローティングゲート部分に設けられている請求項１から３のいずれかに記載の基準電圧発生回路。
- 請求項１から６のいずれかに記載の基準電圧発生回路の前記ヒューズ回路を切断することにより、前記カップリング係数を調整して基準電圧出力値を調整する基準電圧発生回路の出力値調整方法。
- 供給する電源電圧を基準電圧と比較することによって電源電圧を表示又は制御する検出回路を備えた電源装置において、
前記基準電圧を発生する回路として請求項１から７のいずれかに記載の基準電圧発生回路を備えたことを特徴とする電源装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000294287A JP3717388B2 (ja) | 2000-09-27 | 2000-09-27 | 基準電圧発生回路及びその出力値調整方法並びに電源装置 |
| US09/963,412 US6590445B2 (en) | 2000-09-27 | 2001-09-27 | Reference voltage generation circuit having reduced temperature sensitivity, an output adjusting method, and an electrical power source |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000294287A JP3717388B2 (ja) | 2000-09-27 | 2000-09-27 | 基準電圧発生回路及びその出力値調整方法並びに電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002110917A JP2002110917A (ja) | 2002-04-12 |
| JP3717388B2 true JP3717388B2 (ja) | 2005-11-16 |
Family
ID=18776918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000294287A Expired - Fee Related JP3717388B2 (ja) | 2000-09-27 | 2000-09-27 | 基準電圧発生回路及びその出力値調整方法並びに電源装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6590445B2 (ja) |
| JP (1) | JP3717388B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4378087B2 (ja) * | 2003-02-19 | 2009-12-02 | 奇美電子股▲ふん▼有限公司 | 画像表示装置 |
| JP4508606B2 (ja) * | 2003-03-20 | 2010-07-21 | 株式会社リコー | 複数種類のウエルを備えた半導体装置の製造方法 |
| US7679426B2 (en) * | 2005-01-19 | 2010-03-16 | Hewlett-Packard Development Company, L.P. | Transistor antifuse device |
| JP4847103B2 (ja) * | 2005-11-07 | 2011-12-28 | 株式会社リコー | ハーフバンドギャップリファレンス回路 |
| JP2007294846A (ja) | 2006-03-31 | 2007-11-08 | Ricoh Co Ltd | 基準電圧発生回路及びそれを用いた電源装置 |
| US8878511B2 (en) * | 2010-02-04 | 2014-11-04 | Semiconductor Components Industries, Llc | Current-mode programmable reference circuits and methods therefor |
| US8188785B2 (en) | 2010-02-04 | 2012-05-29 | Semiconductor Components Industries, Llc | Mixed-mode circuits and methods of producing a reference current and a reference voltage |
| US8680840B2 (en) * | 2010-02-11 | 2014-03-25 | Semiconductor Components Industries, Llc | Circuits and methods of producing a reference current or voltage |
| JP5959220B2 (ja) * | 2012-02-13 | 2016-08-02 | エスアイアイ・セミコンダクタ株式会社 | 基準電圧発生装置 |
| KR102053944B1 (ko) | 2013-02-21 | 2019-12-11 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 |
| JP6370151B2 (ja) * | 2014-07-31 | 2018-08-08 | エイブリック株式会社 | 半導体集積回路装置及びその出力電圧調整方法 |
| JP7175172B2 (ja) * | 2018-12-12 | 2022-11-18 | エイブリック株式会社 | 基準電圧発生装置 |
| US10782723B1 (en) | 2019-11-01 | 2020-09-22 | Analog Devices International Unlimited Company | Reference generator using fet devices with different gate work functions |
| FR3131481A1 (fr) * | 2021-12-23 | 2023-06-30 | Wise Integration | Circuit de reference de tension |
| US12028054B1 (en) * | 2023-12-05 | 2024-07-02 | Aspinity, Inc. | Multi-range temperature compensation for programmable circuit elements |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4357571A (en) * | 1978-09-29 | 1982-11-02 | Siemens Aktiengesellschaft | FET Module with reference source chargeable memory gate |
| JPS56108258A (en) | 1980-02-01 | 1981-08-27 | Seiko Instr & Electronics Ltd | Semiconductor device |
| US4460978A (en) * | 1981-11-19 | 1984-07-17 | Mostek Corporation | Nonvolatile static random access memory cell |
| EP0085260B1 (en) * | 1981-12-29 | 1989-08-02 | Fujitsu Limited | Nonvolatile semiconductor memory circuit |
| US4851720A (en) * | 1988-09-02 | 1989-07-25 | Cypress Semiconductor Corporation | Low power sense amplifier for programmable logic device |
| US5565791A (en) * | 1995-07-07 | 1996-10-15 | Cypress Semiconductor Corporation | Method and apparatus for disabling unused sense amplifiers |
| KR100293449B1 (ko) * | 1998-05-04 | 2001-07-12 | 김영환 | 고전압발생회로 |
-
2000
- 2000-09-27 JP JP2000294287A patent/JP3717388B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-27 US US09/963,412 patent/US6590445B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020060600A1 (en) | 2002-05-23 |
| JP2002110917A (ja) | 2002-04-12 |
| US6590445B2 (en) | 2003-07-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041206 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050819 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050830 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050830 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080909 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090909 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090909 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100909 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110909 Year of fee payment: 6 |
|
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