JP2001053152A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 有機ＥＬ型表示装置の表示素子を駆動する半
導体集積回路装置の出力電流を高精度に制御することを
実現した物である。 【構成】 本発明の半導体集積回路装置は、有機ＥＬ型
表示装置の表示素子を駆動する出力回路に用いられる高
精度の出力電流が得られる電界効果型ＭＯＳトランジス
タを有し、さらにゲート電極にヒューズトリミング素子
を設けてより高精度の出力電流が得られる電界効果型Ｍ
ＯＳトランジスタにより構成されたものである。また、
電界効果型ＭＯＳトランジスタは、Ｖｔｈがばらついて
も出力電流値のバラツキを低く抑える構成を有してい
る。
導体集積回路装置の出力電流を高精度に制御することを
実現した物である。 【構成】 本発明の半導体集積回路装置は、有機ＥＬ型
表示装置の表示素子を駆動する出力回路に用いられる高
精度の出力電流が得られる電界効果型ＭＯＳトランジス
タを有し、さらにゲート電極にヒューズトリミング素子
を設けてより高精度の出力電流が得られる電界効果型Ｍ
ＯＳトランジスタにより構成されたものである。また、
電界効果型ＭＯＳトランジスタは、Ｖｔｈがばらついて
も出力電流値のバラツキを低く抑える構成を有してい
る。
Description
【０００１】
【発明の利用分野】本発明は、半導体集積回路装置に関
する。
する。
【０００２】
【発明の属する技術分野】本発明は、電界効果型の半導
体集積回路に関し、特にＥＬ素子駆動用、ＬＥＤ駆動用
等に使用される高精度の電流出力用の半導体集積回路装
置に関する。
体集積回路に関し、特にＥＬ素子駆動用、ＬＥＤ駆動用
等に使用される高精度の電流出力用の半導体集積回路装
置に関する。
【０００３】
【従来の技術】従来の半導体集積回路装置の出力回路を
構成するＭＯＳ型トランジスタの概略回路図の一例を図
２に示す。図２に記した出力回路の外部出力端子４０と
電源電圧端子１との間に電気的に直列に接続され、出力
電流をスイッチングする第１のトランジスタ１０と出力
電流値を可変するするための第２のトランジスタ２０を
有する半導体集積回路装置において、第２のトランジス
タ２０のゲート電位には、電源電圧端子１とＧＮＤ端子
５０との間に直列に設けられたふたつの分割抵抗７０
ａにより所望の電圧に変換された電位が供給されてい
た。
構成するＭＯＳ型トランジスタの概略回路図の一例を図
２に示す。図２に記した出力回路の外部出力端子４０と
電源電圧端子１との間に電気的に直列に接続され、出力
電流をスイッチングする第１のトランジスタ１０と出力
電流値を可変するするための第２のトランジスタ２０を
有する半導体集積回路装置において、第２のトランジス
タ２０のゲート電位には、電源電圧端子１とＧＮＤ端子
５０との間に直列に設けられたふたつの分割抵抗７０
ａにより所望の電圧に変換された電位が供給されてい
た。
【０００４】この出力回路は、第２のトランジスタ２０
のしきい値電圧の製造バラつきや分割抵抗７０ａの抵抗
値の製造バラつき等により、出力電流値がバラつくこと
がことが従来よく知られていた。このため、分割抵抗７
０ａを可変型の抵抗にして、後で調整する構成や、第２
のトランジスタ２０のゲート電位に外部接続端子から直
接制御される電圧を印加する等の方法が用いられてい
た。また、第２のトランジスタ２０には、電流値の製造
バラツキを緩和させる為の機能が無かった。
のしきい値電圧の製造バラつきや分割抵抗７０ａの抵抗
値の製造バラつき等により、出力電流値がバラつくこと
がことが従来よく知られていた。このため、分割抵抗７
０ａを可変型の抵抗にして、後で調整する構成や、第２
のトランジスタ２０のゲート電位に外部接続端子から直
接制御される電圧を印加する等の方法が用いられてい
た。また、第２のトランジスタ２０には、電流値の製造
バラツキを緩和させる為の機能が無かった。
【０００５】図３は従来のＭＯＳ半導体装置の一例を示
している。図を見易くするため、パッシベーション膜等
は省いてある。図３において、Ｎ型半導体基板２０１上
にゲート絶縁膜２０６を挟んでゲート電極２０９を形成
し、Ｐ+ソース／ドレイン領域２０２、２０３、 Ｐ+ソ
ース／ドレイン領域２０２、２０３より不純物濃度が低
いＰ-ソース／ドレイン領域２０４、２０５、ゲート絶
縁膜より厚い第１絶縁膜２０７、２０８でＭＯＳ型半導
体素子が構成されている。前記Ｐ+ソース／ドレイン領
域２０２、２０３は、層間絶縁膜２１０を挟んでコンタ
クトホール２１１、２１２を介して第１金属配線２１
３、２１４に接続されている。前記Ｐ-ソース／ドレイ
ン領域２０４、２０５はフォトリソグラフィー技術や高
耐圧特性等の許す範囲で短くすることで、ＭＯＳ型半導
体素子の面積の増大を防いでいる。
している。図を見易くするため、パッシベーション膜等
は省いてある。図３において、Ｎ型半導体基板２０１上
にゲート絶縁膜２０６を挟んでゲート電極２０９を形成
し、Ｐ+ソース／ドレイン領域２０２、２０３、 Ｐ+ソ
ース／ドレイン領域２０２、２０３より不純物濃度が低
いＰ-ソース／ドレイン領域２０４、２０５、ゲート絶
縁膜より厚い第１絶縁膜２０７、２０８でＭＯＳ型半導
体素子が構成されている。前記Ｐ+ソース／ドレイン領
域２０２、２０３は、層間絶縁膜２１０を挟んでコンタ
クトホール２１１、２１２を介して第１金属配線２１
３、２１４に接続されている。前記Ｐ-ソース／ドレイ
ン領域２０４、２０５はフォトリソグラフィー技術や高
耐圧特性等の許す範囲で短くすることで、ＭＯＳ型半導
体素子の面積の増大を防いでいる。
【０００６】
【発明が解決しようとする課題】しかし、従来の半導体
集積回路装置においては、下記の課題があった。図２に
示した絶縁ゲート電界効果型半導体集積回路装置の場
合、第２のトランジスタ２０のしきい値電圧の製造バラ
つきや、分割抵抗７０ａの抵抗値の製造バラつき等によ
り出力電流値がバラつくため、上記のように分割抵抗７
０ａを可変型の抵抗とすることや、第２のトランジスタ
２０のゲート電位を外部接続端子から直接制御する等の
方法が講じられていたが、抵抗可変をする手間や、外部
から高精度の電位を図２に示す回路を有するＩＣチップ
ごとに入力する手間等、コストアップとなる要因を多く
含んでいた。
集積回路装置においては、下記の課題があった。図２に
示した絶縁ゲート電界効果型半導体集積回路装置の場
合、第２のトランジスタ２０のしきい値電圧の製造バラ
つきや、分割抵抗７０ａの抵抗値の製造バラつき等によ
り出力電流値がバラつくため、上記のように分割抵抗７
０ａを可変型の抵抗とすることや、第２のトランジスタ
２０のゲート電位を外部接続端子から直接制御する等の
方法が講じられていたが、抵抗可変をする手間や、外部
から高精度の電位を図２に示す回路を有するＩＣチップ
ごとに入力する手間等、コストアップとなる要因を多く
含んでいた。
【０００７】さらに、第２のトランジスタ２０は、電流
駆動能力が大きい為、しきい値電圧等がばらついた場
合、出力電流も大きく変動するという欠点を有してい
た。また、図１０に示した前記従来技術においては、ゲ
ート電極に加わるバイアスのばらつきによってドレイン
電流の変動が大きく、好ましくなかった。
駆動能力が大きい為、しきい値電圧等がばらついた場
合、出力電流も大きく変動するという欠点を有してい
た。また、図１０に示した前記従来技術においては、ゲ
ート電極に加わるバイアスのばらつきによってドレイン
電流の変動が大きく、好ましくなかった。
【０００８】
【課題を解決するための手段】そこで本発明は、上記課
題を解決するために以下の手段を用いた。出力回路の出
力端子と電源電圧端子との間に電気的に直列に接続され
た出力電流をスイッチングするための第１のＭＯＳ型ト
ランジスタと出力電流値を可変するするための第２のＭ
ＯＳ型トランジスタを有する半導体集積回路装置におい
て、第２のＭＯＳ型トランジスタのゲート電極にヒュー
ズトリミング回路を設けた。
題を解決するために以下の手段を用いた。出力回路の出
力端子と電源電圧端子との間に電気的に直列に接続され
た出力電流をスイッチングするための第１のＭＯＳ型ト
ランジスタと出力電流値を可変するするための第２のＭ
ＯＳ型トランジスタを有する半導体集積回路装置におい
て、第２のＭＯＳ型トランジスタのゲート電極にヒュー
ズトリミング回路を設けた。
【０００９】また、前記ヒューズトリミング回路を前記
出力回路の８回路ごとにひとつ設けた。また、前記ヒュ
ーズトリミング回路を前記出力回路の８回路の整数倍ご
とにひとつ設けた。更に、第２のＭＯＳ型トランジスタ
において、半導体基板表面付近にゲート酸化膜を介して
ゲート電極を設け、ゲート電極チャネル方向両端部の下
側に厚い酸化膜を介してソース側低濃度不純物領域およ
びドレイン側低濃度不純物領域を設け、ソース側低濃度
不純物領域をゲート電極下側からさらに外側に向かって
チャネル長と同程度の長さで設け、ソース側低濃度不純
物領域端部に接続してソース領域を設け、ドレイン側低
濃度不純物領域をゲート電極下側からさらに外側方向に
設け、ドレイン側低濃度不純物領域端部に接続してドレ
イン領域を設けた。
出力回路の８回路ごとにひとつ設けた。また、前記ヒュ
ーズトリミング回路を前記出力回路の８回路の整数倍ご
とにひとつ設けた。更に、第２のＭＯＳ型トランジスタ
において、半導体基板表面付近にゲート酸化膜を介して
ゲート電極を設け、ゲート電極チャネル方向両端部の下
側に厚い酸化膜を介してソース側低濃度不純物領域およ
びドレイン側低濃度不純物領域を設け、ソース側低濃度
不純物領域をゲート電極下側からさらに外側に向かって
チャネル長と同程度の長さで設け、ソース側低濃度不純
物領域端部に接続してソース領域を設け、ドレイン側低
濃度不純物領域をゲート電極下側からさらに外側方向に
設け、ドレイン側低濃度不純物領域端部に接続してドレ
イン領域を設けた。
【００１０】また、ソース側低濃度不純物領域を３μｍ
から５０μｍの長さで設けた。また、ドレイン側低濃度
不純物領域をソース側低濃度不純物領域長の１／１０か
ら１／５程度の長さで設けた。また、上記課題を解決す
るために、ＭＯＳ型半導体素子のＰ-ソース領域を長く
することにより、ゲートバイアスのばらつきによるドレ
イン電流の変動を小さくした。上述した構成により、ゲ
ートバイアスに対するドレイン電流の変動が小さくな
り、ＭＯＳ型半導体素子の定電流出力特性を安定させる
ことが出来る。
から５０μｍの長さで設けた。また、ドレイン側低濃度
不純物領域をソース側低濃度不純物領域長の１／１０か
ら１／５程度の長さで設けた。また、上記課題を解決す
るために、ＭＯＳ型半導体素子のＰ-ソース領域を長く
することにより、ゲートバイアスのばらつきによるドレ
イン電流の変動を小さくした。上述した構成により、ゲ
ートバイアスに対するドレイン電流の変動が小さくな
り、ＭＯＳ型半導体素子の定電流出力特性を安定させる
ことが出来る。
【００１１】
【発明の実施の形態】以下に、この発明の実施例を図面
に基づいて説明する。図１に示した本発明の半導体集積
回路装置は、有機ＥＬ（オーガニック エレクトロ ル
ミネッセンス）型表示装置の表示素子を駆動する出力回
路等に用いられる高精度の出力電流が得られる電界効果
型ＭＯＳトランジスタを有し、さらにゲート電極にヒュ
ーズトリミング素子を設けて、より高精度の出力電流が
得られる電界効果型ＭＯＳトランジスタを構成したもの
である。
に基づいて説明する。図１に示した本発明の半導体集積
回路装置は、有機ＥＬ（オーガニック エレクトロ ル
ミネッセンス）型表示装置の表示素子を駆動する出力回
路等に用いられる高精度の出力電流が得られる電界効果
型ＭＯＳトランジスタを有し、さらにゲート電極にヒュ
ーズトリミング素子を設けて、より高精度の出力電流が
得られる電界効果型ＭＯＳトランジスタを構成したもの
である。
【００１２】以下に本発明の半導体集積回路装置を図面
に基づいて詳細に説明する。図１は、本発明の第１の実
施例の半導体集積回路装置の出力回路の概略回路図であ
る。 出力回路は、外部出力端子４０と、外部出力端子
４０と電源電圧端子１との間に出力電流をスイッチング
するためのＰ型の第１のトランジスタ１０と、第１のト
ランジスタ１０と電気的に直列に接続され、出力電流値
を可変するためのＰ型の第２のトランジスタ２０と、外
部出力端子４０とＧＮＤ端子 ５０との間に接続され、
出力電流をスイッチングするためのＮ型の第３のトラン
ジスタ３０を有している。出力電流をスイッチングする
ための第１のトランジスタ１０と第３のトランジスタ３
０のゲート電極は出力制御回路８０へ接続されており、
出力電流値を可変するするための第２のトランジスタ２
０のゲート電極は別配線で出力制御回路８０に接続され
ている。また、第２のトランジスタ２０の出力電流は、
１μＡから１００μＡ程度の範囲内の特定の電流値に高
精度に合わせ込まれて、ＧＮＤ電位から電源電圧レベル
まで定電流性を有するように構成されている。このた
め、第１のトランジスタ１０がオン状態の時、第１のト
ランジスタ１０のドレイン電極には電源電圧に近い電圧
しか印可されないので、第１のトランジスタ１０のオン
時のドレイン耐圧を、電源電圧レベル以下の設定とする
ことも可能である。
に基づいて詳細に説明する。図１は、本発明の第１の実
施例の半導体集積回路装置の出力回路の概略回路図であ
る。 出力回路は、外部出力端子４０と、外部出力端子
４０と電源電圧端子１との間に出力電流をスイッチング
するためのＰ型の第１のトランジスタ１０と、第１のト
ランジスタ１０と電気的に直列に接続され、出力電流値
を可変するためのＰ型の第２のトランジスタ２０と、外
部出力端子４０とＧＮＤ端子 ５０との間に接続され、
出力電流をスイッチングするためのＮ型の第３のトラン
ジスタ３０を有している。出力電流をスイッチングする
ための第１のトランジスタ１０と第３のトランジスタ３
０のゲート電極は出力制御回路８０へ接続されており、
出力電流値を可変するするための第２のトランジスタ２
０のゲート電極は別配線で出力制御回路８０に接続され
ている。また、第２のトランジスタ２０の出力電流は、
１μＡから１００μＡ程度の範囲内の特定の電流値に高
精度に合わせ込まれて、ＧＮＤ電位から電源電圧レベル
まで定電流性を有するように構成されている。このた
め、第１のトランジスタ１０がオン状態の時、第１のト
ランジスタ１０のドレイン電極には電源電圧に近い電圧
しか印可されないので、第１のトランジスタ１０のオン
時のドレイン耐圧を、電源電圧レベル以下の設定とする
ことも可能である。
【００１３】第２のトランジスタ２０のゲート電極には
定電流性を確保するため、常にチャネルが形成されるし
きい値電圧Ｖｔｈ以上で、かつ飽和動作状態を維持でき
る様な電圧Ｖｇが印可される。このため、第２のトラン
ジスタ２０のＶｔｈはエンハンスできるだけ低く設定す
るか、あるいはデプレッションで深く設定する必要があ
る。特に、外部出力端子４０の電圧が電源電圧に近づい
ている動作状態の時に飽和動作状態を維持できなくなる
可能性が高くなる。このため外部出力端子４０に接続さ
れる外部負荷と第３のトランジスタ３０の駆動能力との
相互関係と、動作速度で決定される第１外部出力端子４
０と電源電圧との動作電位差範囲Ｖｏｕｔについては次
のふたつの関係式を維持できるように設定する。
定電流性を確保するため、常にチャネルが形成されるし
きい値電圧Ｖｔｈ以上で、かつ飽和動作状態を維持でき
る様な電圧Ｖｇが印可される。このため、第２のトラン
ジスタ２０のＶｔｈはエンハンスできるだけ低く設定す
るか、あるいはデプレッションで深く設定する必要があ
る。特に、外部出力端子４０の電圧が電源電圧に近づい
ている動作状態の時に飽和動作状態を維持できなくなる
可能性が高くなる。このため外部出力端子４０に接続さ
れる外部負荷と第３のトランジスタ３０の駆動能力との
相互関係と、動作速度で決定される第１外部出力端子４
０と電源電圧との動作電位差範囲Ｖｏｕｔについては次
のふたつの関係式を維持できるように設定する。
【００１４】 ｜Ｖｇ−Ｖｔｈ｜＜｜Ｖｏｕｔ｜、Ｖｇ−Ｖｔｈ＞０ また、第２のトランジスタ２０のデバイス構造は、ゲー
ト電位と基板電位の電位差が電源電圧に比べて１／１０
以下の構成となるので、ゲート酸化膜厚は第１のトラン
ジスタ１０に比べて大幅に薄くすることが可能である。
電界強度的には４ＭＶ／ｃｍ以下であれば問題ないが、
Ｖｔｈの製造バラツキが最も小さくなる膜厚を選択する
事が好ましい。特に高駆動能力が必要なアプリケーショ
ンの場合は、１５０オングストローム以下や１００オン
グストローム以下の構成とすることが好ましい。ただ
し、図４に示すオフセットドレイン構造や、図５に示す
オフセットＬＤＤ構造、もしくは図６に示すＬＯＣＯＳ
バーズビークを用いたドレイン構造等を用いてゲート酸
化膜に印可される電界強度を緩和する必要がある。図３
は、本発明の第２の実施例の半導体集積回路装置の出力
回路の概略回路図である。
ト電位と基板電位の電位差が電源電圧に比べて１／１０
以下の構成となるので、ゲート酸化膜厚は第１のトラン
ジスタ１０に比べて大幅に薄くすることが可能である。
電界強度的には４ＭＶ／ｃｍ以下であれば問題ないが、
Ｖｔｈの製造バラツキが最も小さくなる膜厚を選択する
事が好ましい。特に高駆動能力が必要なアプリケーショ
ンの場合は、１５０オングストローム以下や１００オン
グストローム以下の構成とすることが好ましい。ただ
し、図４に示すオフセットドレイン構造や、図５に示す
オフセットＬＤＤ構造、もしくは図６に示すＬＯＣＯＳ
バーズビークを用いたドレイン構造等を用いてゲート酸
化膜に印可される電界強度を緩和する必要がある。図３
は、本発明の第２の実施例の半導体集積回路装置の出力
回路の概略回路図である。
【００１５】出力回路は、外部出力端子４０と電源電圧
端子１との間に、出力電流をスイッチングするためのＰ
型の第１のトランジスタ１０と、出力電流値を可変する
するためのＰ型の第２のトランジスタ２０とが直列に接
続されている。外部出力端子４０とＧＮＤ端子 ５０と
の間には、出力電流をスイッチングするためのＮ型の第
３のトランジスタ３０が接続る。出力電流をスイッチン
グするための第１のトランジスタ１０と第３のトランジ
スタ３０のゲート電極は出力制御回路８１へ接続され
る。出力電流値を可変するための第２のトランジスタ２
０のゲート電極はヒューズトリミング回路に接続され
る。
端子１との間に、出力電流をスイッチングするためのＰ
型の第１のトランジスタ１０と、出力電流値を可変する
するためのＰ型の第２のトランジスタ２０とが直列に接
続されている。外部出力端子４０とＧＮＤ端子 ５０と
の間には、出力電流をスイッチングするためのＮ型の第
３のトランジスタ３０が接続る。出力電流をスイッチン
グするための第１のトランジスタ１０と第３のトランジ
スタ３０のゲート電極は出力制御回路８１へ接続され
る。出力電流値を可変するための第２のトランジスタ２
０のゲート電極はヒューズトリミング回路に接続され
る。
【００１６】ヒューズトリミング回路とは、複数のヒュ
ーズ６０と複数の分割抵抗７１ｂが並列に接続されたト
リミング素子が、電源電圧端子１とＧＮＤ端子５０に接
続された分割抵抗７０との間に複数個接続された回路で
ある。第２のトランジスタ２０のゲート電極はヒューズ
トリミング回路内の所望の電位レベルのトリミング素子
に接続されている。これは、第２のトランジスタ２０の
出力電流は、１μＡから１００μＡ程度の範囲内の特定
の電流値に高精度に合わせ込むためであり、第２のトラ
ンジスタ２０がＧＮＤ電位から電源電圧レベルまで定電
流性を有するように構成されている。つまり、第２のト
ランジスタ２０のしきい値電圧Ｖｔｈの製造バラツキに
よる出力電流値の変動をトリミングにより抑制すること
を可能としているものである。
ーズ６０と複数の分割抵抗７１ｂが並列に接続されたト
リミング素子が、電源電圧端子１とＧＮＤ端子５０に接
続された分割抵抗７０との間に複数個接続された回路で
ある。第２のトランジスタ２０のゲート電極はヒューズ
トリミング回路内の所望の電位レベルのトリミング素子
に接続されている。これは、第２のトランジスタ２０の
出力電流は、１μＡから１００μＡ程度の範囲内の特定
の電流値に高精度に合わせ込むためであり、第２のトラ
ンジスタ２０がＧＮＤ電位から電源電圧レベルまで定電
流性を有するように構成されている。つまり、第２のト
ランジスタ２０のしきい値電圧Ｖｔｈの製造バラツキに
よる出力電流値の変動をトリミングにより抑制すること
を可能としているものである。
【００１７】ＭＯＳ型トランジスタの場合、出力電流値
を変動させる代表的なパラメータはチャンネル長、チャ
ネル幅、しきい値電圧、等々である。本発明のようなア
ナログ回路の場合、チャンネル長、チャネル幅について
は、製造バラつきを低減させる設計は容易であるが、し
きい値電圧Ｖｔｈについては、製造バラつきを設計技術
で低減させることは容易ではない。そこで、あらかじめ
製造バラつきと製品スペックとの相関関係を導出し所望
のトリミング素子数を設ける必要がある。
を変動させる代表的なパラメータはチャンネル長、チャ
ネル幅、しきい値電圧、等々である。本発明のようなア
ナログ回路の場合、チャンネル長、チャネル幅について
は、製造バラつきを低減させる設計は容易であるが、し
きい値電圧Ｖｔｈについては、製造バラつきを設計技術
で低減させることは容易ではない。そこで、あらかじめ
製造バラつきと製品スペックとの相関関係を導出し所望
のトリミング素子数を設ける必要がある。
【００１８】このトリミング回路は、複数の出力回路を
有する場合、全出力回路に設けられることが望ましい
が、必要に応じて、ヒューズトリミング回路を出力回路
の８回路ごとにひとつ設けることや、出力回路の８回路
の整数倍ごとにひとつ設けるような場合もある。また、
図示しないが、本発明の半導体装置を同位置表示パネル
に複数個用いる場合、隣接する半導体装置間の隣接した
出力回路の出力電流値に大きな差が生じると表示パネル
の表示品質に問題が生じる可能性があるので、半導体装
置の両端部の出力回路に電流モニタリング回路とフィー
ドバック回路を有する構成にすることもできる。
有する場合、全出力回路に設けられることが望ましい
が、必要に応じて、ヒューズトリミング回路を出力回路
の８回路ごとにひとつ設けることや、出力回路の８回路
の整数倍ごとにひとつ設けるような場合もある。また、
図示しないが、本発明の半導体装置を同位置表示パネル
に複数個用いる場合、隣接する半導体装置間の隣接した
出力回路の出力電流値に大きな差が生じると表示パネル
の表示品質に問題が生じる可能性があるので、半導体装
置の両端部の出力回路に電流モニタリング回路とフィー
ドバック回路を有する構成にすることもできる。
【００１９】この場合、半導体装置の端部の出力電流値
と隣接した半導体装置の端部の出力電流値とを比較し
て、表示品質が最も良くなる電流値をそれぞれの出力回
路から出力する構成を有する。またこの場合、端部の出
力から８回路程度内側に設けられた出力回路においても
同様な出力電流値の調節機能を持つことが好ましい。図
７は、本発明の第３の実施例の半導体集積回路装置の出
力回路における高精度電流出力用電界効果型ＭＯＳトラ
ンジスタの概略断面図である。
と隣接した半導体装置の端部の出力電流値とを比較し
て、表示品質が最も良くなる電流値をそれぞれの出力回
路から出力する構成を有する。またこの場合、端部の出
力から８回路程度内側に設けられた出力回路においても
同様な出力電流値の調節機能を持つことが好ましい。図
７は、本発明の第３の実施例の半導体集積回路装置の出
力回路における高精度電流出力用電界効果型ＭＯＳトラ
ンジスタの概略断面図である。
【００２０】前述の第１、第２の実施例においては、第
２のＭＯＳ型トランジスタ２０の出力電流値を高精度に
制御するためにゲート電圧値を可変する手法を用いた
が、この第３の実施例では、第２のＭＯＳ型トランジス
タ２０がＶｔｈがばらついても出力電流値のバラツキを
低く抑える構成を有している。本発明の高精度電流出力
用電界効果型ＭＯＳトランジスタは、半導体基板１００
表面付近にゲート酸化膜１０３を介してゲート電極１０
１を設け、ゲート電極１０１チャネル方向両端部の下側
に厚い酸化膜１０４を介してソース側低濃度不純物領域
１１０およびドレイン側低濃度不純物領域１１１を設
け、ソース側低濃度不純物領域１１０をゲート電極１０
１下側からさらに外側に向かってチャネル長Ａと同程度
の長さＢまで設け、ソース側低濃度不純物領域１１０端
部に接続してソース領域１０５を設け、ドレイン側低濃
度不純物領域１１１をゲート電極１０１下側からさらに
外側に向かってソース側低濃度不純物領域１１０長の１
／１０から１／５程度の長さＣで設け、ドレイン側低濃
度不純物領域１１１端部に接続してドレイン領域１０２
を設けた。
２のＭＯＳ型トランジスタ２０の出力電流値を高精度に
制御するためにゲート電圧値を可変する手法を用いた
が、この第３の実施例では、第２のＭＯＳ型トランジス
タ２０がＶｔｈがばらついても出力電流値のバラツキを
低く抑える構成を有している。本発明の高精度電流出力
用電界効果型ＭＯＳトランジスタは、半導体基板１００
表面付近にゲート酸化膜１０３を介してゲート電極１０
１を設け、ゲート電極１０１チャネル方向両端部の下側
に厚い酸化膜１０４を介してソース側低濃度不純物領域
１１０およびドレイン側低濃度不純物領域１１１を設
け、ソース側低濃度不純物領域１１０をゲート電極１０
１下側からさらに外側に向かってチャネル長Ａと同程度
の長さＢまで設け、ソース側低濃度不純物領域１１０端
部に接続してソース領域１０５を設け、ドレイン側低濃
度不純物領域１１１をゲート電極１０１下側からさらに
外側に向かってソース側低濃度不純物領域１１０長の１
／１０から１／５程度の長さＣで設け、ドレイン側低濃
度不純物領域１１１端部に接続してドレイン領域１０２
を設けた。
【００２１】ここで、厚い酸化膜１０４は、製造工程の
簡略化と厚い酸化膜１０４端部のバーズビーク構造形成
のためフィールド酸化膜を用いることが望ましい。また
チャネル長Ａは、加工長のバラツキレンジのチャネル長
に占める比率と、要求される電流バラツキレンジの出力
電流値に対する比率との関係で決定される。当然、前者
の比率が後者の比率より小さく設定する必要がある。ソ
ース側低濃度不純物領域１１０長Ｂは、チャネル長Ａと
同程度とする方法もあるが、出力電流値とソース側低濃
度不純物領域１１０の抵抗値との積によって決定される
バックゲート効果によるＶｔｈの上昇と、Ｖｔｈが上昇
して出力電流値が低下することによるバックゲート効果
の抑制との相互作用の収束点で出力電流値が要求値と整
合するような方法で決定することが望ましい。
簡略化と厚い酸化膜１０４端部のバーズビーク構造形成
のためフィールド酸化膜を用いることが望ましい。また
チャネル長Ａは、加工長のバラツキレンジのチャネル長
に占める比率と、要求される電流バラツキレンジの出力
電流値に対する比率との関係で決定される。当然、前者
の比率が後者の比率より小さく設定する必要がある。ソ
ース側低濃度不純物領域１１０長Ｂは、チャネル長Ａと
同程度とする方法もあるが、出力電流値とソース側低濃
度不純物領域１１０の抵抗値との積によって決定される
バックゲート効果によるＶｔｈの上昇と、Ｖｔｈが上昇
して出力電流値が低下することによるバックゲート効果
の抑制との相互作用の収束点で出力電流値が要求値と整
合するような方法で決定することが望ましい。
【００２２】製造工場の最小加工幅や要求仕様等の条件
にもよるがソース側低濃度不純物領域１１０を３μｍか
ら５０μｍ程度の長さで構成するのが、一般的である。
出力回路サイズが大きくなり出力数が多い場合、チップ
サイズの巨大化の弊害が生じるため、５μｍから２０μ
ｍ程度の長さで構成するのが現実的である。また、ドレ
イン側低濃度不純物領域１１１は、ゲート電極１０１と
厚い酸化膜１０４とのアライメント精度や、厚い酸化膜
１０４の最小加工幅や、ドレイン領域１０２の動作電圧
範囲等により決定されるので、製造工場の最小加工幅や
要求仕様等の条件にもよるが、１μｍから３μｍ程度の
長さで構成するのが現実的である。必ずしもソース側低
濃度不純物領域１１０長の１／１０から１／５程度の長
さにする必要はない。
にもよるがソース側低濃度不純物領域１１０を３μｍか
ら５０μｍ程度の長さで構成するのが、一般的である。
出力回路サイズが大きくなり出力数が多い場合、チップ
サイズの巨大化の弊害が生じるため、５μｍから２０μ
ｍ程度の長さで構成するのが現実的である。また、ドレ
イン側低濃度不純物領域１１１は、ゲート電極１０１と
厚い酸化膜１０４とのアライメント精度や、厚い酸化膜
１０４の最小加工幅や、ドレイン領域１０２の動作電圧
範囲等により決定されるので、製造工場の最小加工幅や
要求仕様等の条件にもよるが、１μｍから３μｍ程度の
長さで構成するのが現実的である。必ずしもソース側低
濃度不純物領域１１０長の１／１０から１／５程度の長
さにする必要はない。
【００２３】本発明の高精度電流出力用電界効果型ＭＯ
Ｓトランジスタを図１の出力回路に用いる場合、第２の
ＭＯＳ型トランジスタ２０は、ＧＮＤ電位程度から電源
電圧程度までの広い範囲での低電流動作が必要であるた
め、ゲート電極に印可する電位は、全電圧範囲で飽和動
作状態にする設定となる。このため、ゲート電位Ｖｇ
は、Ｖｔｈ近傍のＶｇ＞Ｖｔｈとなってしまう。これ
は、Ｖｔｈの変動による出力電流値のバラツキをより顕
著にさせている。
Ｓトランジスタを図１の出力回路に用いる場合、第２の
ＭＯＳ型トランジスタ２０は、ＧＮＤ電位程度から電源
電圧程度までの広い範囲での低電流動作が必要であるた
め、ゲート電極に印可する電位は、全電圧範囲で飽和動
作状態にする設定となる。このため、ゲート電位Ｖｇ
は、Ｖｔｈ近傍のＶｇ＞Ｖｔｈとなってしまう。これ
は、Ｖｔｈの変動による出力電流値のバラツキをより顕
著にさせている。
【００２４】図８に、一般的によく知られている電界効
果型ＭＯＳトランジスタのＶｇ−Ｉｄの飽和時におい
て、Ｖｔｈのバラつきによる出力電流値のバラつきの影
響を示す。一方、図７に示した本発明の高精度電流出力
用電界効果型ＭＯＳトランジスタは、単位あたりの駆動
能力を低下させているため、同一の出力電流値が得られ
るようにチャネル幅大きく設定している。この場合、図
９に示したように、Ｖｔｈが同様に変動しても出力電流
値のバラツキの幅を縮小することができる。
果型ＭＯＳトランジスタのＶｇ−Ｉｄの飽和時におい
て、Ｖｔｈのバラつきによる出力電流値のバラつきの影
響を示す。一方、図７に示した本発明の高精度電流出力
用電界効果型ＭＯＳトランジスタは、単位あたりの駆動
能力を低下させているため、同一の出力電流値が得られ
るようにチャネル幅大きく設定している。この場合、図
９に示したように、Ｖｔｈが同様に変動しても出力電流
値のバラツキの幅を縮小することができる。
【００２５】また、図７のソース側低濃度不純物領域１
１０は、電流が流れることにより電圧効果をもたらす。
この電圧効果は、高抵抗の低濃度不純物領域をソース電
極とチャネル端の間に設けることにより、第２のＭＯＳ
型トランジスタ２０にバックバイアス効果もたらし、Ｖ
ｔｈが低い、より電流を多く流す場合ほどＶｔｈが上昇
するため、出力電流を低減する効果が生じ、出力電流の
多い側のバラつき範囲を減少させる事ができる。逆に、
Ｖｔｈが高い、より電流を少なく流す場合ほどＶｔｈが
上昇が少なくなるため、出力電流を増加させる効果が生
じ、出力電流の少ない側のバラつき範囲を減少させる事
ができる。
１０は、電流が流れることにより電圧効果をもたらす。
この電圧効果は、高抵抗の低濃度不純物領域をソース電
極とチャネル端の間に設けることにより、第２のＭＯＳ
型トランジスタ２０にバックバイアス効果もたらし、Ｖ
ｔｈが低い、より電流を多く流す場合ほどＶｔｈが上昇
するため、出力電流を低減する効果が生じ、出力電流の
多い側のバラつき範囲を減少させる事ができる。逆に、
Ｖｔｈが高い、より電流を少なく流す場合ほどＶｔｈが
上昇が少なくなるため、出力電流を増加させる効果が生
じ、出力電流の少ない側のバラつき範囲を減少させる事
ができる。
【００２６】図１１は本発明の第４の実施例を示す断面
構造図である。図１１において、Ｎ型半導体基板２０１
上にゲート絶縁膜２０６を挟んで形成した多結晶シリコ
ンなどからなるゲート電極２０９と、前記Ｎ型半導体基
板２０１表面のＰ-ドレイン領域２０５と該Ｐ-ドレイン
領域２０５より長いＰ-ソース領域２０４上に形成した
形成した前記ゲート絶縁膜２０６より厚い第１絶縁膜２
０７、２０８と、 Ｐ+ソース／ドレイン領域２０２、２
０３と、前記Ｐ+ソース／ドレイン領域２０２、２０３
は層間絶縁膜２１０を挟んでコンタクトホール２１１、
２１２を介してアルミニウムなどからなる第１金属配線
２１３、２１４に接続した構成となる。もちろんゲート
電極２０９、Ｎ型半導体基板２０１は接続されている。
ここで、Ｐ-ソース領域の長さは出来れば１０μｍ以上
が好ましい。
構造図である。図１１において、Ｎ型半導体基板２０１
上にゲート絶縁膜２０６を挟んで形成した多結晶シリコ
ンなどからなるゲート電極２０９と、前記Ｎ型半導体基
板２０１表面のＰ-ドレイン領域２０５と該Ｐ-ドレイン
領域２０５より長いＰ-ソース領域２０４上に形成した
形成した前記ゲート絶縁膜２０６より厚い第１絶縁膜２
０７、２０８と、 Ｐ+ソース／ドレイン領域２０２、２
０３と、前記Ｐ+ソース／ドレイン領域２０２、２０３
は層間絶縁膜２１０を挟んでコンタクトホール２１１、
２１２を介してアルミニウムなどからなる第１金属配線
２１３、２１４に接続した構成となる。もちろんゲート
電極２０９、Ｎ型半導体基板２０１は接続されている。
ここで、Ｐ-ソース領域の長さは出来れば１０μｍ以上
が好ましい。
【００２７】この構成によれば、ＰＭＯＳトランジスタ
の相互コンダクタンス（ｇｍ）が下がるためゲートバイ
アスのばらつきによるドレイン電流の変動が小さくな
り、ＭＯＳ型半導体素子の定電流出力特性を安定させる
ことが出来る。図１２に本発明の第５の実施例を示す。
第４の実施例と同様にＮ型半導体基板２０１上にゲート
絶縁膜２０６を挟んで形成した多結晶シリコンなどから
なるゲート電極２０９と、前記Ｎ型半導体基板２０１表
面のＰ-ソース領域２０４上に形成した形成した該ゲー
ト絶縁膜２０６より厚い第１絶縁膜２０７と、 Ｐ+ソー
ス／ドレイン領域２０２、２０３と、前記Ｐ+ソース／
ドレイン領域２０２、２０３はコンタクトホール２１
０、２１１を介してアルミニウムなどからなる第１金属
配線２１２、２１３に接続した構造となる。
の相互コンダクタンス（ｇｍ）が下がるためゲートバイ
アスのばらつきによるドレイン電流の変動が小さくな
り、ＭＯＳ型半導体素子の定電流出力特性を安定させる
ことが出来る。図１２に本発明の第５の実施例を示す。
第４の実施例と同様にＮ型半導体基板２０１上にゲート
絶縁膜２０６を挟んで形成した多結晶シリコンなどから
なるゲート電極２０９と、前記Ｎ型半導体基板２０１表
面のＰ-ソース領域２０４上に形成した形成した該ゲー
ト絶縁膜２０６より厚い第１絶縁膜２０７と、 Ｐ+ソー
ス／ドレイン領域２０２、２０３と、前記Ｐ+ソース／
ドレイン領域２０２、２０３はコンタクトホール２１
０、２１１を介してアルミニウムなどからなる第１金属
配線２１２、２１３に接続した構造となる。
【００２８】この実施例でも第４の実施例と同様にＭＯ
Ｓ型半導体素子の定電流出力特性を安定させる効果があ
る。なお、前記第４の実施例または第５の実施例ではＰ
ＭＯＳトランジスタの場合を例に示したが、ＮＭＯＳト
ランジスタにおいても本発明に係る構造を採用すれば同
様の効果がある。
Ｓ型半導体素子の定電流出力特性を安定させる効果があ
る。なお、前記第４の実施例または第５の実施例ではＰ
ＭＯＳトランジスタの場合を例に示したが、ＮＭＯＳト
ランジスタにおいても本発明に係る構造を採用すれば同
様の効果がある。
【００２９】
【発明の効果】以上説明したように、この発明は半導体
集積回路装置において、製造バラつきによる出力電流値
の変動を緩和することができるため、高精度の電流値を
出力できる機能を容易に構成できる。このため、実装時
に工程増により生じていた製造コストの削減効果があ
る。
集積回路装置において、製造バラつきによる出力電流値
の変動を緩和することができるため、高精度の電流値を
出力できる機能を容易に構成できる。このため、実装時
に工程増により生じていた製造コストの削減効果があ
る。
【００３０】また、本発明ではＭＯＳ型半導体素子のＰ
-ソース領域を長くすることによってＭＯＳ型半導体素
子の定電流出力特性を安定させ、半導体集積回路の安定
動作を実現する効果がある。
-ソース領域を長くすることによってＭＯＳ型半導体素
子の定電流出力特性を安定させ、半導体集積回路の安定
動作を実現する効果がある。
【図１】本発明の半導体集積回路装置概略回路図であ
る。
る。
【図２】従来の半導体集積回路装置の概略回路図であ
る。
る。
【図３】本発明の半導体集積回路装置の概略回路図であ
る。
る。
【図４】オフセットドレイン構造を示す構造図である。
【図５】オフセットＬＤＤ構造を示す構造図である。
【図６】ＬＯＣＯＳバーズビークを用いたドレイン構造
図である。
図である。
【図７】本発明の半導体集積回路装置の出力回路におけ
る高精度電流出力用電界効果型ＭＯＳトランジスタの概
略断面図である。
る高精度電流出力用電界効果型ＭＯＳトランジスタの概
略断面図である。
【図８】従来のＭＯＳトランジスタのＶｇ−Ｉｄの飽和
時の概略特性図である。
時の概略特性図である。
【図９】本発明のＭＯＳトランジスタのＶｇ−Ｉｄの飽
和時の概略特性図である。
和時の概略特性図である。
【図１０】従来の半導体装置の断面構造図
【図１１】本発明の半導体装置の第４の実施例の断面構
造図
造図
【図１２】本発明の半導体装置の第５の実施例の断面構
造図
造図
１ 電源電圧端子 １０ 第１のトランジスタ ２０ 第２のトランジスタ ３０ 第３のトランジスタ ４０ 外部出力端子 ５０ ＧＮＤ端子 ６０ ヒューズ ７０ａ 分割抵抗 ７１ｂ 分割抵抗 ８０ 出力制御回路 １００、１２０、１３０、１４０ 半導体基板 １０１、１２１、１３１、１４１ ゲート電極 １０２、１２２、１３４、１４２ ドレイン領域 １０３ ゲート酸化膜 １０４ 厚い酸化膜 １０５ ソース領域 １１０ ソース側低濃度不純物領域 １１１ ドレイン側低濃度不純物領域 １３２、１４３ ＬＤＤ領域 １２３、１３５ ドレインオフセット領域 ２０１ Ｎ型半導体基板 ２０２ Ｐ+ソース領域 ２０３ Ｐ+ドレイン領域 ２０４ Ｐ-ソース領域 ２０５ Ｐ-ドレイン領域 ２０６ ゲート絶縁膜 ２０７、２０８ 第１絶縁膜 ２０９ ゲート電極 ２１０ 層間絶縁膜 ２１１、２１２ コンタクトホール ２１３、２１４ 第１金属配線
Claims (13)
- 【請求項1】 出力回路の出力端子と電源電圧端子との
間に電気的に直列に接続された出力電流をスイッチング
するための第１のＭＯＳ型トランジスタと出力電流値を
定電流化するための第２のＭＯＳ型トランジスタを有す
る半導体集積回路装置において、 前記第２のＭＯＳ型トランジスタのゲート電極にヒュー
ズトリミング回路を設けたことを特徴とする半導体集積
回路装置。 - 【請求項２】 前記ヒューズトリミング回路を前記出力
回路の８回路ごとにひとつ設けたことを特徴とする請求
項１記載の半導体集積回路装置。 - 【請求項３】 前記ヒューズトリミング回路を前記出力
回路の８回路の整数倍ごとにひとつ設けたことを特徴と
する請求項１記載の半導体集積回路装置。 - 【請求項４】 半導体基板表面付近にゲート酸化膜を介
してゲート電極を設け、前記ゲート電極チャネル方向両
端部の下側に厚い酸化膜を介してソース側低濃度不純物
領域およびドレイン側低濃度不純物領域を設け、前記ソ
ース側低濃度不純物領域を前記ゲート電極下側からさら
に外側に向かってチャネル長と同程度の長さで設け、前
記ソース側低濃度不純物領域端部に接続してソース領域
を設け、前記ドレイン側低濃度不純物領域を前記ゲート
電極下側からさらに外側方向に設け、前記ドレイン側低
濃度不純物領域端部に接続してドレイン領域を設けたこ
とを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項５】 前期ソース側低濃度不純物領域を３マイ
クロメーターから５０マイクロメーターの長さで設けた
ことを特徴とする請求項４記載の半導体集積回路装置。 - 【請求項６】 前期ドレイン側低濃度不純物領域を前記
ソース側低濃度不純物領域長の１／１０から１／５程度
の長さで設けたことを特徴とする請求項４記載の半導体
集積回路装置。 - 【請求項７】 半導体基板中に形成した１対のソース／
ドレイン領域と、前記半導体基板の表面に形成したゲー
ト絶縁膜と、 前記ゲート絶縁膜上に形成したゲート電極と、前記半導
体基板の表面上であって、前記ゲート絶縁膜と前記のソ
ース／ドレイン領域との間に形成した第１の絶縁膜と、 前記第１絶縁膜の下に形成した前記ソース／ドレイン領
域よりも不純物濃度が低い第１拡散層を備えた半導体装
置において、 前記ソース領域とゲート絶縁膜の間の第１拡散層の距離
が、前記ドレイン領域とゲート絶縁膜の間の第１拡散層
より長い半導体装置。 - 【請求項８】 前記第１絶縁膜をソース領域一方のみ形
成し、ドレイン領域には第１絶縁膜が無い請求項７記載
の半導体装置。 - 【請求項９】 前記ソース領域とゲート絶縁膜の間の第
１絶縁膜の長さが５ｕｍ以上である請求項７及び請求項
８記載の半導体装置。 - 【請求項１０】 前記ゲート絶縁膜と前記第１絶縁膜が
同じ材料である請求項７及び請求項８記載の半導体装
置。 - 【請求項１１】 前記ゲート絶縁膜および前記第１絶縁
膜がシリコン酸化膜である請求項７及び請求項８記載の
半導体装置。 - 【請求項１２】 前記第１絶縁膜が前記ゲート絶縁膜よ
り厚い請求項７及び請求項８記載の半導体装置。 - 【請求項１３】 前記第１絶縁膜の厚みが１０００Å以
上である請求項７及び請求項８記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22284899A JP3544897B2 (ja) | 1999-08-05 | 1999-08-05 | 半導体集積回路装置 |
| US09/632,325 US6492680B1 (en) | 1999-08-05 | 2000-08-04 | Semiconductor integrated circuit device |
Applications Claiming Priority (2)
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