KR100344915B1 - 고전압금속절연반도체전계효과트랜지스터및반도체집적회로장치및그제조방법 - Google Patents

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Abstract

고전압 MIS 트랜지스터의 게이트 절연막을 얇게 할 수 있고 이 절연막은 고속 동작의 저전압 트랜지스터를 위한 단일의 공통 기판 상에 구성할 수 있다. 따라서, 고 한계전압을 갖추고 저비용으로 반도체 회로장치를 형성하는 것이 가능하다. 고전압 트랜지스터(15) 및 저전압 트랜지스터(14)는 P형 기판 상에 형성된다. N±드레인 영역(6)은 고전압 트랜지스터(15)의 채널영역과 N+드레인 영역(7) 사이에 형성되므로 고전압 트랜지스터(15)의 게이트 산화막(3)의 막 두께는 저전압 트랜지스터(14)의 게이트 산화막 두께로 형성될 수 있다.

Description

고전압 금속 절연 반도체 전계효과 트랜지스터 및 반도체 집적회로장치 및 그 제조방법{High voltage metal insulator semiconductor field effect transistor and semiconductor integrated circuit device}
본 발명은 MIS형 반도체 집적회로 장치에 관한 것으로, 특히 정전압 출력기능 또는 정전류 출력기능을 가진 전력 반도체 집적회로 장치, 열 헤드 드라이버 IC 등의 고전압을 스위칭하기 위한 고전압 절연체 전계효과 트랜지스터, 트랜지스터가 단일 기판 상에 집적된 고전압 반도체 집적회로 장치 및 부하 구동 기능을 가진 반도체 집적회로 장치에 관한 것이다.
통상적인 MOS형 반도체 집적회로 장치를 정전압의 3단자의 가장 기본적인 전력 반도체 집적회로 장치를 예를 들어 설명한다. 반도체 집적회로 장치("3단자 레귤레이터", "전압 레귤레이터", "Vr" 등이라 함)는 CMOS 반도체로 구성되며, 주로 출력 트랜지스터, 기준전압회로, 입력단자(Vin)(출력전압보다 높게 유지되는 임의의 원하는 혹은 안정된 전원으로부터 공급되는 전원입력)을 구비한 에러 증폭기 및 피드백 저항기, 출력단자(Vout)(예를 들면, 3V 혹은 5V) 및 GND 단자(접지단자)로 구성된다. 특히, 다음과 같은 전기적 특성이 중요하다. 즉, 정격 동작전압(통상적으로 약 7V 내지 12V 범위이며, 이 전압에서 원하는 동작이 보장되지만 그러나 전압(Vin)이 증가될 수 있으며, 이 전압은 예를 들면 18V 혹은 24V까지 증가되어도 사용에 문제없음)과, 출력전류(lout)(이 전류값에서 정전압의 출력이 출력될 수 있고 이 출력전류는 일반적으로 약 100mA이고 300-500mA까지 증가되어도 사용에 문제없음)이 있다.
도 31은 게이트 절연막 두께(즉, 게이트 Tox)와 일정한 조건하에서의 gm(소위 전달 콘덕턴스, 즉 드레인 전류의 K값 혹은 구동성(drivability)이며, 게이트의 W/L과 같은 요소에 의해 표준화된 값임) 간의 관계를 나타냄과 아울러 통상적인 MOS 트랜지스터에서의 정격 동작전압 간의 관계를 도시한 그래프이다.
MOS형 반도체 집적회로 장치의 정격 동작전압은 게이트 절연막에 인가되는 된 전계에 의해 결정된다. (비록 드레인 한계전압, 펀치-스루 한계 전압 등이 후 술하는 바와 같이 MOS 트랜지스터에 대한 브레이크다운 한계전압으로서 언급될지라도). 즉, 만족스러운 신뢰성(일반적으로, 10년)을 보장하기 위해서는, 전계의 세기를 약 3MV/cm 미만으로 유지시켜야 한다. 따라서, 이와 같은 요건을 만족시키기 위해서는, 도 31로부터 명백하게 알 수 있듯이, 7V 정격전압의 경우 250Å의 두께를 갖는 게이트 절연막을 사용하면 충분하다. 그러나, 정격 동작전압이 24V 이상인 경우에는 800Å 이상의 두께를 가진 게이트 절연막을 사용해야 한다. 따라서, 도 2에 도시한 바와 같이, MIS(금속 절연 반도체)형 FET(전계효과 트랜지스터)는 고전압 구조로 되어있다. 도 2에서, N+형 소스영역(72)과 드레인 영역(73)이, 저농도의 N형 드레인 영역(74)에 의해 둘러싸인 N+드레인 영역(73)에 의해 P형 실리콘 기판(71)의 표면에 형성되어 있다. 소스영역(72)과 N-형 드레인 영역(74) 사이의 기판(71) 표면에 형성된 채널영역 위에는 게이트 산화막(75)을 통해 게이트전극(76)이 구성되어 있다. 소스영역(72)과 드레인 영역(73)에는 각각 전극(77) 및 (78)이 구성되어 있다. 게이트 산화막(75)은 대략 1000Å의 두께로써 드레인전압이 증대되더라도 파괴되지 않도록 구성되어 있다. 드레인 전압이 높을 경우 표면 접촉전압을 유지시키기 위하여 N-드레인 영역(74)이 구성되어 있고, 만일 드레인 전압이 높아지면 도 31에서 보는 바와 같이 gm값이 크게 감소된다.
전술한 바와 같이, 이러한 분야의 반도체 집적회로 장치에 있어서, 정격전압이 증가되면 전류 구동성이 악화되어 MOS 트랜지스터의 경우 게이트의 채널 폭(W폭)이 증대되며, 소자 크기(이후 칩 사이즈라 함)가 커질 뿐만 아니라 제조원가가 상승된다. 또한, 종래의 장치는 칩 사이즈가 커지게 되어 이러한 큰 장치를 PKG(반도체 집적회로 장치를 패키징하기 위한 외부 케이스로서, 플라스틱 혹은 세라믹으로 몰드된 DIP 혹은 SOT라고 함)에 패키지하는 것이 불가능하게 된다는 문제점이 있었다. 대안으로, 크게 한 PKG에 장치를 패키지하는 것이 가능하더라도 이를 위해서 큰 공간이 필요하다. 또한 PKG를 크게 하게 되면, 회로가 회로기판에 구성된 다하더라도 큰 공간이 필요하다. 고 드레인 전압이 공급됨에 따라 발생된 핫 캐리어를 게이트 산화막이 취하게 되므로 경년(aging)에 기인하여 채널전류가 변화되어 신뢰성이 저하하게 된다.
또한, 고전계가 두꺼운 절연막에 작용하므로, 종래의 장치는 게이트 절연막이 파괴되는 문제점이 있다. 또한, 공통 기판 상에 저전압 반도체 장치용으로 형성된 집적회로에 있어서, 저전압 반도체 장치의 게이트 절연막이 고전압 반도체 장치의 게이트 절연막에 대해서 공통으로 형성된다면, 제조공정이 복잡해진다. 또한, 게이트 절연막에 의해 저전압 반도체 장치의 구동성을 향상시키는 것은 불가능하므로, 장치를 고속으로 동작시키지 못하는 문제점이 있다.
따라서 본 발명은 상기한 바와 같은 문제점을 감안하여 이루어진 것으로, 단위 채널폭 당 채널전류를 증가시키고 이 채널전류의 경년변화를 방지하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 고성능 게이트 절연막을 가진 반도체 장치를 제공하는데 있다.
본 발명의 또 다른 목적은, 고속으로 동작하는 저전압 반도체 장치 및 고전압 반도체 장치가 간단한 제조공정에 의해 동일한 단일의 기판 상에 형성된 반도체 집적 회로장치를 제공하는데 있다.
도 1은 본 발명의 저전압 MOS트랜지스터 및 고전압 MOS트랜지스터가 단일의 기판 상에 형성된 집적회로의 단면도.
도 2는 종래의 고전압 MOS트랜지스터의 단면도.
도 3은 본 발명에 따른 집적회로의 회로도.
도 4는 본 발명의 고전압 MOS트랜지스터 반도체 장치의 드레인 전압에 의거한 게이트 절연막과 전류 구동성 K 간의 특성을 도시한 그래프.
도 5는 본 발명의 다른 실시예에 따른 고전압 MOS트랜지스터 반도체 장치의 단면도.
도 6은 본 발명의 또다른 실시예에 따른 고전압 MOS트랜지스터 반도체 장치의 단면도.
도 7은 본 발명에 따른 고전압 MOS트랜지스터 반도체 장치의 드레인 영역 인접 부위에 대한 확대단면도.
도 8a 내지 도 8d는 본 발명에 따른 고전압 MOS트랜지스터 반도체 장치의 제조공정을 순서대로 도시한 단면도.
도 9는 본 발명의 제4 실시예에 따른 반전 드레인 영역을 이용한 고전압MISFET의 단면도.
도 10은 본 발명의 제5 실시예에 따른 고전압 MISFET의 단면도.
도 11은 본 발명의 제6 실시예에 따른 고전압 MISFET의 단면도.
도 12는 본 발명의 제7 실시예로써 통상적인 전원전압 구동 MISFET와 본 발명의 고전압 MISFET가 단일 기판 상에 형성된 반도체 집적회로의 단면도.
도 13은 본 발명의 제8 실시예에 따른 고전압 MISFET의 단면도.
도 14는 본 발명의 제9실시예에 따른 다른 고전압 MISFET의 단면도.
도 15는 본 발명의 제10실시예에 따른 다른 고전압 MISFET의 단면도.
도 16a는 본 발명의 제11 실시예에 따른 반도체 집적회로 장치의 개략 블록도.
도 16b는 본 발명의 제11 실시예에 따른 전압 레귤레이터(Vr)의 동작을 설명하기 위해서 Vin 및 Vout 간의 관계를 도시한 그래프.
도 17은 본 발명의 제11 실시예에 따른 반도체 집적회로 장치의 상세 회로도.
도 18은 본 발명의 제11 실시예에 따른 반도체 집적회로 장치의 단면도.
도 19a는 본 발명의 제11 실시예에 따른 출력트랜지스터(M6) 부분의 개략 블록도.
도 19b는 본 발명의 제11 실시예에 따른 출력트랜지스터(M6)의 출력전류(Iout)과 VGS 값 간의 관계를 도시한 그래프.
도 20은 본 발명의 제11 실시예에 따른 출력트랜지스터의 Vin, Vout, VDS, VGD, VGS 및 Iout 값 리스트.
도 21은 본 발명의 제11 실시예에 따른 반도체 집적회로 장치의 출력트랜지스터(PMOS)에 대한 개략 단면도.
도 22는 본 발명의 제11 실시예에 따른 Vr의 반도체 집적회로 장치를 설명하기 위한 것으로, 정격 24V 및 0.5A 출력인 VR을 얻기 위해서 출력트랜지스터의 게이트 절연막 두께를 변화시킨 경우의 칩 사이즈를 나타낸 그래프.
도 23은 본 발명의 제11 실시예에 따른 Vr의 반도체 집적회로 장치를 설명하기 위한 것으로, 24V 정격전압, 칩 사이즈가 1mm스퀘어로 일정한 상태에서 어떤 방법으로 큰 출력전류가 얻어지는가를 도시한 그래프.
도 24는 본 발명의 제11 실시예에 따른 반도체 집적회로장치인 PMOS 및 NMOS간의 관계를 도시한 개략 단면도.
도 25는 본 발명의 제11 실시예에서, PMOS/드레인의 고농도층에서부터 저농도층(고농도층은 오버랩 길이에 의해 둘러싸여짐)까지의 오버랩 길이에서의 FD 드레인 및 소자분리 필드 도프 간 한계전압과, FD 드레인 및 소자분리 필드 도프 간거리가 변화되는 경우를 도시한 그래프.
도 26은 본 발명의 제11 실시예에서, NMOS/드레인의 고농도층에서부터 저농도층까지의 오버랩 길이에서의 FD 드레인 및 소자분리 필드 도프 간 한계전압과, FD 드레인 및 소자분리 필드 도프 간 거리가 변화되는 경우를 도시한 그래프.
도 27은 본 발명의 제12 실시예에 따른 Vr용 반도체 장치의 개략 단면도.
도 28은 본 발명의 제13 실시예에 따른 Vr용 반도체 장치의 개략 단면도.
도 29a 내지 도 29f는 본 발명의 제14 실시예에 따라 ONO 구조인 트랜지스터 및 또다른 트랜지스터를 제조하는 과정을 순서대로 도시한 단면도.
도 30a는 본 발명의 제14 실시예에 따른 전압 레귤레이터용 반도체 집적회로장치의 단면도로서, 출력트랜지스터 및 타 트랜지스터의 게이트 절연막이 ONO타입인 것을 도시한 도면.
도 30b는 본 발명의 제14실시예에 따른 ONO형의 여러 가지 막 두께를 나타낸 도표.
도 31도는 일정조건에서의 gm(전달 콘덕턴스, 드레인 전류의 K값 혹은 구동성이라 하는 것으로 게이트의 W/L과 같은 요소에 의해 표준화된 값) 및 게이트 절연막 두께 간 관계와, 통상적인 MOS트랜지스터에서의 정격 동작전압의 관계를 도시한 그래프.
상기 목적을 달성하기 위한 본 발명은 다음과 같은 특징이 있다.
본 발명의 특징에 따르면, 고전압 금속 절연 반도체 전계효과 트랜지스터(이후 HVMISFET라함)에 있어서, 게이트 절연막의 두께는 100 내지 200Å로 박막이고, 게이트 전극에 의해 오버랩된 드레인 영역의 표면농도는 공핍영역(depletion region)을 용이하게 형성할 수 있도록 5 ×1016atoms/㎤ 내지 5 ×1018atoms/㎤ 범위로 설정한다.
본 발명의 또다른 특징에 따르면, 드레인 영역과 채널영역의 일부에는 50 내지 200Å 정도로 매우 얇은 고전압 절연막을 통해서 제2 게이트 전극이 구성된다. 또한 다른 게이트 전극이 100 내지 200Å 정도로 매우 얇은 고전압 절연막을 통해서 소스영역과 채널영역의 일부에 구성된다.
본 발명의 또다른 특징에 따르면, 고전압 반도체 장치의 드레인 영역 일부에 저농도 드레인 영역이 형성되고, 고전압 반도체 장치의 게이트 절연막은 100 내지 200Å 정도의 범위를 갖는 매우 얇은 막이 되도록 형성하고, 게이트 전극과 저농도 드레인 영역 간의 절연막만을 두껍게 형성한다.
본 발명의 또다른 특징에 따르면, 동일 기판 상에 구성된 저전압 반도체 장치와 고전압 반도체 장치의 게이트 절연막을 동일하게 100 내지 200Å 범위의 두께를 가질 수 있도록 형성한다.
본 발명의 또다른 특징에 따르면, 출력 트랜지스터의 게이트 절연막 두께가 타 트랜지스터(예를 들면, 에러 증폭기 혹은 기준전압 회로를 형성하는 트랜지스터)의 게이트 절연막 두께보다 적어도 부분적으로나마 얇게 형성되어 있다. 예를들면, 출력 트랜지스터의 게이트 절연막 두께는 전압 레귤레이터(Vr)의 Vout값에 따라 정해진다. Vout이 3V이면 이 Vout은 최저한계 두께가 100Å이 되도록 3MV/cm로 분할된다. Vout이 5V이면 최저 한계 두께가 170Å이 되도록 이 Vout이 3MV/cm로 분할되고, Vout이 15V이면 이 Vout은 최저한계 두께가 500Å이 되도록 3MV/cm로 분할된다. Vin이 OV에서 소정의 Vout으로 상승하면, Vgs(게이트와 기판간에 인가된 전위)는 대체로 Vout값이 된다. 반면에, 타 트랜지스터의 게이트 절연막의 두께는 상술한 바와 같이 3MV/cm에 의해 정해진 전압을 분할함에 따라 얻어진 최저 한계값을 갖게 된다. 24V 정격전압을 사용하면 두께는 800Å 이상이 되어야 한다.
본 발명의 또다른 특징에 따르면, 출력트랜지스터의 게이트 절연막 두께가, 8MV/cm로 드레인 전압(이후에 상술하게 될 게이트 단부(end)에서의 드레인 전압)을 분할함에 따라 얻어지는 값과 동일하거나 혹은 더 커지게 된다. 예를 들면, 드레인 전압이 30V이면 최저 한계값은 370Å가 된다.
본 발명의 또다른 특징에 따르면, 출력트랜지스터의 게이트 절연막은 다수의 물질로 제조되며 다수개층으로 형성되어 있다. 예를 들면, 이는 ONO 구조를 의미한다. (SiO2의 최저층, SixNy(질화 실리콘)의 중간층, SiO2의 최상층으로 구성) 또한,ONO막에 있어서, 게이트 전극과 기판 사이에 전계가 공급되는 조건에서는 정(+) 전계측 SiO2는 ONO구조의 맞은편 쪽 SiO2층보다 얇게 해도 된다. 즉, 출력트랜지스터가 P채널형의 MOS이면 Si기판측 상위 SiO2가 더 얇게 되도 무방한 것이다. N채널의 경우에는 이와 반대되는 구조가 취해진다. 이는 TDDB가 잇점이 있기 때문이다.
본 발명의 또다른 특징에 따르면, 출력트랜지스터와 타 트랜지스터는 게이트 단부 드레인 상부의 게이트 절연막이 적어도 부분적으로나마 더 두꺼운 구조로 되어 있다. 일명 LOCOS라 하는 공정을 통해서 소자를 분리하는 두꺼운 산화막은 어떤 변경을 취하지 않고서도 사용될 수 있고, CVD 따위의 또다른 공정을 통해서 산화막을 사용할 수도 있다. 여기서는 설명의 편의를 위해서 LOCOS 드레인 구조를 예로 든다.
본 발명의 또다른 특징에 따르면, 드레인과 도전성 드레인 영역보다 더 낮은 불순물을 농도를 갖는 영역(필드 도프 드레인, FD 드레인 등에 의거)이 LOCOS 드레인 구조로 두꺼운 산화막 바로 아래에 구성되고, FD 드레인은 고농도 불순물 영역의 드레인 영역 단부로부터 1.0㎛ 혹은 그 이상의 두께로 에워싸여 있으며, FD 드레인은 소자분리용 두꺼운 산화막(LOCOS 산화막) 하부에 일명 필드 도프라 불리우는 도전형의 농도를 가지며, FD 드레인은 소정 거리만큼 이격되어 있되 맞은편 쪽 도전형의 필드 도프 영역에는 밀접되어 있다. 또한, 저농도 불순물 영역은 두꺼운 산화막 바로 아래뿐만 아니라 고농도 드레인 영역(웰 드레인이라 칭함) 바로 아래에도 형성된다.
본 발명의 또다른 특징에 따르면, 출력트랜지스터 및 타 트랜지스터는 이중 구조로서의 드레인 불순물 영역과 같은 저농도 영역을 가진다. 이는 일명 DDD(이중 확산 드레인)라 불리우는 구조이다. 저능도 영역은 얇은 구조의 드레인에 따른다.
본 발명의 또다른 특징에 따르면, 맞은편 쪽 도전성 필드 도프 영역이 1㎛ 이상 이격되어 있으나 박막 드레인에는 밀접하여 있다.
본 발명의 또다른 특징에 따르면, 고전압 MISFET에 있어서, 게이트 절연막이 두께가 200Å이하인 절연막으로 형성되므로 단위 채널폭 당 채널전류가 상승된다. 또한, 고전압이 공급되는 드레인 영역 상에 동일한 방법으로 두께가 200Å 이하인 절연막이 형성되므로 핫 전자가 쉽게 캣치되지 않고 만일 핫 전자가 캣치될 경우에는 신뢰성을 향상시키기 위해서 채널전류에 대한 역효과를 억제하게 된다.
또한, 동일한 단일 기판 상에 구성되는 저 전압반도체장치의 게이트 절연막도 박막의 절연막으로 형성되므로 공정이 단순해짐과 동시에, 저전압 반도체 장치를 고속으로 동작시키는 것이 가능하다.
전술한 특징에 따르면, 출력트랜지스터의 gm을 타 트랜지스터의 gm보다 더증가시킬 수도 있다. 따라서, W폭을 상당히 감소시킬 수 있다. 전압 레귤레이터와 같은 반도체 집적회로 장치의 크기(즉, 표면적, 칩 사이즈)를 결정하는 요소 중 커다란 비중을 차지하는 출력트랜지스터 영역이 감소될 수 있다. 그 결과, 제조원가를 절감하고, 차지하는 공간을 축소시킬 수 있도록 칩 사이즈가 작아지게 된다.
전술한 특징에 따르면, MOS형의 반도체 집적회로 장치에서 문제점으로 나타나는 ESD(정전파괴) 내구성(즉, 반(anti)-정전기 전압)을 확실하게 보장할 수 있다. 특히, 24V 정격 동작전압을 갖는 Vr 반도체 집적회로 장치에서 추정하건데, 타 회로성분을 구성하기 위한 출력트랜지스터 및 트랜지스터의 한계전압은 대략 26V로 정해지며, 이는 정격 전압이 24V이기 때문에 안전성 측면에서 고려한 것이다.
이를 일명 절대 최대비율(absolute maximum rating)이라 한다. 따라서, 반-ESD 보호 다이오드(도 17의 D1 내지 D3)의 한계전압이 26V보다 높은 28V정도가 되어야 한다. 따라서, 출력트랜지스터 및 타 트랜지스터의 드레인 한계전압은 대략 30V가 된다. 게이트 절연막이 ESD 파괴에 의해 대부분 파괴되므로, 30V 전압이 8MV/cm로 분할되고, 막 두께는 370Å이상으로 규정된다.
따라서, 드레인 한계 전압이 게이트 절연막에서 보다 더 쉽게 붕피되며, 보호 다이오드도 드레인 한계전압보다 더 낮은 전압에서 파괴되므로 ESD 스트레스에 대항하여 반도체 집적회로장치를 보호하게 된다.
전술한 특징에 따르면, 단위 막 두께 당 특정 유도율은 SiN막이 SiO2에 비해 두 배이므로 전체 막 두께가 일정하게 유지될 경우, 단일 SiO2층 트랜지스터에서보다 ONO 구조에서 더 큰 gm 값을 얻을 수 있을 뿐만 아니라, 출력트랜지스터의 면적도 감소시킬 수 있다. 내구성면에서는 SiN용으로 가능한 최대 전계가 SiO2용으로의 가능한 최대전계와 동일한 것으로 판단되나, SiO2에서 누설전류(한계전압)가 흐르는 매카니즘에는 상당한 차이점이 있다. 즉, SiO2는 FN 전류(Fowler-Nordheim)가 존재하는 반면에, SiN은 Pool-Frenkel형의 도전성이 나타낸다. 이는 일단 어떤 우발적인 이유에 기인하여 전류경로가 생기게 되면, 이 경로는 연속적인 도전 경로가 됨을 의미하다. 따라서, SiN을 사용하는 경우, SiO2를 개재시킴으로써 잇점을 얻을 수 있다.
전술한 특징에 따르면, 요구되는 정격 전압에 맞추기 위해서 바람직한 트랜지스터 한계전압을 유지시키는 것이 가능하다. MOS트랜지스터의 브레이크다운에 대한 내성 전압을 결정하는 요소는 다음과 같은 세 가지 요소로 나눌 수 있다.
첫번째 요소는 펀치-스루우 내성 전압이다. 게이트길이(L 길이)를 길게 하면 충분하기 때문에 상기 펀치 스루우 내성전압을 이용해서 대항할 수 있다. 두번째 요소는 일명 드레인 내성전압이라 불리우는 것이다.
오프상태의 트랜지스터에서 판단하건데, 게이트가 턴 오프 됨에 따라 드레인에 공급된 전계에 의해 기판쪽으로 확장되는 공핍층이 기판의 축적면쪽으로 확장되므로 공핍층의 확장이 제한된다. 따라서, 브레이크다운이 상당히 빠르게 발생된다. 세 번째 요소는 드레인 영역의 게이트측 맞은편 쪽의 결합상태이다. 그 결합은 필드 도프에 의해 행해진다.
필드 도프의 농도는 주로 결합내성 전압을 결정하게 된다. 문제되는 부위의 절연막 두께를 증가시킴에 따라 기판에 대한 게이트의 어큐물레이션 동작을 억제하여 바람직한 드레인 한계전압을 유지시키게 된다.
전술한 특징에 따르면, 드레인 및 필드 도프 결합의 브레이크다운이 고려되더라도, 필드 도프의 농도가 너무 낮아지면 소자분리용으로서비 충분한 한계전압을얻을 수 없게 되어 일정한 선에서 결합한계 전압과 소자분리용 한계전압을 양립시킬 수 있다. 또한, LOCOS 드레인 구조에는 열처리가 행해지지 않으므로 드레솔드(VTH)를 조정하기 위해 마련된 채널영역내의 불순물 특성이 쉽사리 변화하지 않게되고 VTH가 낮은 트랜지스터로서의 특성을 유지시킬 수 있다. 또한, LOCOS 드레인 구조에서 FD 드레인이 분리용 필드 도프와는 분리되어 형성되므로 드레인의 직렬저항이 증가되는 것을 방지할 수 있다.
전술한 특징에 따르면, 드레인이 저농도라는 양호한 조건하에서 드레인측 공핍층을 확장시킬 수 있다. 따라서 바람직한 드레인 한계전압을 유지시킬 수 있다. L 길이를 증가시키지 않고도 면적을 감소시킬 수 있다.
전술한 특징에 따르면 DDD 구조에서도, 비록 필드 도프와 드레인의 결합에 따른 브레이크다운을 고려하더라도 필드 도프 농도가 너무 낮으면 만족스러운 소자 분리용 한계전압을 얻을 수 없으므로 일정한 선에서 결합한계 전압과 소자분리용 한계전압을 양립시킬 수 있다.
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 집적회로의 단면도로서, 단일 기판(1)에 저전압 트랜지스터(14)와 고전압 트랜지스터(15)를 형성시킨 것을 도시한 것이다. 트랜지스터(14, 15)는 모두 금속 절연 반도체 전계효과 트랜지스터로 형성되어 있다. 도 1은 저전압 및 고전압 트랜지스터가 P형 실리콘 기판 상에 형성된 MOS 트랜지스터인 예를 도시한 것이다. "저전압"이란 것은 소자가 전원전압 이하의 전압에서 동작되고 이러한 전압이 소자에 인가됨을 의미한다. 특히 이 "저전압"이란 것은 통상적으로 전원전압이 5V, 3V 혹은 1.5V인 경우 그 전압에서의 동작을 의미한다. "고전압"이란 것은 전원전압보다 더 높은 전압이 소자에 인가됨을 의미한다. 특히, 전원전압이 5V인 경우, 이 "고전압"은 전원전압의 두 배 이상의 전압에서의 동작을 의미한다. 저전압 MOS트랜지스터(14)는 P형 실리콘 기판(1) 상에 그 두께가 대략 150Å인 실리콘 산화막(SiO2막)으로 된 게이트 절연막(3)을 통해 다결정 실리콘막의 게이트 전극(12)을 포함한다. 게이트 전극(12)에 대해 자기 정렬 방법에 의해 N-형 소스영역(8), N+형 드레인 영역(11), N-형 소스영역(9) 및 N+형 드레인 영역(10)이 기판(1)에 형성된다. 이 저전압 MOS 트랜지스터는 주로 신호처리용 로직회로에 이용되므로 고속동작이 요구된다.
따라서, 소스영역(8)으로부터 드레인 영역(11)으로의 캐리어로서의 전자 이동이 단시간에 이루어지도록 함이 바람직하다. 이를 만족시키기 위해서는 통상적으로 반도체 기판 상의 소스영역과 드레인 영역 사이의 채널영역 길이, 즉 채널길이를 짧게 하여야 한다.
채널길이가 짧은 경우 발생되는 핫 캐리어로 인한 트랜지스터의 열화를 방지하기 위해 N-소스영역(9) 및 드레인 영역(10)이 형성된다. 따라서, 채널길이가 2 ㎛ 혹은 그 이상으로 길 경우와 전원전압이 3V 이하로 낮을 경우에는 핫 전자에 기인한 열화가 작기 때문에, N-소스영역(9)과 드레인 영역(10)을 형성시킬 필요가 없다. 게이트 절연막(3)의 두께는 5V 전압이 게이트 전극(12)에 인가되는 경우 브레이크다운을 일으키지 않고 수명이 10년 이상 수명이 되도록 대략 150Å 정도로 한다. 브레이크다운을 방지하기 위해서는 게이트 절연막(3)에 친가되는 전계를 대략 3.5MV/cm 이하가 되도록 하면 충분하다.
본 발명에서 중요한 고전압 MOS 트랜지스터(15)의 구조를 설명한다. 저전압 트랜지스터(14)에서와 마찬가지 방법으로, 고전압 트랜지스터(15)는 P형 실리콘 기판(1)의 표면에 구성된다. 이들 구조간의 차이는, 고전압 트랜지스터에 있어서는 이 고전압 특성을 유지시키기 위해서 저농도인 N+형 드레인 영역(6)이 드레인 영역의 부분에 구성된다는 것과, 절연막(2)의 두께가 필드 절연막인 게이트 절연막(3)의 두께보다 두껍다는데 있다. N±형이란 불순물농도가 N+보다는 낮고 N-보다는 더 높은 불순물 농도를 의미하며, 여기서는 불순물 농도는 N+> N±> N-의 관계로 정의된다. 게이트 절연막은 저전압 트랜지스터(14)의 막 두께와 동일하게 100 내지 200Å의 막 두께를 가진 산화막으로 형성되어 있다. 예를 들면, 전원전압의 10배인 50V의 고전압이 드레인 영역(7)에 인가될 경우, 저농도이면서 게이트 산화막(3)에 접촉되어 있는 드레인 영역(6)은 보이트(void) 상태로 되므로 이 50V의 고전압이 직접 게이트 절연막(3)에 인가되지 않게 된다. 드레인 영역(7)에 인가된 50V의 고전압은 게이트 절연막(3)에 인가되는 것이 아니라, 저농도의 N±드레인 영역(6) 상에 형성된 필드 절연막에 인가되는 것이다.
이에 따라, 전원전압이 게이트 전극(13)에 인가되는 경우에 게이트절연막(3)의 두께는 10 년 이상 게이트 절연막(3)이 손상되지 알을 정도로 설정하는 것만으로 충분하다. 전원전압이 5V이면 저전압 트랜지스터의 경우와 동일하게 된다. 이 경우 대략 150Å 정도로 얇은 막 두께를 가진 게이트 절연막을 사용하는 것이 가능하다. N±드레인 영역(6)의 농도가 일반적으로 예를 들면, 1019atoms/㎠ 이상으로 높을 경우, 드레인 전압은 게이트 절연막(3)에 직접 인가되므로, 게이트 절연막(3)의 두께는 이 게이트 절연막이 손상되지 않게 되는 두께인 약 1000Å 정도로 해야한다.
본 발명에 따른 고전압 MOS 트랜지스터에 있어서, 게이트 산화막(6) 밑과 이근처에서 얇은 드레인 영역(6)의 농도는 1018atoms/㎠로 낮으므로 드레인 전압이 직접 게이트 절연막(3)에 인가되지 않게 되고, 그럼으로써 게이트 절연막(3)의 박막 특성을 실현할 수 있다. 도 1에 도시한 바와 같이 게이트 절연막(3)이 매우 얇으므로, 저 한계전압/저전압 트랜지스터(14) 및 고 한계전압/고전압 트랜지스터(15)는 동일한 단일 기판(1) 상에 용이하게 형성될 수 있다.
도 3은 전원전압 VDD 구동 트랜지스터 및 전원전압보다 두 배 이상의 전압을 갖는 고전압 트랜지스터가 동일한 단일 기판 상에 구성된 집적회로를 나타내는 회로도를 간단하게 도시한 것이다. 예를 들면, 이는 열 헤드 드라이버 IC일 수 있다. 고전압 트랜지스터(40)와 그의 게이트 전압을 제어하기 위한 제어회로가 단일 칩에 형성되어 있다. 이 제어회로는 5V의 전원전압으로 구동된다. 50V의 고전압은 부하 R(즉, 열 헤드)을 통해 고전압 트랜지스터(40)의 드레인 영역에 인가된다.
도 3에 도시한 회로에서, 고전압 트랜지스터가 오프상태를 유지하고 있을 때 50V의 고전압이 드레인 전극에 인가된다. 따라서, 고 한계전압 특성을 얻을 수 있다. 반면에 상기 고전압 트랜지스터가 온 상태를 유지하고 있을 때는 드레인 전극의 전위는 접지전위(Vss)가 되므로, 어떠한 고전압도 이 고전압 트랜지스터에 인가되지 않는다. 따라서, 오프상태에서만 고전압 특성에 맞도록 회로를 설계하면 된다. 열 헤드 IC의 경우, 열 헤드인 부하(R)을 통해 10mA 이상의 큰 전류가 흐르도록 하는 것이 필요하다. 통상적으로 MOS 트랜지스터는 저전류 구동성을 가진다. 그러나, 본 발명에 따른 고전압 MOS 트랜지스터가 사용되는 경우 게이트 절연막을 매우 얇게 해도 되므로 작은 면적으로도 양호한 전류 구동성을 얻을 수 있다. 고전압 트랜지스터용 게이트 절연막은 실리콘 산화막이 아닌 질화 실리콘막을 사용할 수도 있으며 산화막과 질화막을 합성해도 된다.
도 4는 고전압 트랜지스터의 드레인 전압 및 그 드레인 전류의 브레이크다운 전압에 대하여 게이트 전압의 전류 구동성 K 값과 게이트 산화막 두께 간 관계를 나타낸 그래프이다. 즉, 이 그래프에서 보면, 드레인 전압을 감소시키지 않고도 전류 구동성 K 값을 증가시킬 수 있다는 것을 알 수 있다. 일반적으로, 게이트 산화막의 두께를 절반으로 감소시킴으로써 전류 구동성은 두 배가 될 수 있다. 본 발명에 따른 고전압 MOS 트랜지스터의 게이트 산화막을 얇게 함에 따른 전류 구동성 K 값의 증가율은 낮다. 이러한 이유로, 고전압에 견디게 하기 위한 목적으로, 얇은 드레인 영역(6)과 저농도 소스영역(4)은 채널영역 내 전류경로와 직렬로 연결되는것이다.
도 5는 본 발명의 제2 실시예에 따른 고전압 내성(durable) MOS 트랜지스터의 단면도로, 전류경로에 직접 연결된 고전압용의 저농도 소스영역(4) 혹은 저농도 드레인 영역(6)의 저항이 낮도록 함과 동시에 전류 구동성을 향상시키도록 개선시킨 구조를 도시한 것이다. 소스 영역(5)은 저전압 트랜지스터와 동일한 방법으로 N+형 확산영역으로 형성된다. 이 드레인 영역은 드레인이 고전압에 견딜 수 있도록 고전압 내성 구조로 형성되어 있다. 고전압 내성 특성을 갖도록 하기 위해서, 게이트 절연막(3)에 접촉되거나 이에 인접되어 있는 드레인 영역은 저농도 N-형 드레인 영역(42)으로 이루어진다. N-형 드레인 영역(42)이 드레인 전극을 형성한 고농도 N+형 드레인 영역(7)과 채널영역 사이에 형성되어 있다. 필드 산화막(2)은 N-형 드레인 영역(42) 위에 형성되어 있다. 도 5에 도시한 고전압 트랜지스터의 특징은 농도가 대략 1019atoms/㎠인 고농도 N±형 드레인 영역(41)이 저농도 N-형 드레인 영역(42) 내측에 구성된다는 데 있다. 고농도 N±형 드레인 영역(41)은 두꺼운 필드 산화막(2) 하부에 형성된다. 이 드레인 영역(42)은 버드빅(birdbeak) 영역이라고 하는 두꺼운 필드 산화막(2)의 경사진 부위를 따라서는 형성되지 않는다.
N-형 드레인 영역(42) 및 N±형 드레인 영역(41)은 모두 필드 산화막(2)에 대해 자기정렬로 형성된다. 도 5에 도시한 고전압 트랜지스터 구조에 의해, 채널영역에 연결된 직렬저항이 작아진다. 따라서, 게이트 전압에 대한 채널 드레인 영역의 전류 구동성을 더욱 향상시킬 수 있다.
도 6은 제3 실시예에 따른 고전압 MOS 트랜지스터의 단면도이다. 게이트 절연막(53)이 100 내지 200Å의 매우 얇은 박막으로 형성된다. N-형 소스영역(52)과 N-형 드레인 영역(55) 사이의 채널영역의 저항을 매우 작게 한다. 또한, 고전압 트랜지스터의 전류 구동성을 향상시키기 위하여, 채널영역에 직렬 연결된 저농도 드레인 영역(55) 및 소스영역(52)의 저항을 작게 해야 한다. 도 6에 도시한 고전압트랜지스터에 있어서, 저농도 드레인 영역(55)과 N+형 드레인 영역(57)의 부분을 커버하기 위해서 딥(deep) N-형 드레인 영역(56)이 형성된다. 딥 N-형 드레인 영역(56)이 구성됨에 따라 드레인 저항을 감소시킬 수가 있게 된다. 특히, N-형 드레인 영역(55)과 N+형 드레인 영역(57)이 필드 산화막(2)에 대해 자기정렬식으로 형성되므로 그들이 서로 연결된 영역에서의 저항이 높아지는 단점이 있다. 이 경우 도 5에 도시한 바와 같이 N-형 드레인 영역(55)과 N+형 드레인 영역(57) 사이의 연결 영역을 딥 N-형 드레인 영역(56)으로 에워싸면, 저항이 높아지는 단점을 해소할 수 있다.
또한, 소스영역의 구조를 드레인 영역의 구조와는 다르게 한다. 또한, 저전압 트랜지스터에 있어서, 채널길이를 서브-미크론(submicron)으로 정하는 경우에는, 비록 전원전압이 5V로 낮다 하더라도 핫 전자의 발생에 따른 열화가 문제가 된다. 따라서, "LDD"(Lightly Doped Drain)라 하는 구조를 가진 트랜지스터를 사용할 필요가 있다. 도 6에 도시한 고전압 트랜지스터는 소스영역이 LDD 구조인 것을 도시한 것이다. 즉, 이 소스영역은 저전압 트랜지스터와 동일한 구조이므로, 단일기판에 이 소자를 용이하게 제조할 수 있다. N-형 소스영역(52)의 길이가 매우 짧으므로 전류 구동성이 저하되지도 않는다.
도 6에 있어서, 깊고 엷은 농도의 N-형 드레인 영역(56)은 필드 산화막(2)에 대해 자기정렬식으로 형성된다. 필드 산화막(2)을 마스크로 사용하면서, 고 확산 계수를 갖는 인과 같은 불순물과 낮은 확산계수를 갖는 비소 같은 불순물이 동시에 이온 주입되어, 필드 산화막(2)에 대해 얕은 조밀한 드레인 영역(57)과 딥 N-형 드레인 영역(56)이 형성된다, 따라서, 모든 드레인 영역(55)(56)(57)이 필드 산화막(2)에 대해 자기정렬로 형성된다.
도 7은 본 발명에 따른 고전압 트랜지스터에서 100 내지 200Å의 두께를 갖는 게이트 절연막을 얻을 수 있는 고전압 특성에 의한 원리를 도시한 것으로 고전압 MOS 트랜지스터의 부분 단면도이다. 도 7은 게이트 절연막(3)과 저농도 N-형 드레인 영역(6) 간 접촉부위 근처의 부분에 대한 단면도이다. 드레인 전압으로서 50V의 고전압이 인가되는 경우, 기판(1)과 N-형 드레인 영역(6) 사이에는 50V의 역바이어스 인가 상태에서 공핍층이 형성된다. 이 공핍층(61)은 기판(1) 측에 형성되며,다른 공핍층(62)은 N-형 드레인 영역(6) 측에 형성된다. 이들 공핍층들은 게이트 절연막(3)과 같이 전기적으로 매우 높은 저항을 갖는 영역이다. 도 7에 도시한 바와 같이, 게이트 절연막(3) 하부 부위와 필드 절연막(2)의 버드빅 부위(즉, 경사부)의 일부 밑의 부분은 완전히 공핍하여 있게 된다. 그 결과, 드레인 전압 50V는 공핍층의 끝인 B점까지만 인가된다. 도 7에 도시한 바와 같이, B점 위의 절연막의 막 두께는 게이트 절연막과 필드 절연막 간에 큰 두께이기 때문에, 전압 내성이 높다. 따라서, B점 위가 드레인 전압에 대해 대략 3.5MV/cm 이하가 되도록 N-형 드레인 영역(6)과 필드 절연막(2)의 막 두께를 형성한다. 50V의 경우에는 필드 절연막(2)의 막 두께를 2000Å로 해야하며, N-형 드레인 영역의 농도는 1018atoms/㎠로 설정해야 한다.
도 8a 내지 도 8d는 도 5에 도시한 고전압 MOS 트랜지스터의 제조공정에 대한 단면도이다. 도 8a도에서와 같이, 통상의 선택산화를 위한 질화막(82)을 패터닝하는 공정이 레지스트막(83)을 통해 행해진다. 이어서, 질화막(82)을 마스크로 이용하여 인이 이온주입된다. 이후, 레지스트가 표면 전체에 형성되고 재차 레지스트 에칭이 실행된다. 도 8b에 도시한 바와 같이 질화막의 각 단차부에 레지스트의 측벽이 형성된다. 이 측벽은 질하막, 산화막과, 레지스트막 이외의 다결정 실리콘과 같은 다른 막으로 만들어진다. 이어서, 상기 측벽을 마스크로 하여 비소원자가 이온주입된다.
이어서, 도 8c에 도시한 바와 같이, 대략 1000℃ 정도인 고온에서 선택 산화가 행해진다. 이 산화는 질화막이 존재하지 않고 필드 산화막(85)이 형성된 영역에서만 진행된다. 선택 산화막 이온주입된 비소와 인과 같은 불순물을 N-형 확산영역(87)과 N±형 확산영역(86)을 형성하도록 확산시킨다. 비소의 확산계수가 인보다 낮으므로 N±형 확산영역(86)이 형성된다. 이어서, 게이트 절연막(88)과 게이트전극(89)을 형성하도록 실리콘 기판(1)의 깨끗한 면을 노출시키기 위하여, 산화되지 않은 질화막(82)을 제거한다. 포토 공정단계에 의해 게이트 전극(89)이 패터닝된 후에, 소스영역(90)과 드레인영역(91)을 형성하기 위하여, 필드 산화막(85)과 게이트전극(89)을 마스크로 사용하여 이온주입이 행해진다. 게이트 절연막이 얇으므로, 이온주입시 이온주입이 용이하다. 이 단계에서 명백히 알 수 있듯이, N±형 드레인 영역(86)은 선택산화를 위해 마스크로 사용되는 질화막(82) 창(window)의 내측에 이온 주입되어 형성된다. 따라서, 선택산화 후, 도 8d에 도시한 바와 같이, 필드 산화막 하부에만 드레인 영역이 형성된다. 즉, 버드빅이라 하는 경사진 부위를 따라서는 이 드레인 영역이 형성되지 않는 것이다. 반면에, N-형 드레인 영역(87)은 선택산화를 위한 마스크로 사용되는 질화막의 창에 이온주입되어 형성된다. 또한, 불순물은 고 확산계수를 가진 인이므로, 드레인 영역(87)은 버드빅 하부를 따라 만족스럽게 형성된다.
본 발명에 따른 고전압 MOS 트랜지스터의 특징은 게이트 절연막의 막 두께가 100 내지 200Å 범위인 매우 얇은 박막이라는 데 있다. 이 범위의 막 두께를 사용함에 따라 고전압 트랜지스터의 품질 및 수율을 향상시킬 수 있다. 통상적으로 게이트 절연막은 가열된 산화막으로 만들어진다. 200Å 이상으로 산화하는 경우 실리콘 기판의 표면보다는 조금 안쪽인 내측부위에서 발생되는 결함에 의해 절연막이 열화되게 된다. 따라서, 막 두께가 200Å보다 두꺼울 경우 내성 절연 전압은 감소된다. 본 발명에 따른 고전압 트랜지스터의 경우, 절연막은 실리콘 기판의 표면 상에 존재하는 극소량의 비결함층이 사용되게 하여 소량의 산화에 의해 형성된다. 따라서, 절연막의 결함이 없는 고전압 특성을 얻을 수 있다. 즉, 고 수율 및 고 품질의 고전압 트랜지스터를 얻을 수 있는 것이다.
고전압용 저농도 드레인 영역 상에 필드 절연막이 형성된 구조를 가진 고전압 MISFET에 대해 설명하였다. 다음과 같은 실시예들은 저농도 드레인 영역 대신에 반전층(inversion layer)이 형성된 구조에 관한 것이다. 반전 드레인 영역은 전기적으로 박막의 절연막을 통해 구성된 드레인 전극에 의해 전기적으로 형성된다.
도 9는 본 발명의 제4 실시예에 따른 반전 드레인 영역을 이용한 고전압 MISFET의 단면도이다. MISFET가 N형 트랜지스터인 경우에 관한 것이다. 불순물 농도가 대략 1020atoms/㎤인 N+형 소스영역(202)과, 드레인 명역(203)이 P형 실리콘 판(201)에 구성된다. 이 소스영역(202)과 드레인 영역(203)은 절연막(213)의 접촉 홀을 통해서 소스전극(207)과 드레인 전극(208)에 각각 연결되어 있다. 제1 게이트 전극(206)이 채널영역, 즉 소스영역(202)과 드레인 영역(203) 사이의 기판(201)의 표면 상의 제1 게이트 산화막(205)을 개재하여 구성된다. 동시에 제2 게이트전극(212)은 두께가 얇은 제2 게이트 절연막(211)을 개재하여 드레인전극(208)에 연결되어 있다. 절연막(213)의 드레인 전극(208)용 단일 접촉홀이 제2 게이트 전극(212)과 드레인 영역(203) 상에 형성되어 있다.
도 9에 도시한 고전압 MISFET의 동작을 설명한다.
드레인 전극(208)에 고전압이 인가되는 경우 트랜지스터의 스위칭 동작을 제어하는 것은 제1 게이트 전극(206)이다. 예를 들면, 30V의 고전압이 드레인 전극(208)에 인가되는 경우 제2 게이트 전극(212)에도 이와 동일한 고전압이 인가된다. 따라서, 게이트 전극(212) 하부의 기판(201)의 표면은 그 표면전위가 OV와 30V 사이의 중간 전위가 되도록 반전된다. 즉, 반전영역은 실제로 드레인 영역으로의 기능을 행하도록 게이트 전극(212) 하부에 형성된다. 전기적으로 형성된 반전영역인 드레인 전극은 N+형 드레인 영역(203)보다 더 낮은 전압을 받는다.
따라서, 유효채널 길이는 소스영역(202)과 반전영역(215) 간 거리에 의해 정해진다. 이 유효채널 영역은 게이트 전극(206)에 의해 조절된다. 이 반전층(215)의 공핍층은 소스영역(202)쪽으로는 확장되지 않는다. 반전층(215)의 유효 불순물 농도는 기판(201)과 동일하다. 결국, 이 공핍층은 기판(201)과 반전층(215) 내측쪽으로 동일하게 형성된다. 드레인 영역(203)에 인가되는 고전압의 일부가 공핍층에 인가된다. 채널 콘덕턴스는 짧은 유효채널 길이와 박막인 게이트 절연막(205)에 의해 결정된다. 따라서, 두 배 이상의 채널전류가 흐르도록 하는 것이 가능하다.
또한, 제2 게이트 전극(212) 밑에 제2 게이트 절연막(211)의 두께는 200Å이하로 매우 얇다. 드레인 전극(208)은 드레인 영역(203)과 제2 전극(212)의 전위를 동일 레벨로 유지시킨다. 그 결과, 전계가 제2 게이트 절연막(211)으로는 거의 인가되지 않는다. 따라서, 50 내지 100Å 정도로 매우 얇은 막을 얻는 것이 가능하다. 또한, 제1 게이트 절연막(205)과 제2 게이트 절연막(211)이 모두 그 두께가 200Å보다 크지 않은 매우 얇은 막이므로 핫 전자가 주입되는 경우 채널전류의 경년변화를 억제할 수 있다. 게이트 절연막 상의 제1 게이트 전극(206)과 제2 게이트 전극(212)은 다결정 실리콘막으로 제조하는 것이 바람직하다. 이는 다결정 실리콘막은 산화막과 거의 반응하지 않기 때문이다.
도 9에 도시한 실시예에 있어서, 드레인 영역(203)에 인가된 전압은 기판(201)을 통해 낮아진다. 전압이 낮아지는 곳은(전위변화) N+드레인 영역(203)과 반전층(215) 사이의 접촉면, 및 반전영역(215)과 유효 채널영역(게이트 전극(206) 밑의 기판면) 사이의 접촉면 등, 두 군데이다. 30V의 고전압은 기판 내에서 적어도 두 군데에서 낮아진다. 따라서, 고전압이 드레인 영역(203)에 인가된다 하더라도 고전압은 한 곳에서만 낮아지는 것이 아니기 때문에 실리콘 기판 내에서 브레이크다운 현상은 거의 일어나지 않는다. 본 발명에 따른 고전압 MISFET은 전원전압만이 제1 게이트 전극으로 인가되는 경우 효과적이다.
도 10은 본 발명의 제5 실시예에 따른 고전압 MISFET 단면도이다. N-형 드레인 영역(221)이 N+형 드레인 영역(203) 둘레에 구성된다. 이때 N-드레인 영역이 적어도 채널영역측의 N+형 드레인 영역(203)에 접촉되도록 구성하면 된다. N-형 드레인 영역(221)이 도 10에 도시한 바와 같이 적어도 게이트 전극(203) 밑의 기판(201)의 표면 일부분에 형성된다. 적어도 그 표면에 불순물 농도가 5 ×1016atoms/㎤ 내지 5 ×1018atoms/㎤의 범위를 갖는 N-형 드레인 영역을 형성함이 바람직하다. 도 10에 도시한 바와 같이, N-형 드레인 영역(221)은 드레인 영역(203)에 인가되는 고전압이 기판(201)의 표면 상의 세 군데, 즉 드레인 영역(203)과 N-형 드레인 영역(221) 간 기판면과, 반전층(215)과 N-형 드레인 영역(221) 간 기판면과, 반전층(215)과 유효 채널영역 간 기판면 등 세 군데에서 낮아지도록 드레인영역(203)에 접촉되어 형성된다. 고 드레인 전압은 이들 세 군데에서 낮아지게 된다. 따라서, 도 9에 도시한 실시예에 따른 고전압 MISFET보다 더 높은 전압 내성 특성을 얻을 수 있다.
또한, 많은 량의 채널 전류가 흐르도록 하는 것이 가능하다. N-형 드레인 영역(221)의 저항값은 반전층(215)의 저항값보다 작다. 유효 채널영역에 직접 연결된 저항은 작다. 그 결과 많은 량의 채널전류(드레인 전류)를 흘릴 수 있다.
도 11은 본 발명의 제6 실시예에 따른 고전압 MISFET의 단면도이다. 조밀한(dense) N형 드레인 영역(232)이 도 10에 도시한 실시예에 따른 고전압 MISFET보다 더 깊은 곳에 구성되며 P형 불순물 영역이 N+영역(202)의 채널영역 옆깊은 곳에 구성된다.
우선, 채널영역에 직렬 연결된 드레인 저항은 고농도 N+형 드레인 영역(232)에 의해 감소되고, 따라서 드레인 전류가 증가한다. 이 경우, N+형 드레인영역(232)의 깊이는 실제로 고전압이 영역(232)에 인가되는 경우의 기판(201)에 대한 공핍층의 폭과 동일하다. N-형 드레인 영역(221)이 도 11에 도시한 바와 같이 형성되는 경우, 그 깊이는 공핍층의 폭 이상으로 증가할 수 있다. 도시하지 않았으나, 도 11에 나타낸 실시예에 있어서, N-형 드레인 영역(221)이 없어도 높은 전압내성 특성을 얻을 수 있다. 이 경우, N+형 드레인 영역(232)의 깊이는 기판(201)에 형성된 공핍층 폭보다 작도록 해야 한다. N형 드레인 영역(221)이 형성되지 않더라도, 반전층은 게이트 전극(223) 밑에 형성되고, 이 게이트 전극은 딥 N+형 드레인 영역(232)의 공핍층에 접속될 수 있게 되어 큰 드레인 출력이 흐르게 된다. 딥 N+형 드레인 영역(232)이 도 11과 같이 구성되는 경우, 소스영역(202)과 드레인영역(232) 사이에서 "펀치-스루" 현상이 발생되어 내성 전압이 저하하게 될 우려가 있다. 이와 같은 펀치-스루 현상을 피하기 위해서는 소스영역(202) 옆 깊은 곳에 P형 불순물 영역(231)을 구성시키면 된다. 만일 P형 불순물영역(231)의 농도를 기판(201)의 농도보다 열 배 정도 크게 하면 펀치-스루 현상을 방지할 수 있다. P형 불순물 영역(231)의 깊이는 실제로 딥 N+형 드레인 영역(232)의 깊이와 동일하다.
도 12는 본 발명의 제7 실시예에 따른 반도체 집적회로 단면도로, 본 발명의 고전압 MISFET와 통상적인 전원전압 동작용 MISFET가 단일 기판에 구성된 것을 도시한 것이다. 즉, 전원 구동 LVMOSFET(저압 MOSFET)와 HVMOSFET(고압 MOSFET)가 단일 기판(101)의 표면에 형성된다. 이 HVMOSFET의 구조는 도 9, 10, 11에 도시한 고전압 MISFET와 동일하다. LVMOFFET에서, N+형 소스영역(102)과 N+형 드레인영역(103)이 서로 이격되어 형성되고, 게이트 전극(105)이 게이트 절연막(104)을 개재하여 기판(101)의 표면영역인 채널영역 상부에 구성된다. 제12도에 도시한 반도체 집적회로에 있어서, 100 내지 200Å의 게이트 절연막(104, 114)은 각각 LVMOSFET 및 HVMOSFET 용으로 동시에 형성되고, 이 위에 게이트 전극(105, 106)이 다결정 실리콘 등으로 동시에 형성된다. LVMOSFET와 HVMOSFET가 동시에 형성되므로, 중요한 전기적 특성인 드레솔드 전압이 일정하게 유지된다. 즉, LVMOSFET 및 HVMOSFET에 대해 개별적으로 전기적 특성을 조절하지 않아도 되는 것이다. 또한, 회로설계가 용이하다. LVMOSFET의 게이트 절연막(104)의 막 두께가 100 내지 200Å 범위로 얇으므로 고집적도를 달성하기가 쉽다. 또한, LVMOSFET에 대해 1㎛ 이하 급의 디자인 룰을 적용하는 것이 용이하다. 따라서, 고속동작용의 고집적회로가 구성될 수 있다.
도 13은 본 발명의 제8 실시예에 따른 고전압 MISFET 단면도이다. N+형 소스영역(302)과 드레인 영역(304)이 P형 기판(301)의 표면 상에 서로 이격되어 구성된다. 게이트 전극(306) 밑에는 N+형 드레인 영역(304)이 형성되지 않는다. 1 x 1016atoms/㎤ 내지 1 ×1018atoms/㎤의 범위를 갖는 N+형 드레인 영역(304)의 농도보다 낮은 농도를 갖는 드레인 영역(303)이, 게이트 전극(306) 밑에 반도체기판(301)에 형성된 채널영역과 N+형 드레인 영역(304) 사이에 형성된다. N-형 드레인 영역(303)은 채널영역에 직렬 연결된 드레인 저항기로서의 역할을 행한다.
따라서, 충분한 양의 드레인 전류가 흐르도록 하기 위해서, 대개, N-형 드레인 영역(303)은 N+형 드레인 영역(304)보다 깊게 형성한다. 도 13에 도시한 고전압 MISFET의 게이트 절연막 두께는 100 내지 200Å 범위로 설정한다. 5V 전원전압은 게이트 전극(306)에만 인가된다. 그러나, 5V 전원전압보다 높은 10V 전압이 드레인 전극(308)에 인가된다.
본 발명에 따른 고전압 MISFET에서, 도 13에 도시한 바와 같이, 게이트 절연막(305)은 얇고, 그 밑에 위치된 드레인 영역의 농도가 낮으므로, 고전압 내성 특성을 가질 수 있게 된다. 예를 들면, 게이트 전극(306)으로의 출력전압이 영이고 30V의 드레인 전압이 드레인 전극(308)에 인가되는 경우를 설명한다. 30V의 드레인 전압이 인가되는 경우, 게이트 전극(306)의 전압에 의해 N-형 드레인 영역의 표면이 보이드 상태로 된다. 공정영역의 저항은 게이트 절연막(305)과 같이 높다. 따라서, 인가되는 드레인 전압은 게이트 절연막(305)과 공핍층(310)으로 분압된다. 즉, 고전압 내성이 확실해지는 것이다. N-형 드레인 영역(303)과 게이트 전극(306)간 중첩하는 영역에서 N-형 드레인 영역(303)의 표면을 보이드 상태가 되게 만듦에 따라 고전압 내성 특성이 얻어질 수 있다. 좀더 확실한 공핍영역을 위해서는 N-형 드레인 영역(303)의 농도를 엷게 할뿐만 아니라, 게이트 절연막(305)의 막 두께를 얇게 한다. 게이트 절연막의 막 두께가 종래의 방법에서와 같이 두꺼운 경우에는, 게이트 전극(306)으로부터의 전계가 약하므로, N-형 드레인 영역(303)의 표면을 보이드 상태가 되게 만들기가 어렵다. 게이트 절연막(305)의 막 두께가 100 내지 200Å 범위로 얇고, 농도는 1 ×1016atoms/㎤ 내지 1 ×1018atoms/㎤ 범위가 되도록 함으로써 유효한 보이드 효과를 얻을 수 있다. 도 13에서, 소스영역(302)은 고전압 특성에 거의 영향을 미치지 않는다. 따라서, 소스영역을 드레인 영역과 동일한 방법으로 형성해도 무방하다.
도 14는 본 발명의 제9 실시예에 따른 또다른 고전압 MISFET 단면도로서, N+형 드레인 영역(311)이 도 13의 실시예에서의 N-형 드레인 영역(303) 밑에 추가로 구성된 것이다. 통상적으로 N+드레인 영역의 농도는 낮으므로 그 저항은 높다. 이 문제를 해소하기 위해서 N+형 드레인 영역(311)을 N-형 드레인 영역(303) 밑에 형성한다. N+형 드레인 영역(311)은 표면에서 멀리 N-드레인 영역(303)의 바닥 밑에 구성된다. 따라서 드레인 저항이 감소된다. N+형 드레인 영역(311)의 깊이는, 고전압이 인가되는 동안에 N-드레인 영역(303)에 발생된 공핍층보다 크도록 해야한다. 만일 공핍층의 폭보다 작으면, 내성 고전압이 감소된다.
도 15는 본 발명의 제10 실시예에 따른 또다른 고전압 MISFET 단면도로서, 드레인 영역은 P형 불순물이 확산되는 P-형 드레인 영역(312), N+형 드레인 영역(304) 및 N-형 드레인 영역(303)으로 구성된다. 이 실시예는 도 14의 실시예와 동일한 원리에 의거한 것이다. N-형 드레인 영역(303)의 표면영역은 저농도 물질로 형성되고 그 깊은 영역이 고농도 물질로 형성되므로써 보이드 효과를 용이하게 달성함과 동시에 저항을 감소시킬 수 있다. 도 15에 도시한 실시예에 있어서, 드레인 영역의 역(reverse) 콘덕턴스의 P형 불순물은 표면으로만 확산되어 상대적으로 N형 불순물 농도를 감소시킬 수 있다. P형 불순물 도입 영역(312)이 N-형 전극(305)의 표면부에 구성되고 게이트 전극(306)의 적어도 끝에 구성되어야 한다. 도 15에 도시한 바와 같이, N+형 드레인 영역(304)을 연결시킬 필요는 없다.
도 13, 14, 15에 도시한 고전압 MISFET의 경우, 드레인 영역의 확산층은 고전압 구조만을 취한다. 따라서, 고전압 N-형 드레인 영역이 없는 LVMOSFET는 단일의 동일기판에 용이하게 형성시킬 수 있다. LVMOSFET 및 HVMOSFET은, 채널영역, 게이트 절연막 및 게이트 전극이 서로 정확히 동일하다. 따라서, MOSFET의 중요한 전기적 특성인 드레솔드 전압 및 콘덕턴스를 동시에 조절할 수 있다. 그 결과, 제조단계에서 고압 및 저압용의 각각의 트랜지스터에 대한 개별적으로 공정을 제어할 필요가 없다. 단지 내성 전압특성만이 드레인 영역의 구조에 의해 제어된다. 따라서 LVMOSFET와 HVMOSFET에 대한 제어성을 고도로 일체화하는 것이 가능하다.
본 발명에 있어서 LVMOSFET는 전원전압이 공급되는 트랜지스터를 의미하고, HVMOSFET는 전원전압보다 3 배 이상인 고전압이 트랜지스터에 인가되는 것을 의미한다. 따라서 본 발명에 따르면 동일한 기판 상에 동작전압(인가전압)이 3배 다른 전압이 트랜지스터에 인가되도록 구성할 수 있다.
도 16a는 본 발명의 제11 실시예에 따른 반도체 집적회로 장치를 도시한 블록도이다.
이 장치는 5V 정(+)전압, 정격 24V, 3단자 전압 레귤레이터(Vr)에 관계된 것이다. 에러 증폭기(1006)는 피드백 저항기(RA1004, RA1005)에 의해 피드백된 출력전압(Vout)와 기준전압회로(1007)의 기준전압(VREF)을 비교하여, 일정한 출력전압(Vout)을 유지시키는데 필요한 게이트 전압을 출력 P채널 트랜지스터(1002)에 공급한다. Vin(1001)은 입력단자이고, Vout(1002)은 출력단자, GND(1008)은 접지단자이다.
도 16b는 본 발명의 제11 실시예에 따른 전압 레귤레이터(Vr)의 동작을 도시한 것이다. 도 16b도는 Vin과 Vout 간의 관계를 도시한 것이다. 이 경우 Vin 5.1V로부터 정류된 5V 정전압이 출력되며 대략 26V까지는 일정하게 유지된다.
도 17은 본 발명의 제11 실시예에 따른 반도체 집적회로 장치의 상세 회로도이다. 기준전압회로(1007)는 디프레션(depression) 트랜지스터 M7(2007)과 증가형트랜지스터 M8(2008)로 구성되고, 에러 증폭기(1006)는 M5 트랜지스터(2005)의 정전류 회로로, 트랜지스터(M1 내지 M4)로 구성된 에러 증폭기를 구동하도록 작용한다.
도 18은 본 발명의 제11 실시예에 따른 반도체 집적회로 장치의 평면도이다. 출력 트랜지스터(M6)의 영역(3002)이 전체 영역의 절반 이상을 차지하고 있다. 그러나, 칩 사이즈 X(3006)와 Y(3007)은 대략 1mm 정도이다. 이 경우, 칩 사이즈는 1mm 스퀘어라고 칭한다.
도 19a는 본 발명의 제11 실시예에 따른 출력 트랜지스터(M6) 부분을 도시한 개략도이다.
도 19a에 도시한 바와 같이, 게이트와 기판(트랜지스터의 기판) 간 전위는 VGS(4004), 게이트와 드레인 간 전위는 VGD(4005), 드레인과 소스 간 전위는 VDS(4006)로 한다.
도 19b는 된 발명의 제11 실시예에 따른 출력트랜지스터(M6)의 출력전류(Iout)에 대한 VGS 값을 나타낸 그래프이다.
도 20은 본 발명의 제11 실시예에 따른 출력트랜지스터의 Vin, Vout, VDS, VGD, VGS 및 Iout 값을 나타낸 목록이다.
최대 VGS는 대략 6V 정도이다. 또한 출력이 0mA일 경우 VDS의 값은 실효 입력 24V라는 것을 알 수 있다.
도 21은 본 발명의 제11 실시예에 따른 반도체 집적회로 장치의 출력트랜지스터 중 출력트랜지스터(PMOS)에 대한 개략적인 단면도이다.
게이트 절연막의 두께 Tox1(6001)은 400Å(목표값)에 실제 제조오차를 가지므로, 3σ로 ±30Å 범위에 있다. 다른 막 두께 값은 목표값을 의미한다. 동일한 반도체 기판 상의 타 트랜지스터의 두께는 800Å으로 가정한다. 여러 가지로 설명한 바와 같이, 정격 전압이 24V이기 때문에, 출력트랜지스터 이외의 트랜지스터의 게이트 절연막 두께는 800Å이며, 5V 출력이기 때문에 출력트랜지스터의 두께는 ESD 안전성 측면에서 170Å 이상으로는 규정되는 것이 아니라 370Å 이상으로 규정된다. 드레인에 전계가 인가될 경우, 이 전계는 공핍층(6010)의 FD 드레인(P±형층(6003)) 쪽에 위치한 지점(6007)에 있는 LOCOS 드레인 구조의 드레인에 인가된다. 이에 따라 실제 게이트 절연막 두께 Tox2(6002)는 2000 내지 3000Å 범위이다. 따라서, 800Å인 타 트랜지스터와 동일한 방법으로 26V 한계전압에 내성이 있고, 막 두께는 TDDB 측면에시 충분한 내성을 갖게 된다. 따라서, 출력트랜지스터에서 1.3 μA/V2 정도의 충분한 gm 값을 얻을 수 있다. 동시에, 대략 1㎟의 사이즈인 칩으로 최대 정격전압 24V 및 출력전류 0.5A라는 충분한 ESD 범위 요건을 충족하는 고성능 Vr 반도체 집적회로 장치를 제공하는 것이 가능하다.
도 22는 본 발명의 제11 실시예에 따라 Vr의 반도체 집적회로 장치를 설명하기 위해서 0.5A 출력과 24V 정격전압의 VR을 얻기 위하여 출력트랜지스터의 게이트 절연막 두께를 변화시키는 경우의 칩 사이즈를 도시한 그래프이다.
종래의 경우에 비해 칩 사이즈를 상당히 감소시킬 수 있음이 명백하다.
도 23은 본 발명의 제11 실시예에 따라 Vr의 반도체 집적회로 장치를 설명하기 위한 것으로, 24V 정격 전압의 칩 사이즈가 1mm 스퀘어로 일정하다는 조건하에서 어떻게 큰 전류가 얻어지는가를 도시한 그래프이다.
종래의 경우에는 대략 250mA 정도만 얻을 수 있다는 것을 알 수 있다.
도 24는 본 발명의 제11 실시예에 따른 반도체 집적회로 장치의 PMOS 및 NMOS 간의 관계를 도시한 개략 단면도이다.
FD 드레인 N±형 층 II(9002)는 드레인 한계전압 및 드레인 직렬저항을 감안하여 인의 도우즈 량이 1.4E13/㎠(/㎠ 은 도우즈 량의 경우에는 생략됨)이 되도록하여 형성된다. 소자분리 필드 도프용 N±형 층 I(9010)은 소정값 이상으로 소자분리 영역의 역전압이 유지될 수 있도록 인 도우즈 량을 3E12으로 하여 형성된다. N±형 층에서와 동일한 방법으로, P±형 층 II(9001)은 드레인 한계전압과 드레인 직렬저항을 감안하여 붕소 도우즈 량을 1.4El4으로 하여 형성된다. 또한, 소자분리 필드 도프용 P±형 층 I(9007)은 소정값 이상으로 소자분리 영역의 역전압이 유지되도록 붕소 도우즈 량을 1E14으로 하여 형성된다. FD 드레인과 소자분리 필드 도프간 거리는 도 25 및 도 26에 의거해서 결정된다. 도 25는 FMOS/드레인의 고농도층에서부터 저농도층(고농도층은 오버랩 길이로 둘러싸여 있음)까지의 오버랩 길이에서의 FD 드레인 및 소자분리 필드 도프 간 한계전압과, FD 드레인 및 소자분리 필드 도프 간 거리와의 관계를 도시한 그래프이다. 결합 한계전압이 소정 전압을 초과하는 경우, 드레인의 고농도층에서부터 저농도층까지의 오버랩 길이와 FD 드레인과 소자분리 필드 도프 간 거리는 도 25로부터 결정된다. 또한 도 26은 NMOS/드레인의 고농도층에서부터 저농도층까지의 오버랩 길이와 FD 드레인과 소자분리 필드 도프 간 거리를 변경했을 때, FD 드레인과 소자분리 필드 도프 간 한계전압을 나타낸 것이다. FD 드레인과 소자분리 필드 도프 간 거리는 도 26으로부터 결정된다. 도 24에서 거리 c(9016)와 d(9017)는 모두 0.5㎛ 이상으로 유지시킬 필요가 있으며, 거리 a(9006)는 0.5㎛ 이상, 거리 b(9009)는 0.5㎛ 이상 유지시킬 필요가 있다. 따라서, 결합 한계전압은 소자분리 한계전압과 양립할 수 있다. LOCOS에서 FD 드레인을 분리용 필드 도프와 별도로 형성함으로써, 드레인 직렬저항의 증가를 방지할 수 있다.
도 27은 본 발명의 제12 실시예에 따른 NMOS 반도체 집적회로 장치의 개략단면도이다.
FD 드레인 N±형 층(12006)이 제11 실시예와 동일한 방법으로 LOCOS 드레인구조를 위해 P 기판 위에 N-에피(epj) 층에 형성된다 채널영역은 LOCOS 단부부터 소스영역까지 형성된 딥 P-영역에 의해 형성된다. 이와 같은 구성으로, 드레인의 직렬저항이 증가되는 것을 방지할 수 있다. 또한, 게이트 산화막의 일부분을 더 두껍게 하므로 게이트 입력 정전용량의 감소가 가능해져 고속 스위칭이 행해질 수 있다. FD 드레인 N±형 층(12006)과 채널영역(12003) 간 거리, 즉 치수는 0.5㎛ 이상으로 함으로써, 한계전압을 더욱 상승시키게 된다. 또한, 게이트 산화막은 제11 실시예에서와 동일한 방법으로 400Å 정도로 얇게 한다. 이는 전계가 드레인에 인가되었을 때 공핍층의 FD 드레인(N±형 층(12006)) 쪽으로 확장된 단부에 전계가 인가되고, 유효 게이트 절연막 두께는 3000Å이기 때문이다.
도 28은 본 발명의 제13 실시예에 따른 VR용 반도체 장치의 개략적인 단면도이다.
드레인 구조는 DDD형이다. 게이트 전극을 마스크로 이용하여 붕소 도핑 량 5E14으로 형성한 P형 층(13014)과, 인 도핑량 1E14으로 형성한 N-형 층(13003)의 박막 드레인이 드레인측 공핍층의 확장을 촉진하는 작용을 하므로 LOCOS 드레인 구조에서와 동일하게 원하는 드레인 한계전압을 얻을 수 있다. 그러나, 이 경우, 가외의 L-길이가 없으므로 면적 감소가 가능하다. 이후, 측 스페이서를 형성하고, N+및 P+형 층에 대해 이온주입이 행해진다. 또한, DDD 구조로 구성된 측 스페이서에 있어서 드레인과 필드 도프 간의 결합 브레이크다운을 고려할 필요가 있다. 필드 도프의 농도가 너무 감소하면 충분한 소자분리 한계전압을 얻을 수 없다. 따라서 도 28에 도시한 바와 같이 거리 f 및 g(13006 및 13010)를 1 ㎛ 이상으로 유지시킴으로써 결합 한계전압과 소자분리 전압이 서로 양립할 수 있다.
도 29a 내지 도 29f는 본 발명의 제14 실시예에 따라 ONO 구조를 갖는 트랜지스터를 제조하는 단계를 도시한 단면도이다.
출력트랜지스터의 게이트 절연막은 ONO형이고, 타 트랜지스터의 게이트 절연막은 통상적인 단일 SiO2형이다.
ONO 게이트 절연막의 제조방법은 다음과 같다. 도 29a에 도시한 바와 같이, 우선, 실리콘이 가열 산화되어(건식이나 습식으로 임의의 온도에서) 100Å 이하의 SiO2가 형성된다(기저 산화막이라 함) 이어서, 도 29b에서, SiN막을 형성하기 위해서 LPCVD에 의해서 SiH2Cl2및 N2O를 750 내지 770℃에서 도입한다. 도 29c에서, 타 트랜지스터에 대해서만 SiN막을 제거한다. 이후, 도 29d에서, SiO2층(상부 산화막이라 함)을 형성하도록, 출력트랜지스터의 SiN막을 900 내지 1000℃의 온도로 습식 산화로 산화한다. 이 상부 산화막은 CVD에 의해 형성된다. 상부 산화막은 LPCVD 장치를 이용하여 온도 850℃, 압력 60Pa에서 SiH2Cl2및 NH3를 도입시켜 형성된다. 상부 산화막이 CVD에 의해 형성될 경우, 비교적 저온에서 열처리가 행해지고, 채널 도프 불순물의 프로파일 손상을 입지 않는다. 도 29e에서, 타 트랜지스터에 대해서만, 게이트 산화막을 제거한다. 도 29f에서, 원하는 막 두께를 가진 게이트 산화막이 열산화법에 의해 형성된다. 이때, 출력트랜지스터에는 SiN막 및 SiO2막이 구성되어 있기 때문에 산화는 행해지지 않는다. 따라서, 각각의 막 두께를 조절함으로써, 원하는 정전용량 및 한계전압을 얻을 수 있다.
도 30a는 본 발명의 제14 실시예에 따른 전압 레귤레이터용 반도체 집적회로 장치의 개략 단면도로, 출력트랜지스터 및 타 트랜지스터의 게이트 절연막은 ONO형이다.
도 30b는 본 발명의 제14 실시예에 따른 ONO형 트랜지스터의 여러 가지 막두께를 나타낸 도표이다.
이러한 구조에 의해서, SiN막은 특정 유도율이(specfic inductin ratio)이 SiO2의 2 배 정도 크므로, 총 막 두께가 동일하다면, 단일 SiO2트랜지스터보다 ONO 구조에서 더 큰 gm을 얻을 수 있게 된다. 따라서, 출력트랜지스터의 면적감소가 가능하다. TDDB 측면에서 고 신뢰성을 갖는 반도체 집적회로 장치를 달성할 수 있다.
전술한 바와 같이, 본 발명에 따르면, 고전압 MISFET에서, 게이트 절연막이 100 내지 200Å로 얇은 막 구조로 형성되므로, 단위 채널 폭 당 채널전류를 증가시킬 수 있어, 채널전류의 경년변화를 방지할 수 있다. 또한, 전원전압으로 동작하는 저전압 MISFET의 게이트 절연막과 고전압 MISFET의 게이트 절연막이 100 내지 200Å의 박막으로 만들어지므로, 각각의 특성을 유지시키면서도 고속 LVMOSFET 회로와 고전압 MOSFET를 동일한 단일 기판 상에 용이하게 형성시킬 수 있고, 정격 24V 전압 및 최대 0.5A 출력 전류의 대략 1mm 스퀘어 칩 사이즈로 충분한 ESD 범위를 충족하는 고성능 Vr 집적회로 장치를 실현하는 것이 가능하다.
본 발명의 여러 가지 다양한 실시예가 발명의 사상 및 범위를 벗어나지 않고 수정될 수 있다. 또한, 전술한 본 발명의 구체적인 실시예는 단지 예시목적을 위한 것으로 첨부된 청구범위 및 이들의 등가물로 정해지는 본 발명을 한정할 목적은 아닌 것이다.

Claims (4)

  1. 고전압 금속 절연 반도체 전계효과 트랜지스터에 있어서,
    제1 도전형의 반도체 영역의 표면에 서로 이격되어 형성된 제2 도전형의 소스 및 드레인 영역;
    상기 소스영역과 상기 드레인 영역 사이의 상기 반도체 영역에 채널 형성영역;
    상기 채널 형성영역 위에 구성된 게이트 절연막 및 게이트 전극을 포함하고,
    상기 게이트 절연막은 막 두께가 100 내지 200Å인 절연막이고,
    상기 게이트 전극 및 상기 게이트 절연막과 중첩하는 상기 드레인 영역의 표면 불순물 저 농도는 5 ×1016atoms/㎤ 내지 5 ×1018atoms/㎤ 범위 내에 있으며,
    상기 저농도 드레인 영역은 상기 게이트 절연막보다 두꺼운 절연막 밑에 있고, 상기 채널 형성영역과 접촉하여 있으며,
    상기 드레인 영역은 고전압을 받는 고농도 드레인 영역을 더 구비할 것을 특징으로 하는 고전압 금속 절연 반도체 전계효과 트랜지스터.
  2. 고전압 금속 절연 반도체 전계효과 트랜지스터에 있어서,
    제1 도전형의 반도체 영역의 표면에 서로 이격되어 형성된 제2 도전형의 소스 및 드레인 영역;
    상기 소스영역과 상기 드레인 영역 사이의 상기 반도체 영역에 채널 형성영역;
    상기 채널 형성영역과 접촉하여 있는 상기 드레인 영역의 부분에 구성된 저농도 드레인 영역;
    상기 채널 형성영역 위에 구성된 게이트 절연막;
    상기 저농도 드레인 영역 위에 구성되어 있고 상기 게이트 절연막보다 두꺼운 고전압 절연막;
    상기 게이트 절연막 및 상기 고전압 절연막 상에 구성된 게이트 전극을 포함하고,
    상기 게이트 절연막은 막 두께가 100 내지 200Å인 절연막이고,
    상기 드레인 영역은 고전압을 받는 고농도 드레인 영역을 더 구비한 것을 특징으로 하는 고전압 금속절연 반도체 전계효과 트랜지스터.
  3. 제1항에 있어서, 상기 게이트 절연막은 다수 종류의 물질로 형성된 것을 특징으로 하는 반도체 집적회로장치.
  4. 제1항에 있어서, 상기 트레인 영역을 형성한 불순물 영역중 고농도 영역은 상기 저농도 영역에 의해 1.0 ㎛ 이상의 폭으로 둘러싸인 것을 특징으로 하는 반도체 집적회로 장치.
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