KR19980070304A - Soi mos 전계효과 트랜지스터 - Google Patents

Soi mos 전계효과 트랜지스터 Download PDF

Info

Publication number
KR19980070304A
KR19980070304A KR1019970080790A KR19970080790A KR19980070304A KR 19980070304 A KR19980070304 A KR 19980070304A KR 1019970080790 A KR1019970080790 A KR 1019970080790A KR 19970080790 A KR19970080790 A KR 19970080790A KR 19980070304 A KR19980070304 A KR 19980070304A
Authority
KR
South Korea
Prior art keywords
region
type
channel
channel region
drain
Prior art date
Application number
KR1019970080790A
Other languages
English (en)
Other versions
KR100297666B1 (ko
Inventor
알베르토 오스카 아단
Original Assignee
쯔지 하루오
샤프 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쯔지 하루오, 샤프 가부시끼가이샤 filed Critical 쯔지 하루오
Publication of KR19980070304A publication Critical patent/KR19980070304A/ko
Application granted granted Critical
Publication of KR100297666B1 publication Critical patent/KR100297666B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 SOI MOS 전계효과 트랜지스터는, SOI 기판상에 형성된 제 1 도전형의 얕은 톱 반도체층; 상기 톱 반도체층에 서로 이격되어 배치된 제 2 도전형의 소스 영역 및 드레인영역; N형 MOSFET에 있어서는 N+형 소스영역과 N+형 드레인영역간에 개재되고, P형 제 1 채널영역, N+형 플로팅영역, 및 P형 제 2 채널영역이 이 순서로 자기정합적으로 형성되거나, 또는 P형 MOSFET에 있어서는 P+형 소스영역과 P+형 드레인 영역간에 개재되고, N형 제 1 채널영역, P+형 플로팅영역, 및 N형 제 2 채널영역이 이 순서로 자기정합적으로 형성되며; 상기 제 1 및 제 2 채널영역을 제어하는 2개의 게이트전극을 구비하고, 상기 드레인영역에 인접하는 상기 제 2 채널영역의 도핑농도는, 상기 소스영역에 인접하는 상기 제 1 채널영역의 도핑농도보다 낮게 설정되는 것을 특징으로 한다.

Description

SOI MOS 전계효과 트랜지스터
본 발명은 SOI 기판상에 형성된 SOI MOS(Silicon-On-Insulator Metal Oxide Semiconductor) 전계효과 트랜지스터와 같은 반도체장치에 관한 것이다. 특히, 본 발명은 집적회로에 적용가능한 SOI MOS 전계효과 트랜지스터(이하, MOSFET라 함)의 개량에 관한 것이다.
종래, SOS(Silicon-On-Saphire), SIMOX(Silicon Separation by Ion Implantation of Oxigen) 및 BSOI(Bonded SOI) 등의 SOI 기판상에 형성된 SOI MOSFET는 저전압에서 고속도로 동작하는 이점이 있다.
또한, SOI MOSFET는, 벌크 Si(벌크 실리콘)상에 형성된 소자에 비해 레이아웃 면적이 작다. 한편, SOI MOSFET는 3개의 단자(게이트, 드레인 및 소스)만을 갖는 반면, 벌크 Si 소자는 4개의 단자(게이트, 드레인, 소스 및 기판)을 필요로 한다. 이 때문에, SOI MOSFET는 기판 부유 소자(floating body device)로서 동작한다.
도 4(a) 및 도 4(b)는 종래에 1의 MOSFET의 개략 단면과 그의 등가회로를 보인 도면이다. 도 4(a)는 SOI MOSFET의 개략 단면도 및 그의 등가회로를 보인 것이고, 도 4(b)는 Bulk NMOSFET의 개략 단면도 및 그의 등가회로를 보인 것이다.
또한, 도 4(a) 및 도 4(b)에 보인 등가회로는 기생 바이폴라 NPN트랜지스터를 나타내며, 충돌전리 전류발생기 Ii를 포함한다.
상기 Bulk NMOSFET의 경우, 바이폴라 트랜지스터의 베이스 단자 B는 기판 단자 B에 결합되고, 기판/소스 접합은 역바이어스 되며, 그 결과, 바이폴라 트랜지스터는 MOSFET 동작에 대해 대단히 작은 효과만 갖는다.
상기 SOI MOSFET에 있어서, 기생 바이폴라의 베이스는 트랜지스터의 보디(플로팅)이다. 통상의 동작에 있어서, 드레인 접합에서 발생된 충돌 전리 전류는 상기 기생 바이폴라 트랜지스터에 대한 베이스 전류로 작용하여, 정(positive)의 피드백 효과를 발생하고, 소자의 전기적 특성을 저하시키며, 특히 단채널 효과 및 드레인/소스간 항복전압을 저하시킨다. 이 기생 바이플라 트랜지스터는 소자의 집적도를 크게 제한시킨다.
서브-하프미크론(sub-halfmicron) 이하의 채널 사이즈(채널길이 0.35㎛)를 갖는 SOI NMOS FET에 있어서, 드레인/소스간 항복전압은 약 BVdss ≒ 2.5V가 보통이다. 그 결과, 최대 전원전압 Vddmax ≒ 2V로 되어야 한다. 이는 Vdd ≒ 3V 사양의 SOI MOSFET의 사용을 저해한다.
이 제한을 개선하는 방법은 다음과 같다.
종래예 1에 의한 SOI MOSFET의 경우, 이 방법은 보다 두꺼운 톱 Si박상에 SOI MOSFET를 형성하고, 채널영역을 고정하기 위해 보디 콘택트를 사용하여 포텐셜을 고정하는 방법이다. 이 소자는 벌크 Si소자와 같이 기능하고, 기판 부유 효과 및 기생 바이폴라 효과를 억제하여, 드레인/소스간 항복전압의 저하를 방지한다.
종래예 2로서의 MOSFET는 일본 특허공개공보 5-218425호에 기재되어 있다.
도 5(a)는 종래예 2의 MOSFET의 개략 단면도이고, 도 5(b)는 드레인전류-전압 특성을 보인 그래프이다. 이 소자는 공통 드레인(도 5(a)에서 부호 13)을 전기적으로 부유시킨 상태로 2개의 SOI MOSFET를 직렬로 접속함으로써 구성된다. 각 MOSFET의 채널길이는 도 5(a)에 보인 바와 같이 d이다.
보다 상세히 설명하면, 상기 소자는 실리콘기판(11)상에 형성된 절연막(12)상의 N형 액티브 영역(부유 N형 영역)(13) 및 상기 N형 액티브 영역을 협지하는 P형 액티브 영역(14, 15)를 구비한다. N형 드레인 영역(19)위의 접합 근방에 생성된 전자-정공쌍중, P형을 수반하는 캐리어는 N형 액티브 영역(13)으로 주입된다. 상기 N형 액티브 영역(13)의 불순물농도는 전형적으로 N형 소스영역(18)보다 4자리 낮기 때문에, 역주입되는 N형 캐리어의 양이 극도로 억제된다. 부호 17, 20, 21, 22는 게이트 전극, 절연막, 소스전극 및 드레인전극을 각각 나타낸다.
따라서, 종래예 2에 다른 MOSFET는, 기생 바이폴라 효과로 인한 소스와 드레인영역간의 항복전압의 열화를 억제한다. 도 5(b)는 도 5(a)에 보인 MOSFET의 구성에 있어서 L1 = L2 = 0.35㎛로 되도록 게이트길이가 조정될때의 드레인 전류-전압 특성(Id-Vds)을 보인 도면이다.
종래예 3으로서의 MOSFET는, M. H. Gao외, 실온 및 액체 베릴륨온도에 있어서의 SOI MOSFET의 킹크를 억제하기 위한 듀얼 MOSFET구조 (1990년 IEEE SOI회의, 13-14페이지)에 기재되어 있다.
도 6(a)∼6(d)는, 상기 종래예 3의 MOSFET의 개략적 단면, 레이아웃, 및 드레인전류-전압특성을 나타내는 도면이다. 기본적으로는, 2개의 MOSFET가 직렬로 전기적으로 접속된 구성으로, 도 5(a)에 보인 MOSFET의 구성과 동등하다.
구체적으로 설명하면, 도 6(a)는 2개의 MOSFET가 직렬 접속된 듀얼 소자의 개략 단면도를 나타낸다. 도 6(b)는 상기 듀얼소자의 레이아웃을 보인 평면도이고, 도 6(b)는 싱글 조사의 드레인전류-전압특성(점선으로 표시)와 듀얼소자의 드레인전류-전압특성(실선으로 표시)을 보인 도면이다.
도 6(c)에 보인 점성의 드레인전류-전압특성으로 보인 바와 같이, 입력게이트 전압 Vgs에 대한 드레인의 포화전류 Id가, 어떤 소스-드레인 전압 Vds에서 갑자기 증가하는 것을 킹크효과라 한다. 이 킹크효과는, 드레인에 인접하는 톱채널이 소스-드레인 펀치스루 영역으로 들어갈때 발생한다.
도 6(c)에 실선으로 보인 드레인전류-전압특성은, 일방의 트랜지스터의 채널 길이를 크게 함으로써, 킹크효과를 감소시키고 있다.
도 6(d)는 2소자의 게이트폭, L1 = 0.8㎛, L2 = 0.35㎛로 설정시의 드레인 전류-전압특성으로, 드레인전류-전압특성에 있어서의 킹크효과(킹크 전류)를 감소시키고 있다.
그러나, 상기 종래예 1-3의 SOI MOSFET 구조는, 고밀도 집적회로에 있어서의 사용을 한정하는 결점이 있다.
(1) 종래예 1에 있어서, 두꺼운 톱 Si막상에 형성된 SOI MOSFET는, 단채널효과를 조정한다. 또한, 보디 콘택트의 필요성은 레이아웃을 복잡하게 하여 소자면적을 증가시킨다.
(2) 종래예 2에 있어서, 도 5(a)에 보인 MOSFET는, 서브미크론 채널길이의 소자에 장비하는 것이 곤란한다.
2-1) 0.35㎛의 게이트길이의 소자에 대해서는, 각각의 P형 영역(14, 15)의 채널길이는, d ≒ 0.1㎛로 되는 것으로 판단된다. 이 채널길이는 N+형 불순물의 수평 방향의 확산에 필적하기 때문에, 제어가 극히 곤란하여 전기적 특성이 불균일하게 되기 쉽다.
2-2) 종래예 2의 MOSFET는, P형 영역(14, 15)에 대해 동일 채널길이(L1 = L2 = 0.35㎛)로 형성되고, 또한 Vth1/Vth2 = 1로 설정되기 때문에, 드레인전류-전압특성에 있어서, 대단히 큰 킹크전류가 발생하는 것이 실험적으로 발견되었다(도 5(b)참조).
3) 종래예 3에 있어서, 도 6(b)에 보인 바와 같이, 듀얼 소자의 트랜지스터의 채널길이를 조절함으로써, 킹크효과를 감소시킬 수 있다. 이는, 채널길이가 커지면 Id가 감소하여 트랜지스터의 구동전류가 감소하기 때문이다. 그러나, 이 구조에 있어서의 게이트 길이는 (L1/L2 = 0.8㎛/0.35㎛)로서, L2를 최소 사이즈로 하더라도, L1은 큰 치수(비(非)최소 사이즈)로 되기 때문에 소자 면적이 증대하는 문제가 있다.
본 발명은 이와 같은 점을 감안하여 이루어진 것으로, 예컨대 소스-드레인간 내압의 증대, 드레인전류-전압특성에 있어서의 킹크효과의 억제, 소자면적의 축소화를 가능케하여 고밀도 집적회로에 적용가능한 SOI MOSFET를 제공한다.
본 발명은, SOI 기판상에 형성된 제 1 도전형의 얕은 톱 반도체층; 상기 톱 반도체층에 서로 이격되어 배치된 제 2 도전형의 소스영역 및 드레인영역; N형 MOSFET에 있어서는 N+형 소스영역과 N+형 드레인영역간에 개재되고, P형 제 1 채널영역, N+형 플로팅영역, 및 P형 제 2 채널영역이 이 순서로 자기정합적으로 형성되거나, 또는 P형 MOSFET에 있어서는 P+형 소스영역과 P+형 드레인영역간에 개재되고, N형 제 1 채널영역, P+형 플로팅영역, 및 N형 제 2 채널영역이 이 순서로 자기정합적으로 형성되며, ; 상기 제 1 및 제 2 채널영역을 제어하는 2개의 게이트전극을 구비하고, 상기 드레인영역에 인접하는 상기 제 2 채널영역의 도핑농도는, 상기 소스영역에 인접하는 상기 제 1 채널영역의 도핑농도보다 낮게 설정되는 것을 특징으로 하는 SOI MOS 전계효과 트랜지스터를 제공한다.
본 발명은, 소스-드레인간 내압의 증대, 드레인전류-전압특성에 있어서의 킹크효과의 억제가 가능한 SOI MOSFET를 제공한다.
본 발명에 의하면, SOI MOSFET를 2개의 채널영역을 갖는 듀얼트랜지스터로 구성함으로써, 항복전압(소스-드레인간 내압)을 증대시킬 수 있다. 상기 드레인영역에 인접하는 상기 제 2 채널영역의 도핑농도는, 상기 소스영역에 인접하는 상기 제 1 채널영역의 도핑농도보다 낮게 하여, 드레인전류-전압특성(Id-Vds)에 있어서의 킹크효과를 억제한다.
상기 제 1 및 제 2 채널영역의 도핑농도의 조정에 의해, 상기 제 1 채널영역의 임계전압 Vth1보다 상기 제 2 채널영역의 임계전압 Vth2를 낮게 설정하는 것이 바람직하다. 상기 구성에 의하면, 드레인전류-전압특성에 있어서의 킹크효과를 억제할 수 있다.
상기 제 2 채널영역의 임계전압 Vth2에 대한 상기 제 1 채널영역의 임계전압 Vth1의 비 Vth1/Vth2가 4이상으로 설정되는 것이 바람직하다.
상기 구성에 의하면, 드레인전류-전압특성에 있어서의 킹크효과를 배제할 수 있다.
상기 제 2 채널영역은, 도핑되지 않은 인트린식(intrinsic)형 채널로 형성되는 것이 바람직하다. 상기 구성에 의하면, 제 2 채널영역의 도핑농도는, 예컨대 1 × 1014cm-3이하로 설정하고, 제 1 채널영역은, 통상, 도핑농도(약 2 × 1017cm-3(보론)의 채널길이로 형성함으로써, 상기 제 2 채널영역의 임계전압 Vth2를 상기 제 1 채널영역의 임계전압 Vth1보다 낮게 설정할 수 있다.
상기 제 1 및 제 2 채널영역 채널길이가 같게 형성되는 것이 바람직하다. 상기 구성에 의하면, 제 1 및 제 2 채널영역 채널길이를 동일하게 최소 사이즈로 형성함으로써, SOI MOSFET의 소자면적을 축소할 수 있다.
도 1은 본 실시예에 의한 SOI MOSFET의 구성을 보인 도면이다.
도 2(a), 도 2(b)는 본 실시예에 의한 SOI MOSFET의 킹크(kink) 전류 Ik와 임계전압비의 관계를 보인 도면이다.
도 3은 본 실시예에 의한 SOI MOSFET의 트레인 전류-전압특성을 보인 도면이다.
도 4(a), 도 4(b)는 종래예 1의 MOSFET의 구성 단면과 그의 등가회로를 보인 도면이다.
도 5(a), 도 5(b)는 종래예 2의 MOSFET의 구성 단면과 드레인전류-전압특성을 보인 도면이다.
도 6(a)∼도 6(d)는 종래예 3의 MOSFET의 구성 단면, 레이아웃 및 드레인전류-전압특성을 보인 도면이다.
이하, 도시한 실시예에 따라 본 발명을 상세히 설명한다. 그러나, 이에 의해 본 발명이 한정되는 것은 아니다.
도 1은 본 실시예의 SOI MOSFET의 구성을 보인 단면도이다. 도 1에 있어서, 부호 1은 실리콘기판, 2는 두꺼운 Tbox(통상 50nm∼500nm)의 매립산화물로서, 실리콘 기판(1)상에 형성된다.
부호 3은 활성트랜지스터의 각 영역이 형성되는 톱 Si층이고, 매립산화물(2)상에 형성된다. 부호 4a,4b는 폴리Si층, MoSi2(몰리브덴 실리콘), WSi2(텅스텐 실리콘)등의 내열성금속으로 형성되는 게이트전극이다. 부호 5는 소스영역, 6은 드레인영역으로, 접속간(interconnect) 저항을 감소시키기 위해 고농도로 도핑되어 있다.
N형 MOSFET의 경우에는, 소스영역(5)과 드레인영역(6)은 N+형으로서 형성된다. P형 제 1 채널영역(7), N+형 플로팅영역(9), i형 제 2 채널영역(8)은 이 순서로 상기 N+형 소스(5)와 드레인영역(6)간에 자기정합적으로 형성된다.
P형 MOSFET의 경우에, 소스영역(5)과 드레인영역(6)은 P+형으로서 형성된다. N형 제 1 채널영역(7), P+형 플로팅영역(9), i형 제 2 채널영역(8)은 이 순서로 상기 P+형 소스(5)와 드레인영역(6)간에 자기정합적으로 형성된다.
도 1에 보인 바와 같이, 게이트전극은 2개의 게이트전극(4a, 4b)로 분리되고, 분리된 게이트전극(4a, 4b)은 소스영역(5) 및 드레인영역(6)과 동일한 도전형의 플로팅영역(9)에 의해 분리된 2개의 채널영역(7,8)을 제어한다.
소스영역(5)에 인접하는 채널영역(7)은, 소스영역(5)과 반대의 도전형(N형 MOSFET의 경우에는 P형)이고, 통상의 도핑레벨은 약 2 × 1017cm-3(보론)이다.
드레인영역(6)에 인접하는 채널영역(8)은, 채널영역(7)에 비해 대단히 낮게 도핑되어 있으나, 인트린식형(i형)으로 형성되고, 채널영역(8)에 있어서의 도핑레벨은 1 × 1014cm-3이하이다.
부유영역(9)은, 소스영역(5) 및 드레인영역(6)과 자기정합적으로 형성된다. 도핑레벨은 마찬가지로 1 × 1020cm-3이다. 또한, 부유영역(9)의 폭은 약 0.4㎛이다.
MOSFET의 구조는 자기정합적으로 형성되기 때문에, 불순물이 수평방향으로 확산하기가 어렵기 때문에, 소자 특성이 용이하게 제어되고 재현성이 좋다.
이 소자 구조는, 전기적으로 2개의 MOSFET의 직렬접속으로 기능한다. 그 점에서, 도 5에 보인 종래예 2나 도 6에 보인 종래예 3의 SOI MOSFET의 구성과 유사하나, 본 실시예의 MOSFET는 이하와 같이 구성된다.
(1) 동일한 최소 게이트 길이의 채널영역(하프 트랜지스터)를 접속한 분리 게이트 구조의 MOSFET로 구성함으로써 소자 면적을 최소화한다.
예컨대, W의 폭의 트랜지스터에 있어서, 동일한 구동전류하에 게이트전압 Vgs = 드레인 전압 = 4V로 드레인전류 Id = 6mA를 얻은 것으로 가정한다. 이 드레인전류 Id = 6mA를 달성하기 위해;
도 6에 보인 종래예 3에 있어서, L1 = 0.8㎛, L2 = 0.35㎛, Wn = 0.4㎛, Id = 6mA에 필요한 W = 14㎛로 하면, 면적 = (L1 + L2 + Wn) × W이기 때문에, 종래예 3의 면적 = 21.7㎛2으로 된다.
도 1에 보인 본 발명의 실시예에서는, L1 = 0.35㎛, L2 = 0.35㎛, Wn = 0.4㎛, Id = 6mA에 필요한 W = 10㎛로 하면, 본 실시예의 면적 = 11㎛2로 된다. 따라서, 면적을 약 절반으로 축소할 수 있다. 이 때문에, 소면적으로, 높은 소스-드레인간의 펀치스루 항복전압을 갖는 MOSFET를 실현할 수 있다.
(2) 드레인영역(6)에 인접하는 채널영역(8)은, 저도핑영역, 또는 인트린식형으로 형성된다.
(3) 소스영역(5)에 인접하는 채널영역(7)의 도핑농도를 제어하여, 2개의 임계전압을 Vth1 Vth2로 되도록 억제함으로써, Idsat2 Idsat1으로 조건이 얻어진다.
본 실시예에 있어서, 채널영역(7)의 임계전압 Vth1 = 0.4V, 채널영역(8)의 임계전압 Vth2 = 0.1V로 조절되어 있다.
이에 따라, 드레인전류-전압특성에 있어서의 킹크전류를 제어하고, 또한 펀치스루 항복전압(소스-드레인간 내압)의 증대를 기할 수 있다.
그 이유는, 킹크효과를 감소시키거나 또는 배제하기 위해서는, 트랜지스터 T1의 포화전류 Idsat1은 드레인에 인접하는 트랜지스터 T2의 포화전류 Idsat2보다 작게 되어야 한다.
Idsat2 Idsat1 의 경우, 트랜지스터 T2가 애벌런시(또는 펀치스루) 모드에서 동작하고, 트랜지스터 T1의 Idsat1이 포화될 때, 킹크전류 Ik가 발생한다(도 2(a)참조).
Idsat2 Idsat1의 경우, 트랜지스터 T1의 Idsat1이 포화하고 있는 동안, 트랜지스터 T2는 항시 3극관(Triode), 도는 포화영역에서 동작하고 있기 때문에 킹크전류는 발생하지 않는다.
도 2(a) 및 도 2(b)는 본 실시예의 SOI MOSFET의 킹크전류 Ik와 임계전압비 Vth1/Vth2의 관계를 보인 도면이다.
도 2(a)는 게이트길이 L1 = L2 = 0.35㎛인 분리 게이트구조의 SOI MOSFET의 드레인전류-전압특성에 있어서의 킹크전류 Ik를 보인 도면이다.
도 2(b)에 보인 바와 같이, 킹크전류 Ik를 감소시키기 위해, 양 채널영역(7 ,8)의 임계전압 Vth1, Vth2는 Vth1 Vth2의 관계를 만족해야 되고, 특히 Vth1/Vth2비가 4이상으로 되는 것이 효과적임을 이해할 수 있다.
본 실시에에서, 채널영역(7)의 임계전압 Vth1 = 0.4V, 채널영역(8)의 임계전압 Vth2 = 0.1V로 조절되어 있다.
도 3은 본 실시예의 SOI MOSFET의 드레인전류-전압특성을 보인 도면이다. 이 도 3은 게이트길이 L1 = L2 = 0.35㎛인 분리 게이트구조의 SOI MOSFET의 드레인전류-전압특성을 보인 도면으로, 킹크효과가 제거된다.
소스영역(5)에 인접하는 채널영역(7)은 약 2 × 1117cm-3(보론)의 농도로 도핑되는 한편, 드레인영역(6)에 인접하는 채널영역(8)은 도핑되지 않거나 인트린식형으로 형성됨으로써, 드레인영역(6)에 인접하는 채널영역(8)(하프 트랜지스터)가, 소스영역(5)에 인접하는 채널영역(7)(하프 트랜지스터)보다 높은 전류로 구동되도록 구성된다.
상기 구성에 의하면, 듀얼 도핑된(dual-doped) 채널영역이 다른 게이트전극 전위로 제어되는 SOI MOS 전계효과 트랜지스터를 제공할 수 있다.
드레인영역에 인접하는 저도핑의 채널영역과, 소스영역에 인접하는 채널영역의 도핑농도를 제어함으로써, 구동전류를 감소시키지 않고 킹크효과를 억제할 수 있다.
이 구조는 종래에 비해 작은 소자면적으로, 높은 소스-드레인간 펀치스루 전압을 갖는 트랜지스터를 실현할 수 있고, 또한 높은 구동전류를 달성할 수 있다.
따라서, 이 트랜지스터구조는 일반적인 IC의 응용에 필요한 고전압 인터페이스 회로를 실현하기에 유용하다. 또한 IC의 저전압 SOI회로, I/O회로 등의 각 회로를 독립적으로 최적화할 수 있다.
MOSFET의 각 영역의 형성에 있어서, 횡방향의 확산으로 폭을 제어하는 것이 아니고, 자기정합적으로 형성하기 때문에 소자특성의 재현성이 양호하다.
따라서, 본 발명에 의하면, 소스-드레인간에 2개의 채널영역을 형성하여 소스-드레인간의 내압을 증대하고, 이 2개의 채널영역의 도핑농도를 각각 제어함으로써 2개의 채널영역의 임계전압을 조정하여 드레인전류-전압특성에 있어서의 킹크효과를 억제할 수 있다.

Claims (6)

  1. SOI 기판상에 형성된 제 1 도전형의 얕은 톱(top) 반도체층;
    상기 톱 반도체층에 서로 이격되어 배치된 제 2 도전형의 소스영역 및 드레인 영역;
    N형 MOSFET에 있어서는 N+형 소스영역과 N+형 드레인영역간에 개재되고, P형 제 1 채널영역, N+형 플로팅영역, 및 P형 제 2 채널영역이 이 순서로 자기정합적으로 형성되거나, 또는
    P형 MOSFET에 있어서는 P+형 소스영역과 P+형 드레인영역간에 개재되고, N형 제 1 채널영역, P+형 플로팅영역, 및 N형 제 2 채널영역이 이 순서로 자기정합적으로 형성되며;
    상기 제 1 및 제 2 채널영역을 제어하는 2개의 게이트전극을 구비하고,
    상기 드레인영역에 인접하는 상기 제 2 채널영역의 도핑농도는, 상기 소스영역에 인접하는 상기 제 1 채널영역의 도핑농도보다 낮게 설정되는 것을 특징으로 하는 SOI MOS 전계효과 트랜지스터.
  2. 제 1항에 있어서, 상기 제 2 채널영역의 임계전압 Vth2이 상기 제 1 채널영역의 임계전압 Vth1보다 낮게 설정되도록, 상기 제 1 및 제 2 채널영역의 도핑농도가 설정되는 것을 특징으로 하는 SOI MOS 전계효과 트랜지스터.
  3. 제 2항에 있어서, 상기 제 2 채널영역의 임계전압 Vth2에 대한 상기 제 1 채널영역의 임계전압 Vth1의 비 Vth1/Vth2가 4이상으로 설정되도록, 상기 제 1 및 제 2 채널영역의 도핑농도가 설정되는 것을 특징으로 하는 SOI MOS 전계효과 트랜지스터.
  4. 제 1항에 있어서, 상기 제 1 채널영역의 도핑농도가 약 1 × 1017cm-3이상으로 설정되고, 상기 제 2 채널영역의 도핑농도가 약 1 × 1016cm-3이하로 설정되는 것을 특징으로 하는 SOI MOS 전계효과 트랜지스터.
  5. 제 1항에 있어서, 상기 제 2 채널영역은, 도핑되지 않은 인트린식형 채널을 포함하는 것을 특징으로 하는 SOI MOS 전계효과 트랜지스터.
  6. 제 1항에 있어서, 상기 제 1 및 제 2 채널영역의 채널길이가 동일한 것을 특징으로 하는 SOI MOS 전계효과 트랜지스터.
KR1019970080790A 1997-01-20 1997-12-31 Soimos전계효과트랜지스터 KR100297666B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP00787397A JP3353875B2 (ja) 1997-01-20 1997-01-20 Ｓｏｉ・ｍｏｓ電界効果トランジスタ
JP97-007873 1997-01-20

Publications (2)

Publication Number Publication Date
KR19980070304A true KR19980070304A (ko) 1998-10-26
KR100297666B1 KR100297666B1 (ko) 2001-10-25

Family

ID=11677752

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970080790A KR100297666B1 (ko) 1997-01-20 1997-12-31 Soimos전계효과트랜지스터

Country Status (6)

Country Link
US (1) US6204534B1 (ko)
EP (1) EP0854519B1 (ko)
JP (1) JP3353875B2 (ko)
KR (1) KR100297666B1 (ko)
DE (1) DE69724578T2 (ko)
TW (1) TW379452B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6387739B1 (en) * 1998-08-07 2002-05-14 International Business Machines Corporation Method and improved SOI body contact structure for transistors
US7013305B2 (en) 2001-10-01 2006-03-14 International Business Machines Corporation Managing the state of coupling facility structures, detecting by one or more systems coupled to the coupling facility, the suspended state of the duplexed command, detecting being independent of message exchange
JP3408762B2 (ja) * 1998-12-03 2003-05-19 シャープ株式会社 Ｓｏｉ構造の半導体装置及びその製造方法
FR2789519B1 (fr) * 1999-02-05 2003-03-28 Commissariat Energie Atomique Transistor mos a tension de seuil dynamique equipe d'un limiteur de courant, et procede de realisation d'un tel transistor
US6512504B1 (en) 1999-04-27 2003-01-28 Semiconductor Energy Laborayory Co., Ltd. Electronic device and electronic apparatus
US8853696B1 (en) * 1999-06-04 2014-10-07 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and electronic device
JP5210473B2 (ja) 1999-06-21 2013-06-12 株式会社半導体エネルギー研究所 表示装置
US6609214B1 (en) 1999-08-23 2003-08-19 International Business Machines Corporation Method, system and program products for copying coupling facility structures
US6414340B1 (en) * 1999-11-04 2002-07-02 Raytheon Company Field effect transistor and method for making the same
US7112844B2 (en) * 2001-04-19 2006-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN1965404B (zh) 2004-06-09 2010-05-26 株式会社瑞萨科技 半导体存储装置
US20070210380A1 (en) * 2006-03-10 2007-09-13 Jin-Yuan Lee Body connection structure for soi mos transistor
JP2007287945A (ja) * 2006-04-18 2007-11-01 Mitsubishi Electric Corp 薄膜トランジスタ
TW200805866A (en) * 2006-07-04 2008-01-16 Powertech Ind Ltd Charger for current socket and power transmission method
JP2008135605A (ja) * 2006-11-29 2008-06-12 Seiko Epson Corp 半導体装置および電気光学装置
TWI319625B (en) * 2006-11-30 2010-01-11 Tpo Displays Corp Image display system and manufacturing method of multi-gates thin film transistor
US9306050B2 (en) * 2009-06-26 2016-04-05 Cornell University III-V semiconductor structures including aluminum-silicon nitride passivation
US9741857B2 (en) * 2015-08-07 2017-08-22 Ahmad Tarakji Approach for an area-efficient and scalable CMOS performance based on advanced Silicon-On-Insulator (SOI), Silicon-On-Sapphire (SOS) and Silicon-On-Nothing (SON) technologies
US10714623B2 (en) * 2015-08-07 2020-07-14 Ahmad Houssam Tarakji Approach for an area-efficient and scalable CMOS performance based on advanced silicon-on-insulator (SOI), silicon-on-sapphire (SOS) and silicon-on-nothing (SON) technologies

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5433679A (en) * 1977-08-22 1979-03-12 Agency Of Ind Science & Technol Semiconductor intergrated circuit on insulation substrate
US4845047A (en) * 1987-06-25 1989-07-04 Texas Instruments Incorporated Threshold adjustment method for an IGFET
DE3732611A1 (de) 1987-09-28 1989-04-06 Siemens Ag Verfahren zur herstellung eines implantierten source-/drain-anschlusses fuer einen kurzkanal-mos-transistor
US4907041A (en) * 1988-09-16 1990-03-06 Xerox Corporation Intra-gate offset high voltage thin film transistor with misalignment immunity
US5245207A (en) * 1989-04-21 1993-09-14 Nobuo Mikoshiba Integrated circuit
NL9000736A (nl) * 1990-03-28 1991-10-16 Imec Inter Uni Micro Electr Circuitelement met eliminatie van kink-effect.
US5272369A (en) * 1990-03-28 1993-12-21 Interuniversitair Micro-Elektronica Centrum Vzw Circuit element with elimination of kink effect
DE69128876T2 (de) * 1990-11-30 1998-08-06 Sharp Kk Dünnfilm-Halbleitervorrichtung
JPH04241466A (ja) * 1991-01-16 1992-08-28 Casio Comput Co Ltd 電界効果型トランジスタ
JPH05218425A (ja) 1992-01-31 1993-08-27 Nippon Telegr & Teleph Corp <Ntt> 電界効果型半導体装置およびその製造方法
JPH0661454A (ja) * 1992-08-10 1994-03-04 Hitachi Ltd 半導体集積回路装置
KR0161398B1 (ko) * 1995-03-13 1998-12-01 김광호 고내압 트랜지스터 및 그 제조방법
JP3222380B2 (ja) * 1996-04-25 2001-10-29 シャープ株式会社 電界効果トランジスタ、および、ｃｍｏｓトランジスタ

Also Published As

Publication number Publication date
KR100297666B1 (ko) 2001-10-25
TW379452B (en) 2000-01-11
JPH10209456A (ja) 1998-08-07
US6204534B1 (en) 2001-03-20
DE69724578D1 (de) 2003-10-09
JP3353875B2 (ja) 2002-12-03
EP0854519A1 (en) 1998-07-22
DE69724578T2 (de) 2004-07-29
EP0854519B1 (en) 2003-09-03

Similar Documents

Publication Publication Date Title
KR100297666B1 (ko) Soimos전계효과트랜지스터
US5146298A (en) Device which functions as a lateral double-diffused insulated gate field effect transistor or as a bipolar transistor
US6693326B2 (en) Semiconductor device of SOI structure
US6713794B2 (en) Lateral semiconductor device
JP3158738B2 (ja) 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路
KR100259181B1 (ko) 전계 효과 트랜지스터 및 cmos 소자
US5821575A (en) Compact self-aligned body contact silicon-on-insulator transistor
US6033948A (en) Method of making high voltage metal oxide silicon field effect transistor
US4819043A (en) MOSFET with reduced short channel effect
US20010045602A1 (en) A partially depleted soi based tft
JP3110262B2 (ja) 半導体装置及び半導体装置のオペレーティング方法
US5338965A (en) High voltage structures with oxide isolated source and RESURF drift region in bulk silicon
US5963409A (en) Input/output electrostatic discharge protection circuit for an integrated circuit (IC)
US6215138B1 (en) Semiconductor device and its fabrication method
JP3456913B2 (ja) 半導体装置
JPS58116776A (ja) 横方向接合形電界効果トランジスタを具える半導体装置
JPH11233788A (ja) 半導体装置
US20120280321A1 (en) Semiconductor device
US7282763B2 (en) Field effect transistor formed on an insulating substrate and integrated circuit thereof
US20030122195A1 (en) Lateral high breakdown voltage MOSFET and device provided therewith
US6841837B2 (en) Semiconductor device
US20020093052A1 (en) Semiconductor device
USRE40705E1 (en) High-breakdown-voltage semiconductor apparatus
CN101040388B (zh) 用于高电压应用的mosfet及其制作方法
JP3230184B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100512

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee