JP2008135605A - 半導体装置および電気光学装置 - Google Patents

Abstract

【課題】キンク効果に起因して薄膜トランジスタの飽和動作領域にソース・ドレイン電流の変動がある場合でも、安定した出力を得ることができる半導体装置および電気光学装置を提供することにある。
【解決手段】薄型トランジスタ１０は、多結晶シリコン膜１ａを能動層としており、高濃度Ｎ型領域１ｃ、低濃度Ｎ型領域１ｄ、第１のチャネル領域１ｅ、低濃度Ｎ型領域１ｆおよび高濃度Ｎ型領域１ｇを備えた第１の薄膜トランジスタ部１０ａと、高濃度Ｎ型領域１ｇ、低濃度Ｎ型領域１ｈ、第２のチャネル領域１ｉ、低濃度Ｎ型領域１ｊおよび高濃度Ｎ型領域１ｋを備えた第２の薄膜トランジスタ部１０ｂとが直列接続されたマルチゲート構造を有している。ドレイン側の第１の薄膜トランジスタ部１０ａのしきい値電圧は、ソース側の第２の薄膜トランジスタ部１０ｂのしきい値電圧よりも低い。
【選択図】図３

Description

本発明は、基板上に形成された多結晶シリコン膜を薄膜トランジスタの能動層に用いた半導体装置および電気光学装置に関するものである。

薄膜トランジスタは、有機エレクトロルミネセンス装置において有機エレクトロルミネッセンス素子に対する電流制御用トランジスタや、オペアンプなどに代表されるアナログ回路を同一基板上に内蔵した液晶装置の構成素子として用いられている。このような用途において、薄膜トランジスタはその飽和特性が利用されているが、薄膜トランジスタの飽和特性は、シリコン基板上に形成されたＭＯＳトランジスタと比較して不完全であり、ドレイン電圧の変化に対してドレイン電流が増加する現象が認められている。このような現象を、図８を参照して説明する。

第１の現象：図８に示すように、薄膜トランジスタでは、ドレイン電圧が高い範囲においてキンク効果と呼ばれる現象により電流が増大し、ドレイン電圧に対するドレイン電流の変化率が大きくなってしまう。かかる現象の発生原因は次のように考えられる。まず、薄膜トランジスタにおいて、ドレイン電圧を上昇させた際にドレイン電圧がピンチオフ点を超えるとドレイン端に比較的大きな電界が集中する。この電界が一定の強度を超えると電界によって加速された電子によってインパクトイオン化が起こり、電子・正孔対が生成する。このようにして生成された正孔は、バルク型のＭＯＳトラジスタの場合には、バルクとしての半導体基板に向かって流れるため、ソース・ドレイン電流には大きな影響を及ぼさない。しかしながら、薄膜トランジスタの場合には、チャネル部の正孔に対するコンタクトが形成されていないため、正孔はチャネル部分に侵入してチャネル部分のポテンシャルを引き下げる結果、電子電流が増加することになる。なお、ドレイン端の電界集中を緩和するために、半導体層においてゲート電極の端部に対峙する領域を低濃度領域としたＬＤＤ（Lightly Doped Drain）構造が採用されることがあるが、かかるＬＤＤ構造だけでは、キンク現象を完全に抑えることはできない。

第２の現象：エンハンスメント型のトランジスタ素子の場合、バルク型のＭＯＳトランジスタでは、Ｖｄｓ＝Ｖｇｓの点よりＶｔｈ分小さなドレイン電圧の動作点がピンチオフ点Ｖｐとなり、ピンチオフ点Ｖｐより大きなソース・ドレイン電圧Ｖｄｓの範囲は飽和領域となる。しかしながら、薄膜トランジスタでは、図８に示すように、ピンチオフ点が不明確であり、線形領域と飽和領域の境界は、比較的広い電圧幅をもって切り替わる特性となっている。その原因としては、薄膜トランジスタのチャネル部のポテンシャルがゲート電圧、ドレイン電圧、ソース電圧の相対的な関係によって決まる構造をしているからであると考えられる。すなわち、ドレイン電圧は、電流経路である半導体層のみならず、ゲート電極に対して逆側に位置する絶縁体中を介しても影響を及ぼすからと考えられる。なお、第１の現象に対する対策として、ＬＤＤ構造を採用した場合、ＬＤＤ領域は、常に寄生抵抗となるためチャネル部に印加される実効的なドレイン電圧が小さくなっていることもその原因である。

第３の現象：薄膜トランジスタにおいて、第１の現象として指摘したソース・ドレイン電流が増大する領域と、第２の現象として指摘したピンチオフ点との間の領域は、飽和領域であるが、図８に示すように、ドレイン電圧に対するドレイン電流の変化率は十分小さいわけではなく定電流動作が期待できないという問題点がある。

このような問題点を解消するための設計的手法としては、以下のような構造を採用することが考えられる。

構造Ａ：薄膜トランジスタのチャネル長を長くすることにより、第３の現象は改善される。またチャネル長を長くすると、ドレイン方向の電界強度が緩和されるので、第１の現象も緩和される。しかしながら、十分な特性を得ようとするとその長さは非常に大きくなってしまい、チャネル長を大きくするとゲート容量が増大するので、回路動作の高周波数特性が劣化する。また、ゲート電圧を変化させて電流を変化させようとする時の感度が低化する。さらに、薄膜トランジスタの占有面積が増大するので、適用範囲が制限される。

構造Ｂ：ドレイン端の電界強度を緩和する目的でドレイン端にＬＤＤ領域を形成することは公知であり、このＬＤＤ領域の不純物濃度を十分低く設定し、長さ寸法を十分長くすることにより、第１の現象を緩和することができる。しかしながら、ＬＤＤ領域は常に寄生抵抗として作用するため、薄膜トランジスタのオン電流を著しく制限することになる。また、実効的なドレイン電圧が小さくなるので、第２の現象が顕著となる。

構造Ｃ：図９（ａ）に示すように、２つの薄膜トランジスタを直列接続し、ドレイン側の薄膜トランジスタのゲートに一定の電圧Ｖbiasを与える。このように構成した場合において、ノード電圧Ｖmをパラメータにして、ソース側のＴＦＴｓと、ドレイン側のＴＦＴｄの電圧電流特性を図示すると、図９（ｂ）に示すようになり、図９（ｂ）において、破線はドレイン電圧ＶｄをＶd₁、Ｖd₂、Ｖd₃、Ｖd₄と変化させた場合のＴＦＴｄの電圧電流特性を示している。図９（ｂ）において、ＴＦＴｓとＴＦＴｄの電圧電流特性の交点が２つの薄膜トランジスタを直列接続した時の動作電流となり、図９（ｃ）に示すように、飽和動作が著しく改善される。これはカスコード接続と呼ばれるＭＯＳアナログ回路では一般的な手法である。しかしながら、このような構成を採用すると、Ｖbiasを生成するための回路が別途、必要であるという問題点と、Ｖgateの入力範囲が限られるという問題点がある。

構造Ｄ：構造Ｃと類似した動作は、図１０（ａ）に示すように、２つの薄膜トランジスタを直列接続するとともに、２つの薄膜トランジスタのゲート同士を電気的に接続することにより、ＶbiasとＶgateとを共通化した場合も得ることができる。このような構成を採用した場合においても、ＶmをパラメータにＴＦＴｓとＴＦＴｄの電圧電流特性を図示すると、図１０（ｂ）に示すようになる。図１０（ｂ）において、破線はＶdを変えた場合のＴＦＴｄの電圧電流特性を示しており、図１０（ｂ）に示す交差点が２つの薄膜トランジスタを直列接続した時の動作電流となり、図１０（ｃ）に示すように、飽和動作が著しく改善される（例えば、非特許文献１、２参照）。

なお、直列接続した２つの薄膜トランジスタのゲート同士を電気的に接続した構造に関しては、ドレイン側のＴＦＴｄにおいてチャネル幅をチャネル長で割った値（Ｗd／Ｌd）を、ソース側のＴＦＴｓにおいてチャネル幅をチャネル長で割った値（Ｗs／Ｌs）より大きくし、さらに、ＴＦＴｓ、ＴＦＴｄがｎ型の場合には、ソース側のＴＦＴｓのしきい値電圧をドレイン側のＴＦＴｄのしきい値電圧よりも低くして、薄膜トランジスタ間のばらつきの影響を抑えることが提案されている（例えば、特許文献１参照）。

また、半導体膜のドレイン側を第１のチャネル部としたＴＦＴｄを形成する一方、半導体膜において第１のチャネル部にソース側で隣接する部分を第２のチャネル部としたＴＦＴｓを形成するとともに、ＴＦＴｓ、ＴＦＴｄがｎ型の場合には、ドレイン側のＴＦＴｄのしきい値電圧をソース側のＴＦＴｓのしきい値電圧よりも低くした構成が提案されている（例えば、特許文献２参照）。
L.Mariucci et al、AM-LCD'03 pp57-60 Woo-Jin Nam et al、IDW'04 pp307-310 特開２００４−３６１４２４号公報

図１０を参照して説明した構造Ｄを採用した場合、ＴＦＴｄの動作点は、ＴＦＴｓのピンチオフ点Ｖpの近傍に限られることは明らかであり、動作点がＴＦＴｓの線形動作範囲に入ると効果が得られない。従って、良好な動作点を得るためには、ＴＦＴｓとＴＦＴｄのＷs／ＬsとＷd／Ｌdの比を最適化する必要がある。

また、薄膜トランジスタでは、元々、ピンチオフ点Ｖp近傍においてＶdsに対するＩdsの傾きが大きいため、第２の現象を解決しようとすると、（Ｗd／Ｌd）／（Ｗs／Ｌs）で求められる比が非常に大きくなってしまい、通常のデザインの範囲でレイアウトすると、ゲート容量が増大して回路動作の高周波数特性が劣化するとともに、薄膜トランジスタの占有面積が増大することになる。

なお、特許文献１に開示の構成は、その目的が相違することもあって、ＴＦＴｓ、ＴＦＴｄがｎ型の場合には、ソース側のＴＦＴｓのしきい値電圧をドレイン側のＴＦＴｄのしきい値電圧よりも低くしているので、薄膜トランジスタのピンチオフ点Ｖpの近傍においてＶdsに対するＩdsの傾きが大きい領域が動作点となってしまうという問題点がある。

一方、特許文献２に開示の構成では、第１のチャネル部においてイオンインパクト化により発生した正孔が容易に第２のチャネル部に移動するため、キンク効果の影響を確実に防止することができないという問題点がある。

以上の問題点に鑑みて、本発明の課題は、キンク効果に起因して薄膜トランジスタの飽和動作領域にソース・ドレイン電流の変動がある場合でも、安定した出力を得ることができる半導体装置および電気光学装置を提供することにある。

上記課題を解決するために、本発明では、基板上に形成された多結晶シリコン膜を能動層として備えた薄膜トランジスタを有する半導体装置において、前記薄膜トランジスタは、前記多結晶シリコン膜のドレイン側位置に第１のチャネル領域を備えた第１の薄膜トランジスタ部と、前記多結晶シリコン膜において前記第１のチャネル領域に対して不純物導入領域を介してソース側で隣接する第２のチャネル領域を備えた第２の薄膜トランジスタ部とを備え、前記第１の薄膜トランジスタ部と前記第２の薄膜トランジスタ部とは導電型が同一であって、前記第１の薄膜トランジスタ部のゲート電極と、前記第２の薄膜トランジスタ部のゲート電極とは電気的に接続され、前記第１の薄膜トランジスタ部のしきい値電圧の絶対値が前記第２の薄膜トランジスタ部のしきい値電圧の絶対値よりも小さいことを特徴とする。

本発明では、ドレイン側の第１の薄膜トランジスタ部と、第１の薄膜トランジスタ部に対してソース側で隣接する第２の薄膜トランジスタ部とを直列接続し、双方のゲート電極を電気的に接続したため、動作点が第２の薄膜トランジスタ部のピンチオフ点近傍となる。従って、キンク効果に起因する飽和領域におけるドレイン電流の変化率を小さくすることができる。また、第１の薄膜トランジスタ部については、しきい値電圧の絶対値を低く設定してあるので、第１の薄膜トランジスタ部と第２の薄膜トランジスタ部とのノード電圧を高く設定した領域に動作点を設定することができ、かかる領域では、ドレイン電流の変化率が小さい。それ故、バイアスを生成する回路を追加しなくても、２つの薄膜トランジスタをカスコード接続した場合と同様、飽和領域におけるドレイン電流の変化率を小さくすることができ、飽和動作を著しく改善することができる。さらに、第１のチャネル領域と第２のチャネル領域との間に不純物導入領域が介在しているので、第１のチャネル部においてイオンインパクト化により発生した正孔が第２のチャネル部に移動することがない。よって、第２の薄膜トランジスタ部のキンク効果の影響を受けることをより確実に防止することができる。

本発明において、前記第１のチャネル領域および前記第２のチャネル領域のうちの少なくとも一方は、前記第１の薄膜トランジスタ部のしきい値電圧の絶対値が前記第２の薄膜トランジスタ部のしきい値電圧の絶対値よりも小さくなるようにチャネルドープされている構成を採用することができる。

本発明において、前記不純物導入領域は、不純物濃度が０．１×１０²⁰ｃｍ^-3以上の高濃度不純物導入領域であることが好ましい。

本発明において、前記第１の薄膜トランジスタ部においてチャネル幅をチャネル長で割ったときの値が、前記第２の薄膜トランジスタ部においてチャネル幅をチャネル長で割ったときの値の４倍以上であることが好ましい。このように構成すると、第１の薄膜トランジスタ部に大電流を流すことができるので、動作点が第２の薄膜トランジスの線形動作範囲に入ることを確実に防止することができる。

本発明において、前記第１の薄膜トランジスタ部および前記第２の薄膜トランジスタ部のうちの少なくとも一方は、チャネル領域に対してドレイン側で隣接する領域に低濃度ドレイン領域を備えていることが好ましい。

本発明において、前記第２の薄膜トランジスタ部に対してソース側には、前記第１の薄膜トランジスタ部と対称に第３の薄膜トランジスタ部が形成されていることが好ましい。このように構成すると、ソース側とドレイン側との間で電圧印加方向が反転した場合でも、同様な動作を実現することができる。この場合でも、第２の薄膜トランジスタ部と第３の薄膜トランジスタ部との合成特性は、単純にチャネル長の長いトランジスタ特性を示すことになるので、本発明の効果を維持することができる。

本発明を適用した半導体装置は、携帯電話機やモバイルコンピュータなどの電子機器に用いられる表示装置や、プリンタヘッドなどに使用される電気光学装置に用いることができ、この場合、前記半導体装置は、複数の画素が形成された素子基板である。このような電気光学装置において、本発明を適用した薄膜トランジスタは、各画素に構成された有機ＥＬ素子の駆動用や、液晶装置において素子基板上の駆動回路にオペアンプなどに代表されるアナログ回路を構成するのに用いられる。これらの用途のうち、有機ＥＬ素子の駆動用に用いると、黒表示時の電流リークが減少しコントラストが向上する。また、表示パネル内部の電源配線の抵抗による電源電圧の変動があっても駆動電流が変化しないため均一な表示が可能となり、より大容量・大型のディスプレイが可能となる。さらに、オペアンプのアナログ回路を構成する要素として用いると線形性がよくオフセットが小さな出力バッファを実現することができる。そのため、高品位の液晶表示装置を提供することができる。またオフセットがあると、それが原因で表示のちらつきや焼きつき現象が発生するが、本発明を適用すると、これらの問題も解決することができる。

以下に、図面を参照して、本発明の実施の形態を説明する。なお、以下の説明に用いた各図では、各層や各部材を図面上で認識可能とするため、各層や各部材毎に縮尺を相違させてある。また、以下の説明では、本発明を適用した薄膜トランジスタを備えた半導体装置として、有機ＥＬ装置の素子基板（半導体装置）において、有機ＥＬ素子を駆動するための薄膜トランジスタに本発明を適用した例を中心に説明する。

［実施の形態１］
（発光装置の全体構成）
図１（ａ）、（ｂ）は、本発明が適用される有機ＥＬ装置の電気的構成を示すブロック図、および電流制御用の薄膜トランジスタの等価回路図である。図１（ａ）に示す発光装置１００は、駆動電流が流れることによって発光する有機ＥＬ素子４０を薄膜トランジスタで駆動制御する装置であり、このタイプの発光装置１００では、有機ＥＬ素子４０が自己発光するため、バックライトを必要とせず、また、視野角依存性が少ないなどの利点がある。

発光装置１００では、素子基板１３上に、複数の走査線１２０と、この走査線１２０の延設方向に対して交差する方向に延設された複数のデータ線１１０と、走査線１２０に並列する複数の共通給電線１３０と、データ線１１０と走査線１２０との交差点に対応する画素１００ａとが構成され、画素１００ａは、画像表示領域にマトリクス状に配置されている。素子基板１３上には、データ線１１０に対して、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ線駆動回路（図示せず）が構成され、走査線１２０に対して、シフトレジスタおよびレベルシフタを備える走査線駆動回路（図示せず）が構成されている。また、複数の画素１００ａの各々には、走査線１２０を介して走査信号がゲート電極に供給される画素スイッチング用の薄膜トランジスタ２０と、この薄膜トランジスタ２０を介してデータ線１１０から供給される画像信号を保持する保持容量３０と、この保持容量３０によって保持された画像信号がゲートに供給される電流制御用の薄膜トランジスタ１０と、薄膜トランジスタ１０を介して共通給電線１３０に電気的に接続したときに共通給電線１３０から駆動電流が流れ込む有機ＥＬ素子４０とが構成されている。

（有機ＥＬ素子および素子基板の構成）
図２は、有機ＥＬ素子を備えた素子基板の断面図である。図２に示すように、素子基板１３において、有機ＥＬ素子４０は、例えば、陽極として機能する画素電極４４と、この画素電極４４からの正孔を注入／輸送する正孔輸送層４６と、有機ＥＬ物質からなる発光層４７（有機機能層）と、電子を注入／輸送する電子注入層４８と、陰極４９とがこの順に積層された構造になっている。発光装置１００が、発光層４７で発光した光を画素電極４４側から出射するボトムエミッション方式の場合には、素子基板１３の基体側から発光光を取り出す。このため、素子基板１３の基体としては、ガラス、石英、樹脂（プラスチック板、プラスチックフィルム）などの透明基板１５が用いられ、透明基板１５としては、ガラス基板が好適である。

また、素子基板１３上には、有機ＥＬ素子４０の下層側に模式的に示すように、図１（ａ）を参照して説明したデータ線１１０、走査線１２０、共通給電線１３０、画素スイッチング用の薄膜トランジスタ１０６、保持容量１３３、電流制御用の薄膜トランジスタ１０７などを備えた回路部１６が形成されている。

（電流制御用の薄膜トランジスタの構成）
図３（ａ）、（ｂ）は、本形態の発光装置に用いた電流制御用の薄膜トランジスタの平面図および断面図である。図４は、本発明を適用した薄膜トランジスタを構成する２つの薄膜トランジスタ部の電圧電流特性を示すグラフである。

本形態では、図１（ａ）に示す電流制御用の薄膜トランジスタ１０を構成するにあたって、図１０（ａ）、（ｂ）、（ｃ）を参照して説明したマルチゲート構造（構造Ｄ）を採用しており、図１（ｂ）に示すように、ドレイン側の薄膜トランジスタ（ＴＦＴｄ）と、ドレイン側の薄膜トランジスタ（ＴＦＴｓ）とを直列接続するとともに、２つの薄膜トランジスタ（ＴＦＴｄ、ＴＦＴｓ）のゲート同士を電気的に接続してある。

このような薄膜トランジスタ１０を構成するにあたって、本形態の素子基板１３（半導体装置）では、図３（ａ）、（ｂ）に示すように、透明基板１５には、シリコン酸化膜やシリコン窒化膜などの下地保護膜（図示せず）が形成されており、その表面側には、島状の多結晶シリコン膜１ａが形成されている。多結晶シリコン膜１ａは、素子基板１３に対してアモルファスシリコン膜を形成した後、レーザアニールやランプアニールなどにより多結晶化された多結晶シリコン膜であり、その表面には、シリコン酸化膜やシリコン窒化膜などのゲート絶縁層２が形成されている。

本形態では、多結晶シリコン膜１ａのドレイン側位置に第１のチャネル領域１ｅを備えたＮチャネル型の第１の薄膜トランジスタ部１０ａが形成されている。また、第１の薄膜トランジスタ部１０ａに対してソース側で隣接する位置には、多結晶シリコン膜１ａにおいて第１のチャネル領域１ｅに対して不純物導入領域１ｚを介してソース側で隣接する位置に第２のチャネル領域１ｉを備えたＮチャネル型の第２の薄膜トランジスタ部１０ｂが形成されており、第１の薄膜トランジスタ部１０ａと第２の薄膜トランジスタ部１０ｂとによって、Ｎチャネル型の薄膜トランジスタ１０が構成されている。第１の薄膜トランジスタ部１０ａ、および第２の薄膜トランジスタ部１０ｂは、各々がゲート絶縁層２の上層にゲート電極３ａ、３ｂを備えているが、ゲート電極３ａ、３ｂ同士は、多結晶シリコン膜１ａの側方位置で互いに繋がって電気的に接続されている。

第１の薄膜トランジスタ部１０ａおよび第２の薄膜トランジスタ部１０ｂは、各々がＬＤＤ構造を有している。このため、多結晶シリコン膜１ａには、ドレイン側からソース側に向かって、高濃度Ｎ型領域１ｃ、低濃度Ｎ型領域１ｄ、第１のチャネル領域１ｅ、低濃度Ｎ型領域１ｆ、高濃度Ｎ型領域１ｇ、低濃度Ｎ型領域１ｈ、第２のチャネル領域１ｉ、低濃度Ｎ型領域１ｊ、高濃度Ｎ型領域１ｋが形成されており、高濃度Ｎ型領域１ｃ、低濃度Ｎ型領域１ｄ、第１のチャネル領域１ｅ、低濃度Ｎ型領域１ｆおよび高濃度Ｎ型領域１ｇによって、第１の薄膜トランジスタ部１０ａが形成され、高濃度Ｎ型領域１ｇ、低濃度Ｎ型領域１ｈ、第２のチャネル領域１ｉ、低濃度Ｎ型領域１ｊおよび高濃度Ｎ型領域１ｋによって、第２の薄膜トランジスタ部１０ｂが形成されている。また、低濃度Ｎ型領域１ｆ、高濃度Ｎ型領域１ｇおよび低濃度Ｎ型領域１ｈによって、不純物導入領域１ｚが形成されており、不純物導入領域１ｚにおいて、高濃度Ｎ型領域１ｇは、第１の薄膜トランジスタ部１０ａと第２の薄膜トランジスタ部１０ｂとのノードとして機能する。

本形態において、低濃度Ｎ型領域１ｄ、１ｆ、１ｈ、１ｊは、ゲート電極３ａ、３ｂをマスクにして、例えば、約０．１×１０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドーズ量で低濃度Ｎ型の不純物イオン（リンイオン）が導入された領域であり、不純物濃度は概ね０．１×１０¹⁸／ｃｍ³〜１０×１０¹⁸／ｃｍ³である。このため、低濃度Ｎ型領域１ｄ、１ｆは、第１の薄膜トランジスタ部１０ａのゲート電極３ａに自己整合的に形成され、低濃度Ｎ型領域１ｈ、１ｊは、第２の薄膜トランジスタ部１０ｂのゲート電極３ｂに自己整合的に形成されている。なお、高濃度Ｎ型領域１ｃ、１ｇ、１ｋは、レジストマスクをマスクにして用いて、約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量で高濃度Ｎ型の不純物イオン（リンイオン）を導入することにより形成された領域であり、不純物濃度は概ね０．１×１０²⁰／ｃｍ³〜約１０×１０²⁰／ｃｍ³である。

ゲート電極３ａ、３ｂの上層には層間絶縁膜４が形成されており、層間絶縁膜４に形成されたコンタクトホール４ａ、４ｂを介して、ドレイン電極６ａが高濃度Ｎ型領域１ｃに電気的に接続し、ソース電極６ｂが高濃度Ｎ型領域１ｋに電気的に接続している。

このように構成した薄膜トランジスタ１０において、第１の薄膜トランジスタ部１０ａの第１のチャネル領域１ｅは、低濃度Ｎ型不純物（リンイオン）によってチャネルドープされている一方、第２の薄膜トランジスタ部１０ａの第２のチャネル領域１ｉは、チャネルドープされていない。このため、第１の薄膜トランジスタ部１０ａのしきい値電圧をＶth-dとし、第２の薄膜トランジスタ部１０ｂのしきい値電圧をＶth-sとしたとき、しきい値電圧Ｖth-d、Ｖth-sの絶対値は以下の関係
｜Ｖth-d｜ ＜ ｜Ｖth-s｜
を有する。なお、第１の薄膜トランジスタ部１０ａおよび第２の薄膜トランジスタ部１０ｂはいずれもＮチャネル型であるため、しきい値電圧Ｖth-d、Ｖth-sの絶対値は以下の関係
Ｖth-d ＜ Ｖth-s
と表わすことができる。

なお、第１のチャネル領域１ｅにおけるリンイオンの濃度は、概ね０．１×１０¹⁷／ｃｍ³〜１×１０¹⁷／ｃｍ³である。

また、本形態では、第１の薄膜トランジスタ部１０ａのチャネル長Ｌａは、第２の薄膜トランジスタ部１０ｂのチャネル長Ｌｂよりも短く、第１の薄膜トランジスタ部１０ａにおいてチャネル幅Ｗａをチャネル長Ｌａで割ったときの値（Ｗａ／Ｌａ）が、第２の薄膜トランジスタ部１０ｂにおいてチャネル幅Ｗｂをチャネル長Ｌｂで割ったときの値（Ｗｂ／Ｌｂ）の４倍以上である。

このように構成した薄膜トランジスタ１０では、図１０を参照して説明した構造Ｄを採用しており、第１の薄膜トランジスタ部１０ａは、図１０（ａ）に示すＴＦＴｄに相当し、第２の薄膜トランジスタ部１０ｂは、図１０（ａ）に示すＴＦＴｓに相当する。また、高濃度Ｎ型領域１ｇは、図１０（ａ）に示すノードに相当し、そのノードの電圧Ｖmをパラメータに第１の薄膜トランジスタ部１０ａ（ＴＦＴｄ）と第２の薄膜トランジスタ部１０ｂ（ＴＦＴｓ）の電圧電流特性を図示すると、図１０（ｂ）に示すようになる。図１０（ｂ）において、破線はＶdを変えた場合のＴＦＴｄの電圧電流特性を示しており、図１０（ｂ）に示す交差点が２つの薄膜トランジスタを直列接続した時の動作電流となり、薄膜トランジスタの動作特性は、概ね、図１０（ｃ）に示すように表わされ、キンク効果を回避でき、飽和動作を改善することができる。

また、本形態では、第１の薄膜トランジスタ部１０ａのしきい値電圧Ｖth-dは、第２の薄膜トランジスタ部１０ｂのしきい値電圧Ｖth-sより低いため、図４に示すように、第１の薄膜トランジスタ部１０ａ（ＴＦＴｄ）の電圧電流特性は、ノードの電圧Ｖmが高い方にシフトする。その結果、第２の薄膜トランジスタ部１０ｂ（ＴＦＴｓ）のピンチオフ点Ｖpの近傍から十分に離れた領域に動作点が位置することになり、かかる領域では、ソース・ドレイン電圧Ｖdsに対するソース・ドレイン電流Ｉdsの傾きが小さい。それ故、電流制御用の薄膜トランジスタ１０では、２つの薄膜トランジスタをカスコード接続を採用した場合と同様、飽和領域におけるドレイン電流の変化率を小さくすることができ、飽和動作を著しく改善することができる。

また、第１の薄膜トランジスタ部１０ａにおいてチャネル幅Ｗａをチャネル長Ｌａで割ったときの値（Ｗａ／Ｌａ）が、第２の薄膜トランジスタ部１０ｂにおいてチャネル幅Ｗｂをチャネル長Ｌｂで割ったときの値（Ｗｂ／Ｌｂ）の４倍以上に設定してあるので、動作点が第２の薄膜トランジスタ部１０ｂの線形動作範囲に入ることがない。

さらに、本形態では、第１の薄膜トランジスタ部１０ａの第１のチャネル領域１ｅと第２の薄膜トランジスタ部１０ｂの第２のチャネル領域１ｉとの間に、高濃度Ｎ型領域１ｇを備えた不純物導入領域１ｚが介在するので、第１のチャネル領域１ｅのドレイン端でインパクトイオン化によって発生した正孔は、不純物導入領域１ｚで再結合し、第２のチャネル領域１ｉに侵入しない。それ故、第２の薄膜トランジスタ部１０ｂのキンク効果の影響を受けることをより確実に防止することができる。

また、第１の薄膜トランジスタ部１０ａのしきい値電圧Ｖth-dを低く設定しすぎると、動作点はさらに大きなＶmの点に移動しすぎ、第２の薄膜トランジスタ部１０ｂにおいてキンク効果が顕著となる点に移るが、本形態では、第１のチャネル領域１ｅにおけるリンイオンの濃度を、概ね０．１×１０¹⁷／ｃｍ³〜１×１０¹⁷／ｃｍ³に設定したので、第２の薄膜トランジスタ部１０ｂのキンク効果の影響を受けず、かつ、ピンチオフ点Ｖpから十分に離れた領域に動作点を設定することができるので、電流制御用の薄膜トランジスタ１０の飽和動作を確実、かつ、著しく改善することができる。

（製造方法）
次に、本形態の薄膜トランジスタの製造方法を説明する。まず、図５（ａ）に示すように、超音波洗浄等により清浄化したガラス製等の透明基板１５を準備した後、必要に応じて、基板温度が１５０〜４５０℃の温度条件下で、プラズマＣＶＤ法などの方法により、透明基板１５の全面にシリコン酸化膜からなる下地保護膜（図示せず）を形成する。

次に、基板温度が１５０〜４５０℃の温度条件下で、透明基板１５の全面に、非晶質のシリコン膜をプラズマＣＶＤ法により、例えば、４０〜５０ｎｍの厚さに形成した後、レーザアニール法や急速加熱法などにより、シリコン膜を多結晶化させる。次に、フォトリソグラフィ技術を用いてシリコン膜をパターニングし、島状の多結晶シリコン膜１ａを形成する。

次に、図５（ｂ）に示すように、ＣＶＤ法などを用いて、多結晶シリコン膜１ａの表面に、厚さが例えば７５ｎｍのシリコン酸化膜からなるゲート絶縁層２を形成する。

次に、図５（ｃ）に示す高濃度不純物工程において、ゲート絶縁層２の上層にレジストマスク９ａ、９ｂを形成した後、高濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量で多結晶シリコン１ａに導入し、次に、レジストマスク９ａ、９ｂを除去する。ここで、レジスト９ａは、図３に示す低濃度Ｎ型領域１ｄ、１ｆおよび第１のチャネル領域１ｅを形成すべき領域と重なる位置に形成され、レジスト９ｂは、図３に示す低濃度Ｎ型領域１ｈ、１ｊおよび第２のチャネル領域１ｉを形成すべき領域と重なる位置に形成される。従って、多結晶シリコン膜１ａには、高濃度Ｎ型領域１ｃ、１ｇ、１ｋが形成される。

次に、図５（ｄ）に示すチャネルドープ工程において、ゲート絶縁層２の上層にレジストマスク９ｄを形成した後、低濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０¹²／ｃｍ²〜１×１０¹²／ｃｍ²のドーズ量で多結晶シリコン１ａに導入し、次に、レジストマスク９ｄを除去する。ここで、レジスト９ｄは、図３に示す第２のチャネル領域１ｉを形成すべき領域を含む領域と重なる位置に形成され、低濃度Ｎ型領域１ｄ、１ｆおよび第１のチャネル領域１ｅを形成すべき領域と重なる位置には形成されない。従って、多結晶シリコン膜１ａのうち、図３に示す第１のチャネル領域１ｅを形成すべき領域は、ボロンイオンによってチャネルドープされる。

次に、図５（ｅ）に示すゲート電極形成工程において、透明基板１５の表面全体にモリブデン膜、アルミニウム膜、チタン膜、タングステン膜、タンタル膜、あるいはそれらの積層膜などの金属膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、ゲート電極３ａ、３ｂを形成する。ここで、ゲート電極３ａは、図３に示す第１のチャネル領域１ｅを形成すべき領域と重なる位置に形成され、ゲート電極３ｂは、図３に示す第２のチャネル領域１ｉを形成すべき領域と重なる位置に形成される。

次に、図５（ｆ）に示す低濃度不純物導入工程において、ゲート電極３ａ、３ｂをマスクにして、低濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドーズ量で多結晶シリコン１ａに導入する。その結果、ゲート電極３ａ、３ｂに対して自己整合的に低濃度Ｎ型領域１ｄ、１ｆ、１ｈ、１ｊが形成されるとともに、ゲート電極３ａ、３ｂで覆われていた領域に第１のチャネル領域１ｅ、および第２のチャネル領域１ｉが形成される。

このようにして、薄膜トランジスタ１０（第１の薄膜トランジスタ部１０ａおよび第２の薄膜トランジスタ部１０ｂ）を形成する。また、不純物を導入した後、素子基板１０を加熱して、導入した不純物を活性化させる。さらに、イオンシャワードーピングなどを利用して、多結晶シリコン膜１ａに水素イオンを導入して、多結晶シリコン膜１ａに存在していたダングリングボンドを終端化する工程を行ってもよい。

なお、図５（ｃ）に示す高濃度Ｎ型の不純物イオンの導入は、ゲート絶縁層２の形成前に行ってもよく、図５（ｄ）に示すチャネルドープ工程の次、図５（ｅ）に示すゲート電極形成工程の次、あるいは図５（ｆ）に示す低濃度不純物導入工程の次に行ってもよい。

［実施の形態２］
図６は、本発明の実施の形態２に係る発光装置に用いた電流制御用の薄膜トランジスタの構造およびその製造方法を示す説明図である。なお、以下に説明する実施の形態２に係る電流制御用の薄膜トランジスタ１０の基本的な構成は、実施の形態１の構成と共通するので、共通する部分には同一の符号を付してそれらの詳細な説明を省略する。

（構造）
図６（ｅ）に示す電流制御用の薄膜トランジスタ１０も、実施の形態１と同様、図１０（ａ）、（ｂ）、（ｃ）を参照して説明したマルチゲート構造（構造Ｄ）を有しており、透明基板１５に形成された島状の多結晶シリコン膜１ａにおいて、ドレイン側位置には第１のチャネル領域１ｅを備えたＮチャネル型の第１の薄膜トランジスタ部１０ａが形成されている。第１の薄膜トランジスタ部１０ａに対してソース側で隣接する位置には、多結晶シリコン膜１ａにおいて第１のチャネル領域１ｅに対して不純物導入領域１ｚを介してソース側で隣接する位置に第２のチャネル領域１ｉを備えたＮチャネル型の第２の薄膜トランジスタ部１０ｂが形成されている。さらに、第２の薄膜トランジスタ部１０ｂに対してソース側で隣接する位置には、多結晶シリコン膜１ａにおいて第２のチャネル領域１ｉに対して不純物導入領域１ｙを介してソース側で隣接する位置に第３のチャネル領域１ｍを備えたＮチャネル型の第３の薄膜トランジスタ部１０ｃが形成されており、これらの薄膜トランジスタ部１０ａ、１０ｂ、１０ｃが直列接続されて、Ｎチャネル型の薄膜トランジスタ１０が構成されている。ここで、第３の薄膜トランジスタ部１０ｃは、第２の薄膜トランジスタ部１０ｂに対して第１の薄膜トランジスタ部１０ａと対称に形成されている。また、第１の薄膜トランジスタ部１０ａ、第２の薄膜トランジスタ部１０ｂ、および第３の薄膜トランジスタ部１０ｃは、各々がゲート絶縁層２の上層にゲート電極３ａ、３ｂ、３ｃを備えているが、ゲート電極３ａ、３ｂ、３ｃ同士は、多結晶シリコン膜１ａの側方位置で互いに繋がって電気的に接続されている。

第１の薄膜トランジスタ部１０ａ、第２の薄膜トランジスタ部１０ｂ、および第３の薄膜トランジスタ部１０ｃは、各々がＬＤＤ構造を有している。このため、多結晶シリコン膜１ａには、ドレイン側からソース側に向かって、高濃度Ｎ型領域１ｃ、低濃度Ｎ型領域１ｄ、第１のチャネル領域１ｅ、低濃度Ｎ型領域１ｆ、高濃度Ｎ型領域１ｇ、低濃度Ｎ型領域１ｈ、第２のチャネル領域１ｉ、低濃度Ｎ型領域１ｊ、高濃度Ｎ型領域１ｋ、低濃度Ｎ型領域１ｌ、第３のチャネル領域１ｍ、低濃度Ｎ型領域１ｎおよび高濃度Ｎ型領域１ｏが形成されており、高濃度Ｎ型領域１ｃ、低濃度Ｎ型領域１ｄ、第１のチャネル領域１ｅ、低濃度Ｎ型領域１ｆおよび高濃度Ｎ型領域１ｇによって、第１の薄膜トランジスタ部１０ａが形成され、高濃度Ｎ型領域１ｇ、低濃度Ｎ型領域１ｈ、第２のチャネル領域１ｉ、低濃度Ｎ型領域１ｊおよび高濃度Ｎ型領域１ｋによって、第２の薄膜トランジスタ部１０ｂが形成され、高濃度Ｎ型領域１ｋ、低濃度Ｎ型領域１ｌ、第３のチャネル領域１ｍ、低濃度Ｎ型領域１ｎおよび高濃度Ｎ型領域１ｏによって、第３の薄膜トランジスタ部１０ｃが形成されている。また、低濃度Ｎ型領域１ｆ、高濃度Ｎ型領域１ｇおよび低濃度Ｎ型領域１ｈによって、不純物導入領域１ｚが形成されており、不純物導入領域１ｚにおいて、高濃度Ｎ型領域１ｇは、第１の薄膜トランジスタ部１０ａと第２の薄膜トランジスタ部１０ｂとのノードとして機能する。さらに、低濃度Ｎ型領域１ｊ、高濃度Ｎ型領域１ｋおよび低濃度Ｎ型領域１ｌによって、不純物導入領域１ｙが形成されている。

本形態において、低濃度Ｎ型領域１ｄ、１ｆ、１ｈ、１ｊ、１ｌ、１ｎは、ゲート電極３ａ、３ｂ、３ｃをマスクにして、例えば、約０．１×１０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドーズ量で低濃度Ｎ型の不純物イオン（リンイオン）が導入された領域であり、不純物濃度は概ね０．１×１０¹⁸／ｃｍ³〜１０×１０¹⁸／ｃｍ³である。このため、低濃度Ｎ型領域１ｄ、１ｆは、第１の薄膜トランジスタ部１０ａのゲート電極３ａに自己整合的に形成され、低濃度Ｎ型領域１ｈ、１ｊは、第２の薄膜トランジスタ部１０ｂのゲート電極３ｂに自己整合的に形成され、低濃度Ｎ型領域１ｌ、１ｎは、第３の薄膜トランジスタ部１０ｃのゲート電極３ｃに自己整合的に形成されている。なお、高濃度Ｎ型領域１ｃ、１ｇ、１ｋ、１ｏは、レジストマスクをマスクにして用いて、約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量で高濃度Ｎ型の不純物イオン（リンイオン）を導入することにより形成された領域であり、不純物濃度は概ね０．１×１０²⁰／ｃｍ³〜約１０×１０²⁰／ｃｍ³である。

このように構成した薄膜トランジスタ１０において、第１の薄膜トランジスタ部１０ａの第１のチャネル領域１ｅは、低濃度Ｎ型不純物（リンイオン）によってチャネルドープされている一方、第２の薄膜トランジスタ部１０ａの第２のチャネル領域１ｉは、チャネルドープされていない。このため、第１の薄膜トランジスタ部１０ａのしきい値電圧をＶth-dとし、第２の薄膜トランジスタ部１０ｂのしきい値電圧をＶth-sとしたとき、しきい値電圧Ｖth-d、Ｖth-sの絶対値は以下の関係
｜Ｖth-d｜ ＜ ｜Ｖth-s｜
Ｖth-d ＜ Ｖth-s
を満たしている。

また、本形態では、第３の薄膜トランジスタ部１０ｃの第３のチャネル領域１ｍも、第２のチャネル領域１ｅと同様、低濃度Ｎ型不純物（リンイオン）によってチャネルドープされており、第３の薄膜トランジスタ部１０ｃのしきい値電圧は、第１の薄膜トランジスタ部１０ａのしきい値電圧をＶth-dと等しい。

なお、第１のチャネル領域１ｅおよび第３のチャネル領域１ｍにおけるリンイオンの濃度は、概ね０．１×１０¹⁷／ｃｍ³〜１×１０¹⁷／ｃｍ³である。

また、本形態では、第１の薄膜トランジスタ部１０ａのチャネル長Ｌａは、第２の薄膜トランジスタ部１０ｂのチャネル長Ｌｂよりも短く、第１の薄膜トランジスタ部１０ａにおいてチャネル幅Ｗａをチャネル長Ｌａで割ったときの値（Ｗａ／Ｌａ）が、第２の薄膜トランジスタ部１０ｂにおいてチャネル幅Ｗｂをチャネル長Ｌｂで割ったときの値（Ｗｂ／Ｌｂ）の４倍以上である。なお、第３の薄膜トランジスタ部１０ｃのチャネル長は、第１の薄膜トランジスタ部１０ａのチャネル長Ｌａと等しい。

このように構成した薄膜トランジスタ１０では、図１０を参照して説明した構造Ｄを採用しており、実施の形態１と同様、その動作特性は、概ね、図１０（ｃ）に示すように表わされ、キンク効果を回避でき、飽和動作を改善することができる。また、第１の薄膜トランジスタ部１０ａのしきい値電圧Ｖth-dは、第２の薄膜トランジスタ部１０ｂのしきい値電圧Ｖth-sより低いため、図４に示すように、第１の薄膜トランジスタ部１０ａ（ＴＦＴｄ）の電圧電流特性は、ノードの電圧Ｖmが高い方にシフトする。それ故、飽和領域におけるドレイン電流の変化率を小さくすることができ、飽和動作を著しく改善することができる。さらに、第１の薄膜トランジスタ部１０ａにおいてチャネル幅Ｗａをチャネル長Ｌａで割ったときの値（Ｗａ／Ｌａ）が、第２の薄膜トランジスタ部１０ｂにおいてチャネル幅Ｗｂをチャネル長Ｌｂで割ったときの値（Ｗｂ／Ｌｂ）の４倍以上に設定してあるので、動作点が第２の薄膜トランジスタ部１０ｂの線形動作範囲に入ることがない。

また、第１の薄膜トランジスタ部１０ａのしきい値電圧Ｖth-dを低く設定しすぎると、動作点はさらに大きなＶmの点に移動しすぎ、第２の薄膜トランジスタ部１０ｂにおいてキンク効果が顕著となる点に移るが、本形態では、第１のチャネル領域１ｅにおけるリンイオンの濃度を、概ね０．１×１０¹⁷／ｃｍ³〜１×１０¹⁷／ｃｍ³に設定したので、第２の薄膜トランジスタ部１０ｂのキンク効果の影響を受けず、かつ、ピンチオフ点Ｖpから十分に離れた領域に動作点を設定することができるので、電流制御用の薄膜トランジスタ１０の飽和動作を確実、かつ、著しく改善することができる。

さらに、本形態では、第１の薄膜トランジスタ部１０ａの第１のチャネル領域１ｅと第２の薄膜トランジスタ部１０ｂの第２のチャネル領域１ｉとの間に、高濃度Ｎ型領域１ｇを備えた不純物導入領域１ｚが介在するので、第１のチャネル領域１ｅのドレイン端でインパクトイオン化によって発生した正孔は、不純物導入領域１ｚで再結合し、第２のチャネル領域１ｉに侵入しない。それ故、第２の薄膜トランジスタ部１０ｂのキンク効果の影響を受けることをより確実に防止することができる。

しかも、本形態では、第２の薄膜トランジスタ部１０ｂに対してソース側には、第１の薄膜トランジシタ１０ａと対称に第３の薄膜トランジスタ部１０ｃが形成されているので、ソース・ドレイン電圧が反転したときでも同様に、キンク効果を回避でき、飽和動作を改善することができるなどの効果を奏する。

（製造方法）
次に、本形態の薄膜トランジスタの製造方法を説明する。まず、実施の形態１と同様、図６（ａ）に示すように、島状の多結晶シリコン膜１ａを形成した後、ゲート絶縁層２を形成する。

次に、図６（ｂ）に示す高濃度不純物工程において、ゲート絶縁層２の上層にレジストマスク９ａ、９ｂ、９ｃを形成した後、高濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０¹⁵／ｃｍ²〜約１０×１０¹⁵／ｃｍ²のドーズ量で多結晶シリコン１ａに導入し、次に、レジストマスク９ａ、９ｂ、９ｃを除去する。ここで、レジスト９ａは、図６（ｅ）に示す低濃度Ｎ型領域１ｄ、１ｆおよび第１のチャネル領域１ｅを形成すべき領域と重なる位置に形成され、レジスト９ｂは、図６（ｅ）に示す低濃度Ｎ型領域１ｈ、１ｊおよび第２のチャネル領域１ｉを形成すべき領域と重なる位置に形成され、レジスト９ｃは、図６（ｅ）に示す低濃度Ｎ型領域１ｌ、１ｎおよび第３のチャネル領域１ｍを形成すべき領域と重なる位置に形成される。従って、多結晶シリコン膜１ａには、高濃度Ｎ型領域１ｃ、１ｇ、１ｋ、１ｏが形成される。

次に、図６（ｃ）に示すチャネルドープ工程において、ゲート絶縁層２の上層にレジストマスク９ｄを形成した後、低濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０¹²／ｃｍ²〜１×１０¹²／ｃｍ²のドーズ量で多結晶シリコン１ａに導入し、次に、レジストマスク９ｄを除去する。ここで、レジスト９ｄは、図６（ｅ）に示す第２のチャネル領域１ｉを形成すべき領域を含む領域と重なる位置に形成され、低濃度Ｎ型領域１ｄ、１ｆ、１ｌ、１ｎ、第１のチャネル領域１ｅ、および第３のチャネル領域１ｍを形成すべき領域と重なる位置には形成されない。従って、多結晶シリコン膜１ａのうち、図６（ｅ）に示す第１のチャネル領域１ｅ、および第３のチャネル領域１ｍを形成すべき領域は、ボロンイオンによってチャネルドープされる。

次に、図６（ｄ）に示すゲート電極形成工程において、透明基板１５の表面全体にモリブデン膜、アルミニウム膜、チタン膜、タングステン膜、タンタル膜、あるいはそれらの積層膜などの金属膜を形成した後、フォトリソグラフィ技術を用いてパターニングし、ゲート電極３ａ、３ｂ、３ｃを形成する。ここで、ゲート電極３ａは、図６（ｅ）に示す第１のチャネル領域１ｅを形成すべき領域と重なる位置に形成され、ゲート電極３ｂは、図６（ｅ）に示す第２のチャネル領域１ｉを形成すべき領域と重なる位置に形成され、ゲート電極３ｃは、図６（ｅ）に示す第３のチャネル領域１ｍを形成すべき領域と重なる位置に形成される。

次に、図６（ｅ）に示す低濃度不純物導入工程において、ゲート電極３ａ、３ｂ、３ｃをマスクにして、低濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０¹³／ｃｍ²〜約１０×１０¹³／ｃｍ²のドーズ量で多結晶シリコン１ａに導入する。その結果、ゲート電極３ａ、３ｂに対して自己整合的に低濃度Ｎ型領域１ｄ、１ｆ、１ｈ、１ｊ、１ｌ、１ｎが形成されるとともに、ゲート電極３ａ、３ｂで覆われていた領域に第１のチャネル領域１ｅ、第２のチャネル領域１ｉ、および第３のチャネル領域１ｍが形成される。

このようにして、薄膜トランジスタ１０（第１の薄膜トランジスタ部１０ａ、第２の薄膜トランジスタ部１０ｂ、および第３の薄膜トランジスタ部１０ｃ）を形成する。なお、図６（ｂ）に示す高濃度Ｎ型の不純物イオンの導入は、ゲート絶縁層２の形成前に行ってもよく、図６（ｃ）に示すチャネルドープ工程の次、図６（ｄ）に示すゲート電極形成工程の次、あるいは図６（ｅ）に示す低濃度不純物導入工程の次に行ってもよい。

［その他の実施の形態］
上記形態では、Ｎチャネル型の薄膜トランジスタ１０において、第１のチャネル領域１ｅに対してリンイオンのチャネルドープを行ってしきい値電圧Ｖth-d、Ｖth-sの高低を調整したが、第１のチャネル領域１ｅに対してチャネルドープを行わずに、第２のチャネル領域１ｉに対してＰ型の不純物イオン（例えば、ボロンイオン）のチャネルドープを行い、そのしきい値電圧Ｖth-sの絶対値を高めることにより、しきい値電圧Ｖth-d、Ｖth-sの高低を調整してもよい。さらに、第１のチャネル領域１ｅおよび第２のチャネル領域１ｉの双方に所定の不純物イオンをチャネルドープしてもよい。

また、しきい値電圧Ｖth-d、Ｖth-sの高低を調整するにあたっては、チャネルドープの他、あるいはチャネルドープに加えて、ゲート絶縁層２の厚さを第１の薄膜トランジスタ部１０ａと第２の薄膜トランジスタ部１０ｂとの間で変えてもよい。

上記形態では、薄膜トランジスタ１０をＮ型に構成したが、Ｐ型の薄膜トランジスタ１０を形成する場合には、上記構造および製造方法において、Ｎ型とＰ型とを入れ換えればよい。この場合、しきい値電圧の極性が反転するので、第１の薄膜トランジスタ部１０ａのしきい値電圧をＶth-dとし、第２の薄膜トランジスタ部１０ｂのしきい値電圧をＶth-sとしたとき、しきい値電圧Ｖth-d、Ｖth-sは以下の関係
｜Ｖth-d｜ ＜ ｜Ｖth-s｜
Ｖth-d ＞ Ｖth-s
と表わされる。

また、上記形態では、半導体装置として、有機ＥＬ素子４０を用いた発光装置１００の素子基板１３を例に説明したが、液晶装置において素子基板上（半導体装置）の駆動回路には、図７に示すようなオペアンプなどに代表されるアナログ回路が構成される。従って、本発明を適用した薄膜トランジスタ１０を用いて駆動トランジスタ、さらにはカレントミラー回路や出力回路を構成すれば、線形性がよくオフセットが小さな出力バッファを実現することができる。

（ａ）、（ｂ）は、本発明が適用される有機ＥＬ装置の電気的構成を示すブロック図、および電流制御用の薄膜トランジスタの等価回路図である。 有機ＥＬ素子を備えた素子基板の断面図である。 （ａ）、（ｂ）は、本発明の実施の形態１に係る電流制御用の薄膜トランジスタの平面図および断面図である。 本発明を適用した薄膜トランジスタを構成する２つの薄膜トランジスタ部の電圧電流特性を示すグラフである。 本発明の実施の形態１に係る薄膜トランジスタの構造およびその製造方法を示す説明図である。 本発明の実施の形態２に係る発光装置に用いた電流制御用の薄膜トランジスタの構造およびその製造方法を示す説明図である。 本発明を適用した半導体装置の別の例として、液晶装置において素子基板上に形成される駆動回路の説明図である。 従来の薄膜トランジスタの問題を示す説明図である。 ２つの薄膜トランジスタをカスコード接続した場合の説明図である。 マルチゲート構造の薄膜トランジスタの説明図である。

符号の説明

１ａ・・多結晶シリコン膜、１ｅ・・第１のチャネル部、１ｉ・・第２のチャネル部、１ｍ・・第３のチャネル部、３ａ、３ｂ、３ｃ・・ゲート電極、１０・・薄膜トランジスタ、１０ａ・・第１の薄膜トランジスタ部、１０ｂ・・第２の薄膜トランジスタ部、１０ｃ・・第３の薄膜トランジスタ部、１３・・素子基板（半導体装置）、１５・・透明基板

Claims (7)

1. 基板上に形成された多結晶シリコン膜を能動層として備えた薄膜トランジスタを有する半導体装置において、
   前記薄膜トランジスタは、前記多結晶シリコン膜のドレイン側位置に第１のチャネル領域を備えた第１の薄膜トランジスタ部と、前記多結晶シリコン膜において前記第１のチャネル領域に対して不純物導入領域を介してソース側で隣接する第２のチャネル領域を備えた第２の薄膜トランジスタ部とを備え、
   前記第１の薄膜トランジスタ部と前記第２の薄膜トランジスタ部とは導電型が同一であって、前記第１の薄膜トランジスタ部のゲート電極と、前記第２の薄膜トランジスタ部のゲート電極とは電気的に接続され、
   前記第１の薄膜トランジスタ部のしきい値電圧の絶対値が前記第２の薄膜トランジスタ部のしきい値電圧の絶対値よりも小さいことを特徴とする半導体装置。
2. 前記第１のチャネル領域および前記第２のチャネル領域のうちの少なくとも一方は、前記第１の薄膜トランジスタ部のしきい値電圧の絶対値が前記第２の薄膜トランジスタ部のしきい値電圧の絶対値よりも小さくなるようにチャネルドープされていることを特徴とする請求項１に記載の半導体装置。
3. 前記不純物導入領域は、不純物濃度が０．１×１０²⁰ｃｍ^-3以上の高濃度不純物導入領域を備えていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１の薄膜トランジスタ部においてチャネル幅をチャネル長で割ったときの値が、前記第２の薄膜トランジスタ部においてチャネル幅をチャネル長で割ったときの値の４倍以上であることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置。
5. 前記第１の薄膜トランジスタ部および前記第２の薄膜トランジスタ部のうちの少なくとも一方は、チャネル領域に対してドレイン側で隣接する領域に低濃度ドレイン領域を備えていることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置。
6. 前記第２の薄膜トランジスタ部に対してソース側には、前記第１の薄膜トランジスタ部と対称に第３の薄膜トランジスタ部が形成されていることを特徴とする請求項１乃至５の何れか一項に記載の半導体装置。
7. 請求項１乃至６の何れか一項に記載の半導体装置を備えた電気光学装置であって、
   前記半導体装置は、複数の画素が形成された素子基板であることを特徴とする電気光学装置。

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