KR102022051B1 - 박막트랜지스터 및 이를 포함하는 유기발광 화소 - Google Patents

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Abstract

박막트랜지스터는 제어전극, 반도체 패턴, 제1 입력전극, 제2 입력전극, 출력전극을 포함한다. 상기 반도체 패턴은 제1 입력영역, 제2 입력영역, 채널영역, 및 출력영역을 포함한다. 상기 채널영역은 상기 제1 입력영역과 상기 출력영역 사이에 배치되고 상기 제어전극에 절연되게 중첩한다. 상기 제2 입력영역은 상기 제1 입력영역과 상기 채널영역 사이에 배치되고 상기 제1 입력영역과 다른 도핑농도를 갖는다. 상기 제2 입력전극은 상기 제2 입력영역에 접속되고, 문턱전압을 제어하는 제어전압을 수신한다.

Description

박막트랜지스터 및 이를 포함하는 유기발광 화소{THIN FILM TRANSISTOR AND ORGANIC LIGHT EMITTING PIXEL HAVING THE SAME}
본 발명은 박막트랜지스터 및 이를 포함하는 유기발광 화소에 관한 것이다.
상기 유기발광 표시패널은 복수 개의 유기발광 화소를 포함한다. 각 화소는 적어도 하나의 박막트랜지스터, 커패시터, 및 유기발광소자를 구비한다. 박막트랜지스터는 제어전극, 반도체 패턴, 입력전극, 및 출력전극을 포함한다.
문턱전압 이상의 전압이 상기 게이트 전극에 인가되면, 상기 박막트랜지스터는 턴-온된다. 상기 턴-온된 박막트랜지스터는 상기 입력전극에 인가된 전압에 대응하는 전압을 상기 출력전극에서 출력한다.
본 발명은 문턱전압을 제어할 수 있는 박막트랜지스터 및 이를 포함하는 유기발광 화소를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 박막트랜지스터는 제어전극, 반도체 패턴, 제1 입력전극, 제2 입력전극, 및 출력전극을 포함한다. 상기 반도체 패턴은 제1 입력영역, 출력영역, 상기 제1 입력영역과 상기 출력영역 사이에 배치된 채널영역, 및 상기 제1 입력영역과 상기 채널영역 사이에 배치된 제2 입력영역을 포함한다. 상기 채널영역은 상기 제어전극에 절연되게 중첩한다. 상기 제2 입력영역은 상기 제1 입력영역과 도핑농도가 다르다. 상기 제1 입력전극은 상기 제1 입력영역에 접속된다. 상기 제2 입력전극은 상기 제2 입력영역에 접속되고, 문턱전압을 제어하는 제어전압을 수신한다. 상기 출력전극은 상기 출력영역에 접속된다.
상기 제2 입력영역의 도핑농도는 상기 제1 입력영역의 도핑농도의 1/10 내지 1/500 이다. 상기 제1 입력영역, 상기 제2 입력영역 및 상기 출력영역은 서로 동일한 타입의 도펀트로 도핑된다. 상기 제1 입력영역, 상기 제2 입력영역 및 상기 출력영역은 p타입의 도펀트로 도핑되고, 상기 채널영역은 n타입일 수 있다.
상기 제어전압이 음의 전압일 때 상기 문턱전압은 증가되고, 상기 제어전압이 양의 전압일 때 상기 문턱전압은 감소된다.
상기 박막트랜지스터는 상기 제어전극과 상기 반도체 패턴 사이에 배치된 제1 절연층을 더 포함할 수 있다. 또한, 상기 박막트랜지스터는 상기 제1 절연층 상에 배치된 제2 절연층을 더 포함할 수 있다. 이때, 상기 제어전극은 상기 반도체 패턴을 커버하는 상기 제1 절연층 상에 배치된다. 상기 제1 입력전극, 상기 제2 입력전극, 및 상기 출력전극은 상기 제어전극을 커버하는 상기 제2 절연층 상에 배치된다.
상기 제1 입력전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 입력영역에 연결되고, 상기 제2 입력전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 입력영역에 연결된다. 상기 출력전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제3 컨택홀을 통해 상기 출력영역에 연결된다.
상기 반도체 패턴은 상기 제어전극을 커버하는 상기 제1 절연층 상에 배치될 수 있다. 상기 제1 입력전극은 상기 제1 입력영역에 접촉되고, 상기 제2 입력전극은 상기 제2 입력영역에 접촉되고, 상기 출력전극은 상기 출력영역에 접촉될 수 있다.
본 발명의 일 실시예에 따른 유기발광 화소는 유기발광소자, 제1 박막트랜지스터, 제2 박막 트랜지스터, 커패시터를 포함한다. 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 적어도 어느 하나는 상술한 박막트랜지스터일 수 있다.
상기 제1 박막트랜지스터는 게이트 전압에 응답하여 화소 전압을 출력하고, 상기 제2 박막트랜지스터는 상기 화소 전압에 응답하여 턴-온되며, 상기 유기발광소자에 흐르는 구동전류를 제어한다. 상기 제2 박막트랜지스터는 상기 제1 박막트랜지스터, 상기 커패시터 및 상기 유기발광소자에 연결된다.
상기 커패시터는 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터에 연결되고, 상기 제2 박막트랜지스터의 턴-온 구간을 제어한다.
상기 제1 박막 트랜지스터의 상기 제어전극은 상기 게이트 전압을 수신하고, 상기 제1 박막 트랜지스터의 상기 제1 입력전극은 상기 화소 전압을 수신한다.
상기 제2 박막 트랜지스터의 상기 제1 입력전극은 상기 유기발광소자를 구동하는 전원전압을 수신한다.
상술한 바에 따르면, 상기 제2 입력전극에 인가된 전압에 의해 상기 박막트랜지스터의 문턱전압이 변경된다. 음(negative)의 전압이 상기 제2 입력전극에 인가되면, 일정한 게이트 전압에 대한 소오스-드레인 전류는 감소된다. 양(positive)의 전압이 상기 제2 입력전극에 인가되면, 일정한 게이트 전압에 대한 소오스-드레인 전류는 증가된다.
기준 레벨보다 낮거나, 높은 게이트 전압이 박막트랜지스터에 인가되더라도, 상기 유기발광화소는 정상작동된다. 상기 기준 레벨과 다른 레벨의 게이트 전압에 의해 턴-온되도록 상기 박막트랜지스터의 문턱전압은 제어될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 3a 및 도 3b는 게이트 전압에 따른 소스-드레인 전류를 도시한 그래프이다.
도 4는 본 발명의 일 실시예에 따른 박막트랜지스터의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 유기발광 화소의 회로도이다.
도 6은 도 5에 도시된 유기발광 화소의 평면도이다.
도 7은 도 6의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 8은 도 7의 Ⅲ-Ⅲ'에 따른 단면도이다.
도 9는 본 발명의 일 실시예에 따른 유기발광 화소의 회로도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터의 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'에 따른 단면도이다. 이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 박막트랜지스터를 설명한다.
도 1 및 도 2에 도시된 것과 같이, 박막트랜지스터(TR)는 제어전극(GE), 제1 입력전극(SE1), 제2 입력전극(SE2), 반도체 패턴(AL), 및 출력전극(DE)을 포함한다.
본 실시예에서 상기 박막트랜지스터(TR)는 P 모스 박막트랜지스터로 설명된다. 상기 제어전극(GE)은 게이트 전극으로, 상기 제1 입력전극(SE1) 및 상기 제2 입력전극(SE2)은 각각 제1 소오스 전극 및 상기 제2 소오스 전극으로 설명된다. 또한 상기 출력전극(DE)은 드레인 전극으로 설명된다. 본 발명의 다른 실시예에서 상기 박막트랜지스터(TR)는 n 모스 박막트랜지스터로 변형되어 실시될 수 있다.
상기 반도체 패턴(AL)은 베이스 기판(SUB) 상에 배치된다. 상기 게이트 전극은 상기 반도체 패턴(AL) 상에 배치된다. 본 실시예에서 상기 박막트랜지스터(TR)는 탑-게이트 구조를 갖는다.
상기 반도체 패턴(AL)은 제1 입력영역(SA1), 제2 입력영역(SA2), 채널영역(CA) 및 출력영역(DA)을 포함한다. 본 실시예에서 상기 제1 입력영역(SA1), 상기 제2 입력영역(SA2), 및 상기 출력영역(DA) 각각은 제1 소오스 영역, 제2 소오스 영역, 및 드레인 영역으로 설명된다.
상기 제1 소오스 영역(SA1), 상기 제2 소오스 영역(SA2), 상기 채널영역(CA), 및 상기 드레인 영역(DA)은 연속적으로 배치된다. 상기 제1 소오스 영역(SA1), 상기 제2 소오스 영역(SA2), 및 상기 드레인 영역(DA)은 p 타입의 도펀트로 도핑된다. 상기 제2 소오스 영역(SA2)은 상기 제1 소오스 영역(SA1)보다 낮은 농도로 도핑된다. 예컨대, 상기 제2 소오스 영역(SA2)의 도핑 농도는 상기 제1 소오스 영역(SA1)의 도핑 농도의 1/10 내지 1/500 이다. 상기 채널영역(CA)은 진성(intrinsic) 반도체 또는 도핑물질에 따라 n형 또는 p형 반도체로 구성될 수 있다.
상기 베이스 기판(SUB) 상에 상기 반도체 패턴(AL)을 커버하는 제1 절연층(10)이 배치된다. 상기 제1 절연층(10)은 실리콘 옥사이드(SiOx), 또는 실리콘 나이트라이드(SiNx)와 같은 무기물로 구성될 수 있다. 상기 제1 절연층(10)은 다층 박막을 포함할 수 있다.
상기 제1 절연층(10) 상에 상기 게이트 전극(GE)이 배치된다. 상기 게이트 전극(GE)은 상기 채널영역(CA)에 중첩한다. 도 1에 도시된 것과 같이, 상기 게이트 전극(GE)은 상기 채널영역(CA) 상에서 상기 반도체 패턴(AL)과 교차할 수 있다.
상기 제1 절연층(10) 상에 상기 게이트 전극(GE)을 커버하는 제2 절연층(20)이 배치된다. 상기 제2 절연층(20)은 실리콘 옥사이드(SiOx), 또는 실리콘 나이트라이드(SiNx)와 같은 무기물로 구성될 수 있다. 상기 제2 절연층(20)은 다층 박막을 포함할 수 있다.
상기 제2 절연층(20) 상에 제1 소오스 전극(SE1), 상기 제2 소오스 전극(SE2), 및 상기 드레인 전극(DE)이 배치된다. 제1 소오스 전극(SE1)은 상기 제1 절연층(10) 및 상기 제2 절연층(20)을 관통하는 제1 컨택홀(CH1)을 통해 상기 제1 소오스 영역(SA1)에 연결된다. 제2 소오스 전극(SE2)은 상기 제1 절연층(10) 및 상기 제2 절연층(20)을 관통하는 제2 컨택홀(CH2)을 통해 상기 제2 소오스 영역(SA2)에 연결된다. 상기 드레인 전극(DE)은 상기 제1 절연층(10) 및 상기 제2 절연층(20)을 관통하는 제3 컨택홀(CH3)을 통해 상기 드레인 영역(DA)에 연결된다. 한편, 다른 실시예에서 상기 제1 소오스 전극(SE1), 상기 제2 소오스 전극(SE2), 및 상기 드레인 전극(DE)은 상기 제1 절연층(10) 상에 배치될 수도 있다.
상기 게이트 전극(GE)에 전압(이하, 게이트 전압)이 인가되면 채널이 형성되고, 상기 채널을 통해 상기 제1 소오스 전극(SE1)과 상기 드레인 전극(DE) 사이에 전류가 흐른다. 문턱전압은 상기 제1 소오스 전극(SE1)과 상기 드레인 전극(DE) 사이에 전류가 흐르기 시작하는 게이트 전압이다.
상기 제2 소오스 전극(SE2)은 상기 문턱전압을 제어하는 제어전압을 수신한다. 상기 제어전압은 상기 바이어스 전압이다. 상기 제어전압의 극성 및 레벨에 따라, 낮은 게이트 전압에서 상기 채널으로 전류가 흐를 수 있고, 높은 게이트 전압에서 상기 채널으로 전류가 흐르지 않을 수 있다.
도 3a 및 도 3b는 게이트 전압에 따른 소스-드레인 전류를 도시한 그래프이다. 도 3a은 음의 제어전압이 제2 소오스 전극에 인가된 박막트랜지스터의 소스-드레인 전류를 나타내고, 도 3b은 양의 제어전압이 제2 소오스 전극에 인가된 박막트랜지스터의 소스-드레인 전류를 나타낸다.
도 3a 및 도 3b에 도시된 제1 그래프(GR1)는 제어전압이 인가되지 않은 박막트랜지스터의 소스-드레인 전류를 나타낸다. 도 3a에서, 제2 그래프(GR2), 제3 그래프(GR3), 및 제4 그래프(GR4)는 -0.5V, -1V, 및 -2V의 제어전압에 따른 소스-드레인 전류를 나타낸다. 상기 제2 그래프(GR2), 상기 제3 그래프(GR3), 및 상기 제4 그래프(GR4)는 상기 제1 그래프(GR1)에 비해 왼쪽으로 시프트되었다. 결과적으로 일정한 게이트 전압이 인가된 상기 박막트랜지스터의 소스-드레인 전류는 상기 음의 제어전압의 레벨이 높을수록 감소된다.
도 3b에 도시된 제5 그래프(GR5), 제6 그래프(GR6), 및 제7 그래프(GR7)는 +0.5V, +1V, 및 +2V의 제어전압에 따른 소스-드레인 전류를 나타낸다. 상기 제5 그래프(GR5), 상기 제6 그래프(GR6), 및 상기 제7 그래프(GR7)는 상기 제1 그래프(GR1)에 비해 오른쪽으로 시프트되었다. 결과적으로 일정한 게이트 전압이 인가된 상기 박막트랜지스터의 소스-드레인 전류는 상기 양의 제어전압의 레벨이 높을수록 증가된다.
상기 제어전압이 음의 전압일 때 상기 문턱전압은 감소하고, 상기 제어전압이 양의 전압일 때 상기 문턱전압은 증가하였기 때문이다. 이와 같이, 상기 박막트랜지스터는 상기 제어전압을 조절함으로써 상기 소스-드레인 전류를 제어할 수 있다.
도 4는 본 발명의 일 실시예에 따른 박막트랜지스터의 단면도이다. 이하, 도 4를 참조하여 본 실시예에 따른 박막트랜지스터를 설명한다. 다만, 도 1 내지 도 3b를 참조하여 설명한 구성과 중복되는 구성에 대한 상세한 설명은 생략한다.
도 4에 도시된 것과 같이, 박막트랜지스터(TR-1)는 바텀-게이트 구조를 가질 수 있다. 베이스 기판(SUB) 상에 게이트 전극(GE-1)이 배치된다. 상기 베이스 기판(SUB) 상에 상기 게이트 전극(GE-1)을 커버하는 제1 절연층(10)이 배치된다.
상기 제1 절연층(10) 상에 반도체 패턴(AL-1)이 배치된다. 상기 반도체 패턴(AL-1)은 연속적으로 배열된 제1 소오스 영역(SA1), 제2 소오스 영역(SA2), 채널영역(CA), 및 드레인 영역(DA)을 포함한다. 상기 채널영역(CA)은 상기 게이트 전극(GE)에 중첩한다.
상기 제1 절연층(10) 상에 제1 소오스 전극(SE1-1), 제2 소오스 전극(SE2-1), 및 드레인 전극(DE-1)이 배치된다. 상기 제1 소오스 전극(SE1-1)은 적어도 일부분이 상기 반도체 패턴(AL-1)의 상기 제1 소오스 영역(SA1) 상에 배치된다. 상기 제2 소오스 전극(SE2-1)은 적어도 일부분이 상기 반도체 패턴(AL-1)의 상기 제2 소오스 영역(SA2) 상에 배치된다. 상기 드레인 전극(DE-1)은 적어도 일부분이 상기 반도체 패턴(AL-1)의 상기 드레인 영역(DA) 상에 배치된다.
상기 제1 절연층(10) 상에 상기 제1 소오스 전극(SE1-1), 상기 제2 소오스 전극(SE2-1), 상기 드레인 전극(DE-1), 및 상기 반도체 패턴(AL-1)의 노출된 부분을 커버하는 제2 절연층(20)이 배치된다.
한편, 다른 실시예에서, 상기 제1 소오스 전극(SE1-1), 상기 제2 소오스 전극(SE2-1), 및 상기 드레인 전극(DE-1)과 상기 반도체 패턴(AL-1) 사이에는 또 다른 절연층이 배치될 수 있다. 이때, 상기 제1 소오스 전극(SE1-1), 상기 제2 소오스 전극(SE2-1), 및 상기 드레인 전극(DE-1)은 상기 또 다른 절연층을 관통하는 컨택홀들을 통해 제1 소오스 영역(SA1), 제2 소오스 영역(SA2), 및 드레인 영역(DA)에 각각 접속된다.
도 1 내지 도 4를 참조하여 설명한 박막트랜지스터들은 다양한 표시패널에 구비된 화소들에 포함될 수 있다. 예컨대, 상기 박막트랜지스터들은 액정표시패널, 전기영동표시패널, 전기습윤 표시패널, 또는 유기발광 표시패널 등의 화소들에 포함될 수 있다. 이하, 유기발광 표시패널을 예시적으로 설명한다.
도 5는 본 발명의 일 실시예에 따른 유기발광 화소의 회로도이고, 도 6은 도 5에 도시된 유기발광 화소의 평면도이다. 도 7은 도 6의 Ⅱ-Ⅱ'에 따른 단면도이고, 도 8은 도 7의 Ⅲ-Ⅲ'에 따른 단면도이다.
상기 유기발광 표시패널은 복수 개의 화소들(PX)을 포함한다. 상기 복수 개의 화소들(PX)은 매트릭스 형태로 배열될 수 있다. 유기발광 표시패널은 상기 복수 개의 화소들(PX)에 신호를 제공하는 복수 개의 배선들을 포함할 수 있다. 이하, 도 5 내지 도 8을 참조하여 하나의 화소(PX)에 대해 상세히 검토한다.
도 5에 도시된 것과 같이, 화소(PX)는 제1 박막트랜지스터(TR-S, 이하 스위칭 트랜지스터), 제2 박막트랜지스터(TR-D, 이하 구동 트랜지스터), 커패시터(Cap), 및 유기발광소자(OLED)를 포함한다. 한편, 도 5 및 도 6에 도시된 화소는 하나의 예시에 불과하고, 화소의 구성은 변경될 수 있다.
상기 스위칭 트랜지스터(TR-S)는 게이트 전압(VG)이 인가되는 게이트 라인(GL) 및 데이터 전압(VD)이 인가되는 데이터 라인(DL)에 연결된다. 상기 스위칭 트랜지스터(TR-S)는 게이트 전압(VG)에 응답하여 상기 데이터 전압(VD)에 대응하는 화소 전압을 출력한다.
상기 커패시터(Cap)는 상기 스위칭 트랜지스터(TR-S) 및 구동 라인(PL)에 연결된다. 상기 커패시터(Cap)는 상기 화소 전압과 상기 제1 전원전압(ELVDD)의 전압 차이에 대응하는 전하를 충전한다. 상기 커패시터(Cap)는 상기 구동 트랜지스터(TR-D)를 턴-온 상태를 소정의 기간 동안 유지시킨다.
상기 구동 트랜지스터(TR-D)는 상기 스위칭 트랜지스터(TR-S), 상기 커패시터(Cap) 및 상기 구동 라인(PL)에 연결된다. 상기 구동 트랜지스터(TR-D)는 상기 화소 전압에 응답하여 턴-온된다. 상기 구동 트랜지스터(TR-D)는 상기 유기발광소자(OLED)에 구동 전류를 제공한다.
상기 유기발광소자(OLED)는 상기 구동 트랜지스터(TR-D)로부터 공급되는 전류량에 대응하는 광을 생성한다. 상기 유기발광소자(OLED)의 제1 전극은 상기 구동 트랜지스터(TR-D)로부터 상기 제1 전원전압(ELVDD)에 대응하는 전압을 수신하고, 상기 유기발광소자(OLED)의 제2 전극은 상기 제1 전원전압(ELVDD)보다 낮은 레벨의 제2 전원전압(ELVSS)을 수신한다. 여기서, "상기 유기발광소자(OLED)의 제1 전극이 상기 제1 전원전압(ELVDD)에 대응하는 전압을 수신한다."는 것은 상기 구동 트랜지스터(TR-D)의 입력전극에 인가된 전압(ELVDD)과 출력전극으로부터 출력된 전압의 레벨이 미세하게 다름을 의미한다.
도 6 및 도 7에 도시된 것과 같이, 상기 스위칭 트랜지스터(TR-S)는 게이트 전극(GE1, 이하 제1 게이트 전극), 반도체 패턴(AL1, 이하 제1 반도체 패턴), 제1 소오스 전극(SE1), 제2 소오소 전극(SE2), 및 드레인 전극(DE1, 이하 제1 드레인 전극)을 포함한다. 상기 스위칭 트랜지스터(TR-S)는 도 1 및 도 2를 참조하여 설명한 박막트랜지스터와 동일한 구조를 갖는다.
레벨이 낮은 게이트 전압(VG)이 상기 스위칭 트랜지스터(TR-S)에 인가되더라도, 양의 제어전압(VC)이 상기 제2 소오스 전극(SE2)에 인가됨으로써, 상기 스위칭 트랜지스터(TR-S)는 턴-온될 수 있다. 이는 상기 스위칭 트랜지스터(TR-S)의 상기 문턱전압이 감소되었기 때문이다. 반대로, 레벨이 높은 게이트 전압(VG)이 상기 스위칭 트랜지스터(TR-S)에 인가되더라도, 음의 제어전압(VC)이 상기 제2 소오스 전극(SE2)에 인가되면 상기 스위칭 트랜지스터(TR-S)는 여전히 턴-오프된다. 이와 같이, 상기 제어전압(VC)에 따라 상기 스위칭 트랜지스터(TR-S)의 온-오프는 제어될 수 있다.
상기 베이스 기판(SUB) 상에 상기 제1 반도체 패턴(AL1) 및 상기 커패시터(Cap)의 제1 전극(CE1)이 배치된다. 상기 베이스 기판(SUB) 상에 제1 절연층(10)이 배치된다. 상기 제1 절연층(10) 상에 상기 게이트 라인(GL)으로부터 분기된 상기 제1 게이트 전극(GE1) 및 상기 커패시터(Cap)의 제2 전극(CE2)이 배치된다. 상기 커패시터(Cap)의 상기 제2 전극(CE2)은 상기 구동 라인(PL)에 연결된다.
상기 제1 절연층(10) 상에 제2 절연층(20)이 배치된다. 상기 제2 절연층(20) 상에 상기 제1 소오스 전극(SE1), 상기 제2 소오소 전극(SE2), 및 상기 드레인 전극(DE1)이 배치된다. 상기 제1 소오스 전극(SE1), 상기 제2 소오소 전극(SE2), 및 상기 드레인 전극(DE1)은 상기 제1 절연층(10) 및 상기 제2 절연층(20)을 관통하는 제1 컨택홀(CH1), 제2 컨택홀(CH2), 및 제3 컨택홀(CH3)을 통해 상기 제1 반도체 패턴(AL1)의 제1 소오스 영역(SA1), 제2 소오스 영역(SA2), 드레인 영역(DA)에 각각 연결된다. 또한, 상기 드레인 전극(DE1)은 상기 제1 절연층(10) 및 상기 제2 절연층(20)을 관통하는 제4 컨택홀(CH4)을 통해 상기 커패시터(Cap)의 제1 전극(CE1)에 연결된다.
도 6 및 도 8에 도시된 것과 같이, 상기 구동 트랜지스터(TR-D)는 게이트 전극(GE3, 이하 제3 게이트 전극), 반도체 패턴(AL3, 이하 제3 반도체 패턴), 소오스 전극(SE3, 이하 제3 소오스 전극), 및 드레인 전극(DE3, 이하 제3 드레인 전극)을 포함한다. 상기 구동 트랜지스터(TR-D)는 바텀-게이트 구조를 가질 수 있다.
상기 베이스 기판(SUB) 상에 상기 제3 게이트 전극(GE3)이 배치된다. 상기 제3 게이트 전극(GE3)은 상기 커패시터(Cap)의 제1 전극(CE1)에 연결된다. 상기 제1 절연층(10) 상에 상기 제3 반도체 패턴(AL3)이 배치된다. 상기 제1 절연층(10) 상에 상기 제3 소오스 전극(SE3)과 상기 제3 드레인 전극(DE3)이 배치된다. 상기 제3 소오스 전극(SE3)과 상기 제3 드레인 전극(DE3) 각각의 일부분들은 상기 제3 반도체 패턴(AL3)에 중첩한다. 상기 제3 소오스 전극(SE3)은 상기 구동 라인(PL)으로부터 분기된다.
상기 제2 절연층(20) 상에 상기 구동 트랜지스터(TR-D)에 전기적으로 연결된 상기 유기발광소자(OLED)가 배치된다. 상기 유기발광소자(OLED)는 제1 전극(PE1), 유기발광층(EML), 및 제2 전극(PE2)을 포함한다. 본 실시예에서 상기 제1 전극(PE1)은 애노드로, 상기 제2 전극(PE2)은 캐소드로 설명된다.
상기 제1 전극(PE1)은 상기 제2 절연층(20)을 관통하는 제5 컨택홀(TH5)을 통해 상기 제3 드레인 전극(DE3)에 연결된다. 상기 제2 절연층(20) 상에 제3 절연층(30)이 배치된다. 상기 제3 절연층(30)은 상기 제1 전극(PE1)의 적어도 일부분을 노출시키는 개구부(OP)를 구비한다.
상기 유기발광층(EML)은 상기 제1 전극(PE1)에 접촉하게 상기 개구부(OP)의 내벽에 구비된다. 상기 제2 전극(PE2)은 상기 유기발광층(EML)에 접촉하고, 상기 제3 절연층(30)의 상면에 배치된다. 한편, 도시되지는 않았으나, 상기 제1 전극(PE1)과 상기 유기발광층(EML) 사이에는 정공 주입/수송층이 더 배치될 수 있고, 상기 유기발광층(EML)과 상기 제2 전극(PE2) 사이에는 전자 주입/수송층이 더 배치될 수 있다.
도 9는 본 발명의 일 실시예에 따른 유기발광 화소의 회로도이다. 이하, 도 9를 참조하여 본 발명의 일 실시예에 따른 유기발광 화소를 설명한다. 다만, 도 5 내지 도 8을 참조하여 설명한 화소와 동일한 구성에 대한 상세한 설명은 생략한다.
도 9에 도시된 것과 같이, 화소(PX10)는 스위칭 트랜지스터(TR-S10), 구동 트랜지스터(TR-D10), 커패시터(Cap), 및 유기발광소자(OLED)를 포함한다. 상기 구동 트랜지스터(TR-D10)는 도 1 및 도 2를 참조하여 설명한 박막트랜지스터와 동일한 구조를 갖는다.
본 실시예에서 상기 스위칭 트랜지스터(TR-S10)는 하나의 소오스 전극을 구비하였으나, 다른 실시예에서 상기 스위칭 트랜지스터(TR-S10)는 도 1 및 도 2를 참조하여 설명한 박막트랜지스터와 동일한 구조를 가질 수도 있다.
레벨이 낮은 전압이 상기 구동 트랜지스터(TR-D10)의 게이트 전극에 인가되더라도, 양의 제어전압(VC)이 상기 구동 트랜지스터(TR-D10)의 상기 제2 소오스 전극(SE2)에 인가됨으로써, 상기 구동 트랜지스터(TR-D10)는 턴-온될 수 있다. 반대로 레벨이 높은 전압이 상기 구동 트랜지스터(TR-D10)의 게이트 전극에 인가되더라도, 음의 제어전압(VC)이 상기 구동 트랜지스터(TR-D10)의 상기 제2 소오스 전극(SE2)에 인가되면, 상기 구동 트랜지스터(TR-D10)는 여전히 턴-오프될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
SUB: 베이스 기판 10: 제1 절연층
20: 제2 절연층 30: 제3 절연층
TR-S: 스위칭 트랜지스터 TR-D: 구동 트랜지스터
Cap: 커패시터 OLED: 유기발광소자

Claims (19)

  1. 제어전극;
    제1 입력영역, 출력영역, 상기 제1 입력영역과 상기 출력영역 사이에 배치되고 상기 제어전극에 절연되게 중첩하는 채널영역, 및 상기 제1 입력영역과 상기 채널영역 사이에 배치되고 상기 제1 입력영역의 도핑농도 보다 낮은 제2 입력영역을 포함하는 반도체 패턴;
    상기 제1 입력영역에 접속되는 제1 입력전극;
    상기 제2 입력영역에 접속되고, 문턱전압을 제어하는 제어전압을 수신하는 제2 입력전극; 및
    상기 출력영역에 접속되는 출력전극을 포함하는 박막트랜지스터.
  2. 제1 항에 있어서,
    상기 제2 입력영역의 도핑농도는 상기 제1 입력영역의 도핑농도의 1/10 내지 1/500 인 것을 특징으로 하는 박막트랜지스터.
  3. 제2 항에 있어서,
    상기 제1 입력영역, 상기 제2 입력영역 및 상기 출력영역은 서로 동일한 타입의 도펀트로 도핑된 것을 특징으로 하는 박막트랜지스터.
  4. 제3 항에 있어서,
    상기 제1 입력영역, 상기 제2 입력영역 및 상기 출력영역은 p타입의 도펀트로 도핑되고, 상기 채널영역은 n타입이며,
    상기 제어전압이 음의 전압일 때 상기 문턱전압은 감소되고, 상기 제어전압이 양의 전압일 때 상기 문턱전압은 증가되는 것을 특징으로 하는 박막트랜지스터.
  5. 제1 항에 있어서,
    상기 제어전극과 상기 반도체 패턴 사이에 배치된 제1 절연층을 더 포함하는 박막트랜지스터.
  6. 제5 항에 있어서,
    상기 제1 절연층 상에 배치된 제2 절연층을 더 포함하고,
    상기 제어전극은 상기 반도체 패턴을 커버하는 상기 제1 절연층 상에 배치되고,
    상기 제1 입력전극, 상기 제2 입력전극, 및 상기 출력전극은 상기 제어전극을 커버하는 상기 제2 절연층 상에 배치된 것을 특징으로 하는 박막트랜지스터.
  7. 제6 항에 있어서,
    상기 제1 입력전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 입력영역에 연결되고,
    상기 제2 입력전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 입력영역에 연결되며,
    상기 출력전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제3 컨택홀을 통해 상기 출력영역에 연결되는 것을 특징으로 하는 박막트랜지스터.
  8. 제5 항에 있어서,
    상기 반도체 패턴은 상기 제어전극을 커버하는 상기 제1 절연층 상에 배치되고,
    상기 제1 입력전극은 상기 제1 입력영역에 접촉되고, 상기 제2 입력전극은 상기 제2 입력영역에 접촉되고, 상기 출력전극은 상기 출력영역에 접촉된 것을 특징으로 하는 박막트랜지스터.
  9. 유기발광소자;
    게이트 전압에 응답하여 화소 전압을 출력하는 제1 박막트랜지스터;
    상기 제1 박막트랜지스터 및 상기 유기발광소자에 연결되고, 상기 화소 전압에 응답하여 턴-온되며, 상기 유기발광소자에 흐르는 구동전류를 제어하는 제2 박막트랜지스터; 및
    상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터에 연결되고, 상기 제2 박막트랜지스터의 턴-온 구간을 제어하는 커패시터를 포함하고,
    상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터 중 적어도 어느 하나는,
    제어전극;
    제1 입력영역, 출력영역, 상기 제1 입력영역과 상기 출력영역 사이에 배치되고 상기 제어전극에 절연되게 중첩하는 채널영역, 및 상기 제1 입력영역과 상기 채널영역 사이에 배치되고 상기 제1 입력영역의 도핑농도 보다 낮은 제2 입력영역을 포함하는 반도체 패턴;
    상기 제1 입력영역에 접속되는 제1 입력전극;
    상기 제2 입력영역에 접속되고, 문턱전압을 제어하는 제어전압을 수신하는 제2 입력전극; 및
    상기 출력영역에 접속되는 출력전극을 포함하는 것을 특징으로 하는 유기발광 화소.
  10. 제9 항에 있어서,
    상기 제1 박막 트랜지스터의 상기 제어전극은 상기 게이트 전압을 수신하고, 상기 제1 박막 트랜지스터의 상기 제1 입력전극은 상기 화소 전압에 대응하는 데이터 전압을 수신하는 것을 특징으로 하는 유기발광 화소.
  11. 제9 항에 있어서,
    상기 제2 박막 트랜지스터의 상기 제1 입력전극은 상기 유기발광소자를 구동하는 전원전압을 수신하는 것을 특징으로 하는 유기발광 화소.
  12. 제11 항에 있어서,
    상기 유기발광소자는 제1 전극, 유기발광층, 및 제2 전극을 포함하고,
    상기 제1 전극은 상기 전원전압에 대응하는 제1 전압을 수신하고, 상기 제2 전극은 상기 제1 전압보다 낮은 제2 전압을 수신하는 특징으로 하는 유기발광 화소.
  13. 제9 항에 있어서,
    상기 제2 입력영역의 도핑농도는 상기 제1 입력영역의 도핑농도의 1/10 내지 1/500 인 것을 특징으로 하는 유기발광 화소.
  14. 제13 항에 있어서,
    상기 제1 입력영역, 상기 제2 입력영역 및 상기 출력영역은 동일한 타입의 도펀트로 도핑된 것을 특징으로 하는 유기발광 화소.
  15. 제14 항에 있어서,
    상기 제1 입력영역, 상기 제2 입력영역 및 상기 출력영역은 p타입의 도펀트로 도핑되고, 상기 채널영역은 n타입이며,
    상기 제어전압이 음의 전압일 때 상기 문턱전압은 감소되고, 상기 제어전압이 양의 전압일 때 상기 문턱전압은 증가되는 것을 특징으로 하는 유기발광 화소.
  16. 제9 항에 있어서,
    상기 제어전극과 상기 반도체 패턴 사이에 배치된 제1 절연층을 더 포함하는 유기발광 화소.
  17. 제16 항에 있어서,
    상기 제1 절연층 상에 배치된 제2 절연층을 더 포함하고,
    상기 제어전극은 상기 반도체 패턴을 커버하는 상기 제1 절연층 상에 배치되고,
    상기 제1 입력전극, 상기 제2 입력전극, 및 상기 출력전극은 상기 제어전극을 커버하는 상기 제2 절연층 상에 배치된 것을 특징으로 하는 유기발광 화소.
  18. 제17 항에 있어서,
    상기 제1 입력전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제1 컨택홀을 통해 상기 제1 입력영역에 연결되고,
    상기 제2 입력전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제2 컨택홀을 통해 상기 제2 입력영역에 연결되며,
    상기 출력전극은 상기 제1 절연층 및 상기 제2 절연층을 관통하는 제3 컨택홀을 통해 상기 출력영역에 연결되는 것을 특징으로 하는 유기발광 화소.
  19. 제16 항에 있어서,
    상기 반도체 패턴은 상기 제어전극을 커버하는 상기 제1 절연층 상에 배치되고,
    상기 제1 입력전극은 상기 제1 입력영역에 접촉되고, 상기 제2 입력전극은 상기 제2 입력영역에 접촉되고, 상기 출력전극은 상기 출력영역에 접촉된 것을 특징으로 하는 유기발광 화소.
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