TW379452B - SOI MOS field effect transistor - Google Patents

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Description

經濟部中央標準局員工消費合作社印製 修. 第86118190號專利申請案 中文說明書修正頁(88年6月）五、發明説明（3 ) 之通道長度為d，如圖5(a)所示。 此裝置特別包含一在矽基板11上形成之一絕緣薄膜12 上之主動層。此主動層包含一 N型主動區（浮動N型區） 13及P型主動區14、15將N型主動區13夾在中間。在 N型漏區19附近產生之電子洞對，p型載體被注入n型 主動區13之中。由於N型主動區13之不純濃度較N型源 區18低4個因數，反相注入之N型載體之量被廣泛抑 制。參考號碼17、20、21、22代表一閘電極，一絕緣 薄膜，一源極及一漏電極。 因此，根據以往技藝例2之MOSFET可抑制源極與漏極 間由於寄生雙極效應而引起之擊穿電壓之變壞。圖5(b)顯 示當閘長度調整後使圖5(a)之MOSFET之結構為LI = L2 = 0.35 μπι時漏極電流一電壓特性曲線（Id — Vds)。 以往技藝中之例3，一 MOSFET曾揭示於Μ· H. Gao等 人所撰窝之："Dual-MOSFET structure for suppression of kink in SOI MOSFETs at room and liquid helium temperatures" — 文 中，公布於 1990 之 IEEE SOI Conference 之 13-14 頁。 圖6(a)至6(d)為以往技藝第3例中MOSFET之剖面圖， 一平面配置圖，及漏極電流一電壓特性曲線。基本上，二 電晶體係以半聯相接，在電方面，此構型與圖5(a)所示之 MOSFET為等值結構。 特別是圖6(a)係一雙裝置之剖面圖’其中二個 NMOSFETs以串聯連接。圖6(b)為一平面圖，顯示雙裝置 之配置圖。圖6(c)為單一裝置之漏極電流一電壓曲線（虛 -6- A7 B7 / -wit (請先閱讀背面之注意事項再填寫本頁〕 本紙張尺度適用中國國家標準（CNS ) A4规格（2丨0><297公釐） 經濟部中央標準局員工消費合作社印製 A 7 B7 ' 五、發明説明（1 ) 相關申請之李互參考 此申請與曰本專利申請NO. HEI 9(1997)-007873於1997, 1， 2〇提出申請之有關，其優先已在35 USC § 119下申請專 - 利，其揭示以全部併入此間供參考。 本發明之背景 [本發明之範圍] 本發明乃關於一 SOI MOS (絕緣體上矽金屬氧化半導體） 場效電晶體，即在一 SOI基板上實施之半導體裝置，特別 關於SOI MOS場效電晶體（此後稱爲MOSFET )之一改進， 該M0SFET可應用在積體電路上。 [相關技藝之敘述] 在SOI基板上構成之SOI M0SFETS與SOS (藍寶石上 矽），SIM0X (以氧離子植入分隔之矽），及BS0I (銲接 之SOI)相似，可提供低電壓及高速操作。此外，SOI M0SFETS與構造在大型Si上之裝置比較時，可有一較小 之佈置面積。在另一方面，SOI M0SFETS僅有三個終端 (閘，漏及源），而大型矽裝置需要四個終端（閘、漏、源 及基板）。由於此一事實，SOI M0SFETS之操作如一浮動 體裝置。 圖4(a)及4(b)顯示第一例以往技藝之M0SFETS之剖面圖 及其等値電路。圖4(a)爲一 SOI NM0SFET之剖面圖及其等 値電路，圖4(b)爲大型NM0SFET之剖面圖及其等値電 路。 圖4(a)中及4(b)之等値電路顯示一寄生雙極NPN電晶體 -4- 本紙張尺度適用中國國家標準（CNS ) Α4規格（2Ι0Χ297公釐） --------；---批衣------、玎------線. (請先閱讀背面之注意事項再填—容本頁) ί 第86118〗9〇號專利申請案 中文說明書修正頁(88年6月） A7 B7
經濟部中央標準局員工消費合作社印製 五、發明説明（6 ) 圖2(a)及2(b)為顯示扭結電流ικ及本發明具體實例之 SOI MOSFET中漏電流—電壓特性曲線間之關係； ( 圖3為本發明一具體實例之s〇I MpSFET中之.漏電流— 電壓特性曲線； ，一圖4(a)及4(b)為根據以往〜技..藝之笫一何之之剖 面圖及其等值電路； 圖5⑷⑻為根據以往技藝之第二例之MOSFET之漏 電流一電墨歸性曲線及剖面圖； 圖⑷為根據以往技藝之第三例之MOSFE.T之一 剖面圖漏—電壓特性曲線。 具體實例之詳細說明 本發明提供一 SOI MOS場效電晶體’其可增加源及漏區 間之擊穿電壓及抑制漏電流—電壓特性中之扭結效應。 根據本發明’漏及源區間之擊穿電壓可以經由建造一具 有二個通道區之雙電晶體之SOI MOS場效電晶體而予以增 加。此外，在漏電流一電壓特性曲線（Id_Vds特性曲線中） 之扭結效應由於使鄰近漏區之第二通道區之濃度較鄰近第 一區之弟一通道區.之濃度為低而使其受到抑制。 最好，第二通道區之臨限電壓Vth2低於第—通道區之 臨限電壓Vthl ，此係由調整第一及第二通道區之摻雜濃 度而達成。此結構可抑制在漏電流一電壓特性曲線中之，, 扭結”效應。 最好，第一通道區之臨限電壓Vthl及第二通道區之臨 •限電壓Vth2之比值Vthl /Vth2大於4。此結構可消除在漏 -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再成寫本頁) .裝. 訂 五、發明説明（2 A7 B7 經濟部中央標隼局員工消費合作社印製
及包括一沖擊離子化電流產生器Ii。 在大型MOSFET情況下，雙極電晶體基極終端B與基板 終端B連接一起，基板/源極接點爲反相偏壓，結果，雙 極電晶體對MOSFET作業之影響甚微。 在SOI MOSFET中，寄生雙極基極爲電晶體本體（浮 動）。在正常操作中，在漏接點產生之沖擊離子化電流可 作用爲寄生雙極電晶體之基極電流，而造成一正回輸效應 及退化電特性，特別是短通道效應及降低漏/源擊穿電 壓。此一寄生雙極效應對裝置統合上加上一嚴重限制。 對具有亞半微米特性尺寸之SOI MOSFETS而言，（通道 長度< 0.35 μηι)，大約Bvdss ~ 2.5 V之漏/源擊穿電壓爲典 型者。結果，最大供應電壓應爲Vddmax〜2 V。此一限制 使不能使用Vdd ~ 3 V之SOI MOSFETS。 克服此限制之可能方法如下。 根據以往技藝第1例之SOI MOSFETS情況下，此方法包 括在較厚之矽薄膜頂上構造SOI MOSFETs，及使用本體接 觸以將通道區與一固定電位繫在一起。此舉動可使大塊矽 裝置抑制浮動體效應及寄生雙極效應，因而防止了源極與 漏極間之擊穿電壓之降低。 以前技藝第二例中，一 MOSFET曾揭示於曰本未審核專 利刊物（Kokai) No. Hei 5-218425 中。 圖5(a)顯示以往技藝例2中之MOSFET之剖面圖；圖5(b) 爲漏極電流-電壓特性曲性。此裝置爲二個SOI MOSFETs 與一共同漏極（圖5(a)中之I3 )電浮動並聯。每一 MOSFET 請 先 閱 讀 背 之 注 意 事 項 再 填 寫、 本 頁 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐〉 經濟部中央標準局員工消費合作社印製 修. 第86118190號專利申請案 中文說明書修正頁(88年6月）五、發明説明（3 ) 之通道長度為d，如圖5(a)所示。 此裝置特別包含一在矽基板11上形成之一絕緣薄膜12 上之主動層。此主動層包含一 N型主動區（浮動N型區） 13及P型主動區14、15將N型主動區13夾在中間。在 N型漏區19附近產生之電子洞對，p型載體被注入n型 主動區13之中。由於N型主動區13之不純濃度較N型源 區18低4個因數，反相注入之N型載體之量被廣泛抑 制。參考號碼17、20、21、22代表一閘電極，一絕緣 薄膜，一源極及一漏電極。 因此，根據以往技藝例2之MOSFET可抑制源極與漏極 間由於寄生雙極效應而引起之擊穿電壓之變壞。圖5(b)顯 示當閘長度調整後使圖5(a)之MOSFET之結構為LI = L2 = 0.35 μπι時漏極電流一電壓特性曲線（Id — Vds)。 以往技藝中之例3，一 MOSFET曾揭示於Μ· H. Gao等 人所撰窝之："Dual-MOSFET structure for suppression of kink in SOI MOSFETs at room and liquid helium temperatures" — 文 中，公布於 1990 之 IEEE SOI Conference 之 13-14 頁。 圖6(a)至6(d)為以往技藝第3例中MOSFET之剖面圖， 一平面配置圖，及漏極電流一電壓特性曲線。基本上，二 電晶體係以半聯相接，在電方面，此構型與圖5(a)所示之 MOSFET為等值結構。 特別是圖6(a)係一雙裝置之剖面圖’其中二個 NMOSFETs以串聯連接。圖6(b)為一平面圖，顯示雙裝置 之配置圖。圖6(c)為單一裝置之漏極電流一電壓曲線（虛 -6- A7 B7 / -wit (請先閱讀背面之注意事項再填寫本頁〕 本紙張尺度適用中國國家標準（CNS ) A4规格（2丨0><297公釐） 經濟部中央標準局員工消費合作社印製 A 7 B7 ι 五、發明説明（4 ) 線）及雙裝置（實線）之漏極電流-電壓曲線。 "糾結M效應爲在某一源-漏電壓Vds與輸入閘電壓Vgs 相關電壓下，漏極飽和電流Id之突然增加，如圖6(c)中之 - 虛線所示。"糾結"效應在鄰近漏極之頂部通道進入源-漏 穿透計晝時出現。 圖6(c)中實線所示之漏電流-電壓特性曲線中，"糾結” 效應由增加一電晶體之通道長度而降低。 圖6(d)爲當二元件之閘極長度調整後使L1 = 0.8 μιη及 L2 = 0.35 μιη時之漏電流-電壓特性曲線。如圖所示，"糾 結"效應（糾結電流）在漏電流-電壓特性已經降低。 但以往技術之例子1-3中之SOI MOSFET裝置結構有其 限制，故使在高密度積體電路中之使用受到限制。 (1) 在以往技藝第一例中，SOI M0SFETS係構建在厚頂 部矽薄膜之上，故使短通道效應退化。且本體接觸需求使 配置更爲複雜及增加裝置面積。 (2) 根據以往技藝之第二例之圖5(a)之M0S電晶體對最 小尺寸之亞微米通道長度之實施困難。 2-1)以0.35 μιη閘長度裝置言，每一 P型區14及15之通道長 度應爲d〜0.1 μιη 。此長度Ν+型不純物之側擴散可以比 較。因此，控制非常困難，且電特性易受大幅變動。 2-2)此外，根據以往技藝第二例之MOSFET ，其P型區 14及15之有相等通道長度（LI = L2二0.3 5 μιη).及臨限電壓 比値設定爲Vthl/Vth2 = 1，實驗發現，漏極電流-電壓特 性產生之"扭結”電流極大，如圖5 (b)所説明。 -7- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -----„-----装-- (請先閱讀背面之注意事項再填"本頁)
,1T i-讀 經濟部中央標準局員工消費合作社印製 A7 __B7_, 五、發明説明（5 ) (3)在以往技藝第三例中，以調整雙元件之電晶體通 道，"扭結"效應可大舉降低，如圖6(b)所示。此係由於當 通道長度増大時，電晶體驅動電流降低之故。但因爲此結 構之間長度爲Ll/L2=0.8pm/0.35pm，有一問題存在，即使 L2爲最小尺寸，裝置面積將由於L1 (非最小尺寸）之大維 數而增加。 本發明之略述 · 本發明已以上述之情況予以説明，其目的爲提供一 SOI MOS場效電晶體，其可增加源及漏區之間的擊穿電壓， 抑制在漏區電流-電壓特性之扭結效應，及降低裝置面積 及可應用於高度積體電路上。 此外，本發明提供之SOI MOS場效電晶體包含：第一傳 導率形成在基板上之表面頂部半導體層；第二傳導率型在 頂部半導體層上彼此分隔之源區及漏區；一 P型第一通道 區，一 N+型浮動區，及一 P型第二通道區以此順序形成 以自我校正方式配置在N+-型源區及N+-型漏區之間作爲 一 N型MOSFET ，或一 N型第一通道區，一 P+型浮動 區，及一 N型第二通道區以此順序形成並以自我校正方式 配置在P+型源區及P+型漏區作爲P型MOSFET ;及二個 閘電極以控制第一及第二通道區，其中，鄰近漏區之第二 通道區之摻雜濃度低於鄰近源區之第一通道區之摻雜濃 度。 圖説簡略説明 圖1爲本發明之一具體實例之SOI MOSFET之剖面圖； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -----,---.---私衣丨 (讀先閱讀背面之注意事項再4,穹本頁 *§1 fl^ 第86118〗9〇號專利申請案 中文說明書修正頁(88年6月） A7 B7
經濟部中央標準局員工消費合作社印製 五、發明説明（6 ) 圖2(a)及2(b)為顯示扭結電流ικ及本發明具體實例之 SOI MOSFET中漏電流—電壓特性曲線間之關係； ( 圖3為本發明一具體實例之s〇I MpSFET中之.漏電流— 電壓特性曲線； ，一圖4(a)及4(b)為根據以往〜技..藝之笫一何之之剖 面圖及其等值電路； 圖5⑷⑻為根據以往技藝之第二例之MOSFET之漏 電流一電墨歸性曲線及剖面圖； 圖⑷為根據以往技藝之第三例之MOSFE.T之一 剖面圖漏—電壓特性曲線。 具體實例之詳細說明 本發明提供一 SOI MOS場效電晶體’其可增加源及漏區 間之擊穿電壓及抑制漏電流—電壓特性中之扭結效應。 根據本發明’漏及源區間之擊穿電壓可以經由建造一具 有二個通道區之雙電晶體之SOI MOS場效電晶體而予以增 加。此外，在漏電流一電壓特性曲線（Id_Vds特性曲線中） 之扭結效應由於使鄰近漏區之第二通道區之濃度較鄰近第 一區之弟一通道區.之濃度為低而使其受到抑制。 最好，第二通道區之臨限電壓Vth2低於第—通道區之 臨限電壓Vthl ，此係由調整第一及第二通道區之摻雜濃 度而達成。此結構可抑制在漏電流一電壓特性曲線中之，, 扭結”效應。 最好，第一通道區之臨限電壓Vthl及第二通道區之臨 •限電壓Vth2之比值Vthl /Vth2大於4。此結構可消除在漏 -9- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再成寫本頁) .裝. 訂 經濟部中央標隼局員工消費合作社印製 A 7 B7 , 五、發明説明（7 ) 電流-電壓特性曲線中之”扭結”效應。 最好，第二通道區包括一原型之未摻雜通道。此結構可 使第二通道區之臨限電壓Vth2較低於第一通道區之臨限 電壓Vthl，此係經由設定第二通道區之摻雜濃度小於1 X 1014 cnT3及以摻雜濃度爲2 X 1017 cm·3 (硼）形成第一通道 區而達成。 最好，第一及第二通遺區之通道長度均爲相同。-此結構 可在較以往技藝爲小之裝置面積中實施一 SOI MOSFET ， 因爲可使第一及第二通道區之通道長度均爲相同之最小尺 寸。 例證 以下詳述本發明數個具體實例之場效電晶體之細節。 圖1爲本發明之一具體實例之在SOI基板上形成之場效 電晶體之剖面圖。 參考圖1 ，場效電晶體係形成在由基板1 ，厚度Tbox (在50 nm及500 nm)之埋入氧化物2及一頂部秒層3组成 之SOI基板上，一個有效電晶體已形成。M0S場效電晶 體有一閘電極4a及4b ，其係由多矽或一耐熱金屬M0Si2 (鉬化矽），Wsi2 (鎢矽）構成。源5及漏6區均爲高度摻 雜以降低互聯電阻。 在N型MOSFET情況下，源5及漏區6形成爲N+型。 一 P型第一通道區7，一 N+型浮動區9及一 i型第二通道 區8以此順序及自我校正方式形成並配置於N+型源5及 漏6區之間。 -10- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） ---------Ί--裝-- (請先閱讀背面之注意事項再填贫本頁) Μ 、\-° A7 B7 -五、發明説明（8 )
在^M〇SFET情況下，源5及漏6區形成P+型。_N 型通道區7，— P+型浮動區9，及一 Γ型第二通道區8以 此順序形成及自我校正方式配置於p+型源、5及漏6 間。 閑電極被分裂爲二個閉電極知及朴如圖ι所示。分裂 閘電極4a及則空制二個通道區？及8，此二區由相同傳 導率之浮動區分開如源5.及漏6區一樣。 鄰近源區5之通道區7爲源區5 (N型m〇sfet中爲p型） 之„傳導率。特別是在通道區7中之摻雜位準爲大約2 X 1〇17咖-3 (硼）。鄰近漏區6之通道區8並未摻雜，如通 道區7比較爲固有型(1型），或低摻雜。在此通道區8之 接雜位準小於1 X 1〇14 cm-3。 浮動區9與源5及漏6區等在自我校正方式形成。接雜 位準大約爲相同1lx，em.3。浮動區9之寬度爲〇4 _。因^ M〇SFET之結構係自我校正方式形成，其不純 I"生不易在側向擴散，故裝置特性被控制良好並可再生。 趣濟部中央榡率局員工消費合作社印製 在電方面，此裝置作爲二個M〇SFETs之串聯。如此， 其與圖5之例2所提議之以往技藝之s〇I m〇sfets及圖6 之以往技藝中第二例相似。但本具體實例中之M〇sfet以 下列方式結構。 ⑴裝置面積係由於有相同最小閘長度之疊層之通道區（半 電晶體）之分裂閘結構而最小。 例如，如電晶體之寬度爲W ，假定在相等之驅動電流 及閘電壓VgS=漏電壓Vds=4v之下可獲得漏極電流 ___________ - 11- 本纸張尺度·㈣(CNS) A4^格（加X29" 經濟部中央標準局負工消费合作社印製 A7 B7 五、發明説明（9 ) mA。爲了達到此漏極電流Id : 圖6之以往技藝之例3中，由於面積等於（Ll+L2+Wn) X W ，以往技藝之例3中之面積將爲21.7μηι2，但Ll=0.8 μιη，L2=0.35 μιη，Wn=0.4 μιη 及 W=14 μιη 需要 Id=6 mA。 圖1中本發明具體實例中，具體實例將爲11 μιη2，但 Ll=0.35 μιη » L2=0.35 μηι ? Wn=0.4 μηι 及 W=10 μιη 需要
Id=6 mA ，因此減低了面’積爲一半。此一結構可實現一高 源-漏擊穿電壓於較以往技藝爲小之面積中。 (2) 鄰近漏區6之通道區8形成爲一極低摻雜或固有型。 (3) Idsat2 > Idsatl之條件之達成係控制鄰近源5區之通道 區7之摻雜濃度以調整臨限電壓以滿足Vthl > Vth2。 在本發明之具體實例中，通道7之臨限電壓Vthl調整 爲Vthl = 0.4V ，而通道區8之臨限電壓調整爲Vth2 = 0.1V。 此舉可抑制漏電流-電壓特性曲線之扭結電流並可增加 源及漏區間之擊穿電壓。 此係由以下之機構達成。基本上，降低或消除”扭結"效 應，T1電晶體之飽和電流Idsatl必須小於接近漏區： Idsat2 > Idsatl之T2電晶體之飽和電流Idsat2。 在Idsat2 < Idsatl情況下，當T2電晶體操作在雪崩（或 擊穿）模式及T1電晶體爲飽和時（圖2(a))，扭結電流Ik出 現0 當Idsat2 > Idsatl時，"扭結”電流Ik不會出現，因爲電 晶體T2經常工作於三極管或飽和情況，而T1電晶體爲飽 -12- 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） ---------^---裝-- (請先閱讀背面之注意事項再填穷本頁) 訂 A7 B7 , 五、發明説明（10 ) 和狀態。 圖2(a)及2(b)顯示扭結電流Ik及本發明之具體實例之 SOI MOSFET中臨限電壓比値Vthl/Vth2間之關係。 - 圖2(a)爲一具有分裂閘結構及閘長度LI = L2二0.35 μιη 之SOI MOSFET之漏電流-電壓特性曲線中之扭結電流 Ik ° 參考圖2(b)，吾人瞭解，降低扭結電流Ik，通道區7及 8之臨限電壓Vthl及Vth2必須滿足下列關係：Vthl > Vth2，而臨限電壓比値Vthl/Vth2應大於4 ，則可有效減 低扭結電流Ik。 在此具體實例中，通道區7之臨限電壓Vthl調整爲使 其等於Vthl = 0.4V，而通道區8之臨限電壓Vth2調節到 Vth2 二 0.1V。 圖3爲本發明具體實例之SOI MOSFET中之漏電流-電 壓特性曲線。圖3顯示具有分裂閘結構，閘長度LI = L2 =0.35 μιη之SOI MOSFET特性曲線，其中之π扭結"效應亦 被消除。 鄰近源區5之通道區7爲以2x 1017 cm·3 (硼）濃度摻 雜，而鄰近漏區6之通道區8爲一未摻雜或固有型。此舉 可使鄰近漏區6之通道區8(半電晶體）較鄰近源區5之通 道區5之通道區7(半電晶體）較大之電流所驅動。 上述結構之SOI M0S場效電晶體具有雙摻雜通道區由不 同之閘電極電壓控制。 一主要特性爲鄰近漏終端之低掺雜通道區及調整鄰近源 -13- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---\---.---,---裝 I (請先閲讀背面之注意事項再填—寫本頁 、y5 經濟部中央標準局負工消費合作社印製 A7 B7 五、發明説明（u 區之通迢區之摻雜濃度以抑制"扭結”電流效應而不會降俠 驅動電流。 ' 此、·’„構可使一電晶體實現_高源〜漏擊穿電壓及獲得— 較以往技藝中之小裝[面積中之高驅動電流。 因此，此電晶體結構在實現於IC應用中之必須之高電 壓界面電路。此時，此低電壓soi電路之優點及1/0電： 可分別達到最佳境界。· —此外裝置特性有一良好之再生性，因爲勘sFet中之 每區均以自我杈正方式形成而不必以側向擴散控制 度。 、 本發明可在源區及漏區之間形成二個通道區以増 ϋ n區間之擊穿電壓及抑制漏電流_電壓特性曲線; 疋扭結效應’其方法爲控制二個通道區之摻雜濃度以調整 二通道區之臨限電壓。 儘管本發明已舉例及參考附圖予以説明，吾人瞭解此技 藝人士可作不同之改變及較。因此，除料等修改及變 化㈣本發明之精神及範圍，應認爲包括本發明内。 r靖先閱讀背面之注意事孕再填寫本頁』 -裝 -訂： 經濟部中央標準局員工消費合作社印製 用中準(c;s_)

Claims (1)

  1. ABCD 六、申請專利範圍 1. 一 SOI ^IOS.場效電晶體包括： 第一傳導率型之表面頂部半導體層，形成於SOI基 板上； 第二傳導率型之源及漏區，配置在頂部半導體層上 彼此分開； 一 P型第一通道區，一 N+型浮動區及一 P型第二通 道區，以此順序形成，·及以自我校正方式配置於N+型 源區及N+型漏區之間作爲N型MOSFET，或 一 N型第一通道區，一 P+型浮動區，及一 N型第二 通道，以此順序形成，及以自我校正方式配置於P+型 源區及P+型漏區作爲P型MOSFET ;及 二個閘電極，控制第一及第二通道區； 其中鄰近漏區之第二通道區之摻雜濃度低於鄰近源 區之第一通道區之摻雜濃度。 2. 根據申請專利範圍第1項之SOI MOS場效電晶體，其中 第一及第二通道區之掺雜濃度係經調整以使第二通道 區之臨限電壓Vth2較第一通道區之臨限電壓Vthl爲 低。 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 3. 根據申請專利範圍第2項之SOI MOS場效電晶體，其中 之第一及第二通道區之摻雜濃度係經調整成使第一通 道區之臨限電壓Vthl與第二通道區之臨限電壓Vth2之 比値Vthl/Vth2大於4。 . 4. 根據申請專利範圍第1項之SQI MOS場效電晶體，其中 第一通道區之摻雜濃度大於約1 X 1017 cm·3，而第二通 -15- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A8 B8 C8 D8 1 六、申請專利範圍 道區之摻雜濃度爲小於约1 X 1〇16 cm-3。 5. 根據申請專利範圍笫1項之SOI MOS場效電晶體，其中 之第二通道區包含一固有型式之未摻雜之通道。 6. 根據申請專利範圍第1項之SOI MOS場效電晶體，其中 之第一及第二通道區通道長度相同。 (請先閱讀背面之注意事項再蚨寫本頁) -裝· 、1T 經濟部中央標準局員工消費合作社印製 -16- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）
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