KR100326832B1 - 고전압 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
고전압이 가해지더라도 동작할 수 있는 박막 트랜지스터가 개시된다. 박막 트랜지스터는 제 1 및 제 2 박막 트랜지스터로 구성된다. 각 박막 트랜지스터는 액티브 영역과 드레인 영역 사이에, 부게이트 (Sub-gate) 전극에 의해 그 전도율이 제어되는 오프셋 (Offset) 영역을 가진다. 각 박막 트랜지스터는 주게이트 전극과 액티브 영역 사이의 주게이트 절연체보다 두꺼운, 부게이트 전극과 오프셋 영역사이의 부게이트 절연체를 가진다. 제 2 박막 트랜지스터의 주게이트 절연체의 두께는 제 1 박막 트랜지스터의 주게이트 절연체의 두께보다 두껍다.
Description
본 발명은 고전압 박막 트랜지스터 및 그 제조방법에 관한 것으로, 특히, 절연기판 또는 절연층상에 형성된 박막회로를 구성하는 고전압 박막 트랜지스터에 관한 것이다.
고전압 박막 트랜지스터는 높은 드레인 (Drain) 전압이 가해지더라도 동작할 수 있는 박막 트랜지스터를 구성하기 위해 사용된다. 종래의 고전압 박막 트랜지스터가 IEEE Electron Devices Letters Vol.Ⅱ, No.6(1990년 6월) 의 244쪽 내지 246쪽에 T.Y.Huang에 의해 발표된 ' A Simpler 100-V Polysilicon TFT with Improved Turn-on Characteristics' 라는 제목의 논문에서 개시된다.
특히, 도 1 에 도시된 바와 같이, 종래의 고전압 박막 트랜지스터에서는, 소스 영역 (301), 드레인 영역 (302), 및 액티브 (Active) 영역 (303) 이 기판 (300) 상에 형성된다.
주게이트 (Main-gate) 전극 (305) 이 100㎚ 의 두께를 가진 주게이트 절연층 (304) 상에 액티브 영역 (303) 과 중첩되도록 형성된다. 그 내부에 불순물이 도핑되지 않은 오프셋 (Offset) 영역 (306) 이 액티브 영역 (303) 과 드레인 영역 (302) 사이에 형성된다. 부게이트 (Sub-gate) 전극 (308) 이 700㎚ 의 두께를 가진 층간절연막 (307) 상에 오프셋 영역 (306) 과 중첩되도록 형성된다.
상기 고전압 박막 트랜지스터의 동작이 도 1 을 참조하여 기재된다. 오프셋 영역 (306) 의 전도율은 부게이트 전극 (308) 에 가해지는 전압에 의해 제어될 수 있다. 드레인 전계는 부게이트 전압을 적절한 값으로 설정함으로써 완화될 수 있다.
상기 논문에 의하면, 드레인 전압의 반보다 약간 큰 전압이 가해진 경우, 드레인 전계는 오프셋 영역 (306) 의 양끝에 분포될 수 있어, 유전파괴 특성이 최적화될 수 있다.
그러나, 5V 의 진폭을 가진 신호를 주게이트 전극 (305) 에 전달하는 이러한 고전압 박막 트랜지스터를 사용해 약 100V 의 전압을 제어하는 것은 어렵다. 상기 논문에서, 약 100V 의 드레인 전압이 가해질 경우, 부게이트 전극에 가해지는 전압이 약 60V 로 설정되는데, 유전파괴를 방지하기 위해서는, 부게이트 절연층이 약 700㎚ 의 두께로 설정될 필요가 있다.
이 경우, 부게이트 절연층이 두껍기 때문에, 오프셋 영역 (306) 에 유발된 전하밀도가 낮아져 저항이 증가되며, 이는 전류 핀칭 (Current Pinching) 현상을 초래한다.
본 발명의 목적은 높은 온-전류 (On-current) 를 얻을 수 있는 고전압 박막 트랜지스터를 제공하는 것이다.
도 1 은 종래의 고전압 박막 트랜지스터를 도시하는 단면도.
도 2 는 본 발명의 일실시예에 의한 고전압 박막 트랜지스터를 도시하는 단면도.
도 3a 내지 3h 는 본 발명의 일실시예에 의한 고전압 박막 트랜지스터의 제조공정을 도시하는 단면도.
* 도면의 주요부분에 대한 설명 *
1 : 유리 기판
2 : 캡핑층 (Capping Layer)
3 : 제 1 절연층
4 : 제 1 전극
9 : 제 2 절연층
10 : 제 3 절연층
11 : 제 2 전극
12 : 제 3 전극
13 : 제 4 절연층
14 : 제 5 절연층
15 : 제 4 전극
51 : 제 1 소스 영역
52 : 제 2 소스 영역
61 : 제 1 드레인 영역
62 : 제 2 드레인 영역
71 : 제 1 액티브 (Active) 영역
72 : 제 2 액티브 영역
81 : 제 1 오프셋 (Offset) 영역
82 : 제 2 오프셋 영역
161 : 제 1 소스 전극
162 : 제 1 드레인 전극
163 : 제 2 소스 전극
164 : 제 2 드레인 전극
171 : 제 6 전극
172 : 제 7 전극
상기 목적 및 다른 목적을 달성하기 위해, 본 발명은 제 1 액티브 영역, 제 1 오프셋 영역, 제 1 액티브 영역과 동일한 층에 형성된 제 1 소스 영역과 제 1 드레인 영역, 제 1 액티브 영역을 덮도록 형성된 제 1 절연층, 제 1 액티브 영역과 중첩되도록 제 1 절연층상에 형성된 제 1 전극, 적어도 제 1 오프셋 영역을 덮도록 형성된 제 2 절연층, 및 제 1 오프셋 영역과 중첩되도록 제 2 절연층상에 형성된 제 2 전극을 구비하는 제 1 박막 트랜지스터를 포함하는 고전압 박막 트랜지스터를제공한다. 제 1 전극은 주게이트 전극으로서 형성되며, 제 2 전극은 부게이트 전극으로서 형성된다.
제 2 박막 트랜지스터는, 제 2 액티브 영역, 제 2 오프셋 영역, 제 2 액티브 영역과 동일한 층에 형성된 제 2 소스 영역과 제 2 드레인 영역, 제 2 액티브 영역을 덮도록 형성된 제 3 절연층, 제 2 액티브 영역과 중첩되도록 제 3 절연층상에 형성된 제 3 전극, 적어도 제 2 오프셋 영역을 덮도록 형성된 제 4 절연층, 및 제 2 오프셋 영역과 중첩되도록 제 4 절연층상에 형성된 제 4 전극을 구비한다. 제 3 전극은 주게이트 전극으로서 형성되며, 제 4 전극은 부게이트 전극으로서 형성된다. 제 1 및 제 2 박막 트랜지스터는 동일한 절연기판 및 동일한 절연층 중의 하나상에 형성된다. 제 2 절연층 및 제 3 절연층은 동일한 층에 형성된다.
본 발명은 제 1 및 제 2 박막 트랜지스터를 구비하는 고전압 박막 트랜지스터를 제조하는 방법을 제공한다. 상기 제조방법은, 동일한 절연기판 및 동일한 절연층 중의 하나상에, 제 1 박막 트랜지스터의 제 1 소스 영역과 제 1 드레인 영역, 및 제 2 박막 트랜지스터의 제 2 소스 영역과 제 2 드레인 영역을 형성하는 단계; 제 1 소스 영역 및 제 1 드레인 영역과 동일한 층에 제 1 액티브 영역 및 제 1 오프셋 영역을 형성하고 제 2 소스 영역 및 제 2 드레인 영역과 동일한 층에 제 2 액티브 영역 및 제 2 오프셋 영역을 형성하는 단계; 제 1 액티브 영역을 덮도록 제 1 절연층을 형성하는 단계; 제 1 액티브 영역과 중첩되도록 제 1 절연층상에 제 1 전극을 형성하는 단계; 적어도 제 1 오프셋 영역을 덮도록 제 2 절연층을 형성하고적어도 제 2 액티브 영역을 덮도록 제 3 절연층을 형성하는 단계; 제 1 오프셋 영역과 중첩하도록 제 2 절연층상에 제 2 전극을 형성하고 제 2 액티브 영역과 중첩하도록 제 3 절연층상에 제 3 전극을 형성하는 단계; 적어도 제 2 오프셋 영역을 덮도록 제 4 절연층을 형성하는 단계; 및 제 2 오프셋 영역과 중첩하도록 제 4 절연층상에 제 4 전극을 형성하는 단계를 구비한다. 제 1 전극은 제 1 박막 트랜지스터의 주게이트 전극으로서 형성되고 제 2 전극은 제 1 박막 트랜지스터의 부게이트 전극으로서 형성되며, 제 3 전극은 제 2 박막 트랜지스터의 주게이트 전극으로서 형성되고 제 4 전극은 제 2 박막 트랜지스터의 부게이트 전극으로서 형성된다.
제 1 및 제 2 박막 트랜지스터는 동일한 절연기판 또는 동일한 절연층상에 형성된다. 제 2 및 제 3 절연층은 동일한 층에 형성된다.
또한, 제 1 및 제 2 박막 트랜지스터에서, 제 1 액티브 영역과 제 1 전극 사이의 절연층의 두께를 d1m, 제 2 액티브 영역과 제 3 전극사이의 절연층의 두께를 d2m, 제 1 오프셋 영역과 제 2 전극 사이의 절연층의 두께를 d1s, 제 2 오프셋 영역과 제 4 전극 사이의 절연층의 두께를 d2s 라 할 때, 이들은 d1s > d1m 및 d2s > d2m 의 관계를 갖도록 형성된다.
제 2 및 제 3 절연층이 동일한 두께를 가질 경우, d2s > d2m, d2m 은 거의 d1s 와 같으며, d1s > d1m 이다. 종래 고전압 박막 트랜지스터에서는, 주게이트 및 부게이트 절연층에 단지 2개의 두께치만이 설정될 수 있다. 그러나, 본 발명에서는, 2개의 박막 트랜지스터의 주게이트 및 부게이트 절연층에 적어도 3개의 두께값이 설정될 수 있어 각 전극들 사이의 전계의 감소를 이룰 수 있다.
본 발명의 실시예가 첨부한 도면을 참조하여 다음에 상세히 기재된다. 도 2 는 본 발명의 일실시예에 의한 구조를 도시하는 단면도이다. 도 2 에 도시된 바와 같이, 본 발명의 고전압 박막 트랜지스터는 제 1 박막 트랜지스터 (Thin Film Transistor : TFT) (101) 및 제 2 TFT (102) 를 구비한다. 제 1 TFT (101) 및 제 2 TFT (102) 가 NMOS (N-type Metal Oxide Semiconductor) TFT 인 경우가 이하에서 기재된다.
제 1 TFT (101) 가 먼저 기재된다. 각각이 고농도의 불순물 및 낮은 저항을 가진 제 1 소스 영역 (51) 과 제 1 드레인 영역 (61), 및 각각이 불순물을 거의 함유하지 않은 제 1 액티브 영역 (71) 과 제 1 오프셋 영역 (81) 이 캡핑층 (Capping Layer) (2) 으로 덮인 유리 기판 (1) 상에 형성된 반도체층의 일부에 형성된다.
주게이트 전극으로 기능하는 제 1 전극 (4) 은 주게이트 절연층으로 기능하는 제 1 절연층 (3) 상에 제 1 액티브 영역 (71) 과 중첩하도록 형성된다. 또한, 부게이트 전극으로 기능하는 제 2 전극 (11) 이 부게이트 절연층으로 기능하는 제 2 절연층 (9) 상에 제 1 오프셋 영역 (81) 과 중첩하도록 형성된다.
제 2 TFT (102) 가 다음에 기재된다. 각각이 고농도의 불순물 및 낮은 저항을 가진 제 2 소스 영역 (52) 과 제 2 드레인 영역 (62), 및 각각이 불순물을 거의 함유하지 않은 제 2 액티브 영역 (72) 과 제 2 오프셋 영역 (82) 이 캡핑층 (2) 으로 덮인 유리 기판 (1) 상에 형성된 반도체층의 일부에 형성된다.
주게이트 전극으로 기능하는 제 3 전극 (12) 은 주게이트 절연층으로 기능하는 제 3 절연층 (10) 상에 제 2 액티브 영역 (72) 과 중첩하도록 형성된다. 또한, 부게이트 전극으로 기능하는 제 4 전극 (15) 이 부게이트 절연층으로 기능하는 제 5 절연층 (14) 및 제 3 절연층 (10) 상에 제 2 오프셋 영역 (82) 과 중첩하도록 형성된다.
제 1 TFT (101) 의 스위칭 (Switching) 은 주게이트 전극으로 기능하는 제 1 전극 (4) 에 의해 수행된다. 제 1 액티브 영역 (71) 및 제 1 드레인 영역 (61) 사이에 형성된 제 1 오프셋 영역 (81) 은 드레인 전계의 버퍼로서 기능한다. 제 1 오프셋 영역 (81) 의 저항이 제 1 액티브 영역 (71) 의 저항보다 높게 설정된 경우, 소스와 드레인 사이의 전압의 대부분은 제 1 오프셋 영역 (81) 에 가해져 고전계가 제 1 액티브 영역 (71) 에 가해지는 것을 방지할 수 있다.
제 1 오프셋 영역 (81) 의 저항은 부게이트 전극으로 기능하는 제 2 전극 (11) 에 의해 제어된다. 횡방향으로의 드레인 전계는 제 2 전극 (11) 에 가해지는 전압을 적절한 값으로 설정함으로써 낮춰질 수 있어 고전압 박막 트랜지스터가 얻어질 수 있다.
한편, 제 2 TFT (102) 의 스위칭 (Switching) 은 주게이트 전극으로 기능하는 제 3 전극 (12) 에 의해 수행된다. 제 2 액티브 영역 (72) 과 제 2 드레인 영역 (62) 사이에 형성된 제 2 오프셋 영역 (82) 은 드레인 전계의 버퍼로서 기능한다. 제 2 오프셋 영역 (82) 의 저항이 제 2 액티브 영역 (72) 의 저항보다 높게 설정될 경우, 소스와 드레인 사이의 전압의 대부분은 제 2 오프셋 영역 (82)에 가해져, 고전계가 제 2 액티브 영역 (72) 에 가해지는 것을 방지할 수 있다.
제 2 오프셋 영역 (82) 의 저항은 부게이트 전극으로 기능하는 제 4 전극 (15) 에 의해 제어된다. 횡방향으로의 드레인 전계는 제 4 전극 (15) 에 가해지는 전압을 적절한 값으로 설정함으로써 낮춰질 수 있어, 고전압 박막 트랜지스터가 얻어질 수 있다.
제 1 TFT (101) 및 제 2 TFT (102) 가 회로를 구성하는 경우, 본 발명에 의한 회로의 동작이 다음에 기재된다. 회로가 V0 [V] 의 입력 신호에 의해 V2 [V] 의 출력전압을 발생시키고 중간 전압이 V1 (거의 V2/2 와 같음) 으로 설정된 경우에 있어서, 제 1 TFT (101) 는 주게이트 전극으로의 V0 입력 신호에 의해 V1 의 출력전압을 발생시키며, 제 2 TFT (102) 는 주게이트 전극으로의 V1 입력 신호에 의해 V2 의 출력전압을 발생시킨다.
본 발명의 일실시예에 의한 고전압 TFT 를 제조하는 공정이 도 3a 내지 3h 를 참조하여 기재된다.
우선, 도 3a 에 도시된 바와 같이, 500㎚ 의 두께를 가진 실리콘 이산화막으로 이루어진 캡핑층 (2) 이 감압 화학적 기상증착 (Low-Pressure Chemical Vapor Deposition : LPCVD) 방법에 의해 유리기판 (1) 상에 형성된다.
도 3b 에 도시된 바와 같이, 100㎚ 두께의 다결정 실리콘으로 된 반도체막이 LPCVD 방법에 의해 캡핑층 (2) 상에 증착된 후에, 반도체막은 엑시머 레이저 어닐링 (Excimer Laser Annealing) 에 의해 재결정화된다. 제 1 TFT (101) 및 제 2 TFT (102) 를 구성하는 반도체층의 일부에 약 1021/㎤ 의 인 (Phosphorus) 을 이온 도핑 방법에 의해 도핑하여, 제 1 소스 영역 (51), 제 1 드레인 영역 (61), 제 2 소스 영역 (52) 및 제 2 드레인 영역 (62) 을 형성하는데, 그 면저항이 약 1㏀/? 이다.
도 3c 에 도시된 바와 같이, 거의 불순물을 함유하지 않은 제 1 액티브 영역 (71) 및 제 1 오프셋 영역 (81) 이 제 1 소스 영역 (51) 과 제 1 드레인 영역 (61) 사이에 형성되며, 거의 불순물을 함유하지 않은 제 2 액티브 영역 (72) 및 제 2 오프셋 영역 (82) 이 제 2 소스 영역 (52) 과 제 2 드레인 영역 (62) 사이에 형성된다.
도 3d 에 도시된 바와 같이, 제 1 액티브 영역 (71) 상에는 100㎚ 의 두께를 가진 실리콘 이산화막으로 된 제 1 절연층 (3) 이 LPCVD 방법에 의해 형성된다. 제 1 절연층 (3) 은 주게이트 절연층으로 기능한다. 약 1021/㎤ 의 인을 함유하며 LPCVD 방법에 의해 형성된 50㎚ 의 두께를 가진 N-형 다결정 실리콘층 및 스퍼터링 (Sputtering) 방법에 의해 형성된 200㎚ 두께의 텅스텐 실리사이드층 (Tungsten Silicide) 을 적층함으로써 구성되는 제 1 전극 (4) 이 제 1 절연층 (3) 상에 형성된다. 제 1 전극 (4) 은 주게이트 전극으로서 기능한다.
도 3e 에 도시된 바와 같이, 각각이 200㎚ 두께의 실리콘 이산화막으로된 제 2 절연층 (9) 및 제 3 절연층 (10) 이 LPCVD 방법에 의해 제 1 오프셋 영역 (81), 제 2 액티브 영역 (72) 및 제 2 오프셋 영역 (82) 상에 형성된다. 제 2 절연층 (9) 은 제 1 TFT (101) 에서 부게이트 절연층으로 기능하며, 제 3 절연층 (10) 은 제 2 TFT (102) 에서 주게이트 절연층으로 기능한다. 또한, 콘택트홀들이 형성된다.
도 3f 에 도시된 바와 같이, 500㎚ 두께의 알루미늄막으로 된 제 2 전극 (11) 이 스퍼터링 방법에 의해 제 2 절연층 (9) 상에 제 1 TFT (101) 의 제 1 오프셋 영역 (81) 과 중첩하도록 형성되는데, 제 2 전극 (11) 은 부게이트 전극으로서 기능한다. 또한, 500㎚ 두께의 알루미늄막으로 된 제 3 전극 (12) 이 스퍼터링 방법에 의해 제 2 TFT (102) 의 제 2 액티브 영역 (72) 상에 형성되는데, 제 3 전극 (12) 은 주게이트 전극으로서 기능한다.
또한, 각각이 500㎚ 두께의 알루미늄막으로 된 제 1 소스 전극 (161), 제 1 드레인 전극 (162), 제 2 소스 전극 (163), 및 제 2 드레인 전극 (164) 이 스퍼터링 방법에 의해, 이들 전극들이 콘택트홀을 통해 전기적으로 제 1 소스 영역 (51), 제 1 드레인 영역 (61), 제 2 소스 영역 (52), 및 제 2 드레인 영역 (62) 에 각각 접속되도록 제 2 절연층 (9) 및 제 3 절연층 (10) 상에 형성된다. 이들 전극들은 각각 제 1 소스 영역 (51), 제 1 드레인 영역 (61), 제 2 소스 영역 (52), 및 제 2 드레인 영역 (62) 에 신호를 각각 공급하기 위해 사용된다.
도 3g 에 도시된 바와 같이, 각각이 300㎚ 두께의 실리콘 질화막으로 된 제 4 절연층 (13) 및 제 5 절연층 (14) 이 플라즈마 화학적 기상증착 (P-CVD) 방법에 의해 기판 전표면을 덮도록 형성된다. 제 4 절연층 (13) 은 제 1 TFT (101) 에서 패시베이션 (Passivation) 층으로 기능하며, 제 5 절연층 (14) 은 제 2 TFT(102) 에서의 부게이트 절연층의 일부로서 기능한다. 또한, 콘택트홀들이 형성된다.
도 3h 에 도시된 바와 같이, 500㎚ 의 두께를 가진 알루미늄막으로 된 제 4 전극 (15) 이 스퍼터링 방법에 의해 제 2 TFT (102) 의 제 2 오프셋 영역 (82) 과 중첩되도록 제 5 절연층 (14) 상에 형성되는데, 제 4 전극 (15) 은 부게이트 전극으로 기능한다. 각각이 500㎚ 의 두께를 가진 알루미늄막으로 된 제 6 전극 (171) 및 제 7 전극 (172) 이, 제 1 전극 (4) 및 제 3 전극 (12) 에 각각 전기적으로 접속되도록, 스퍼터링 방법에 의해 제 4 절연층 (13) 및 제 5 절연층 (14) 상에 형성된다. 제 6 전극 (171) 및 제 7 전극 (172) 은 주게이트 전극으로 기능하는 제 1 전극 (4) 및 제 3 전극 (12) 에 각각 신호를 공급하기 위해 사용된다.
여기서, 제 1 TFT (101) 의 제 1 액티브 영역 (71) 과 제 1 전극 (4) 사이의 제 1 주게이트 절연층 (111) 및 제 2 TFT (102) 의 제 2 액티브 영역 (72) 과 제 3 전극 (12) 사이의 제 2 주게이트 절연층 (121) 의 두께는 각각 d1m, d2m 으로 설정되며, 제 1 TFT (101) 의 제 1 오프셋 영역 (81) 과 제 2 전극 (11) 사이의 제 1 부게이트 절연층 (112) 및 제 2 TFT (102) 의 제 2 오프셋 영역 (82) 과 제 4 전극 (15) 사이의 제 2 부게이트 절연층 (122) 의 두께는 각각 d1s, d2s 로 설정된다. 본 실시예에서 d1m = 100㎚, d2m = 200㎚, d1s = 200㎚, d2s = 500㎚ 이어서, d1s > d1m 및 d2s > d2m 이다.
제 1 TFT (101) 에 대해, 제 1 소스 전극 (161) 의 전압은 0V 로 설정되며, 제 1 드레인 전극 (162) 의 전압은 50V 로 설정된다. 제 1 TFT (101) 에서,50V 의 신호는, 제 2 전극 (11) 의 전압을 30V 로 일정하게 설정하고 5V 의 신호를 제 1 전극 (4) 에 전달함으로써 제어될 수 있다.
반면에, 제 2 TFT (102) 에 대해서는, 제 2 소스 전극 (163) 의 전압이 0V 로 설정되며, 제 2 드레인 전극 (164) 의 전압은 100V 로 설정된다. 제 2 TFT (102) 에서, 100V 의 신호는, 제 4 전극 (15) 의 전압을 70V 로 일정하게 설정하고 50V 의 신호를 제 3 전극 (12) 에 전달함으로써 제어될 수 있다.
상기한 바와 같이, 제 1 TFT (101) 의 제 1 전극 (4) 에 5V 의 신호를 입력함으로써 제 2 TFT (102) 에서 100V 의 신호를 출력할 수 있게 된다.
이 경우, 제 1 TFT (101) 에서 주게이트 전극과 부게이트 전극사이에는 25V 의 전위차가 존재한다. 반면, 제 2 TFT (102) 에서 주게이트 전극과 부게이트 전극 사이에는 20V 의 전위차가 존재한다. 주게이트 전극과 부게이트 전극 사이의 전압이 감소되기 때문에, 주게이트 및 부게이트 사이의 절연층은 200㎚ 내지 300㎚ 정도로 얇게 형성될 수 있다.
주게이트 전극과 부게이트 전극간에 형성된 절연층이 얇아지면, 부게이트 절연층도 얇아질 수 있고 오프셋 영역의 저항이 낮춰질 수 있다. 따라서, 종래 기술보다 2배의 온-전류를 얻을 수 있다.
제 2 절연층 (9) 은 제 1 TFT (101) 의 부게이트 절연층으로 기능하며, 제 2 절연층 (9) 과 동시에 형성된 제 3 절연층 (10) 은 제 2 TFT (102) 의 주게이트 절연층으로 기능한다. 따라서, 절연층들을 형성하는 공정이 단순해질 수 있다.
제 1 TFT (101) 의 부게이트 전극으로서의 제 2 전극 (11) 및 제 2 TFT(102) 의 주게이트 전극으로서의 제 3 전극 (12) 은 동일한 공정에서 형성될 수 있으므로, 전극들을 형성하는 공정이 단순해질 수 있다.
상기한 바와 같이, 본 발명에 의하면, 높은 온-전류를 얻을 수 있는 고전압 박막 트랜지스터를 최소한의 공정수에 의해 제조할 수 있다.
또한, 본 발명의 실시예에서는, NMOS 구조를 갖는 TFT 가 설명되어 졌다. 그러나, PMOS 구조 또는 CMOS 구조를 갖는 TFT 도 동일한 효과를 제공할 수 있음은 자명하다.
Claims (8)
- 제 1 액티브 영역, 제 1 오프셋 영역, 상기 제 1 액티브 영역과 동일한 층에 형성된 제 1 소스 영역과 제 1 드레인 영역, 상기 제 1 액티브 영역을 덮도록 형성된 제 1 절연층, 상기 제 1 액티브 영역과 중첩되도록 상기 제 1 절연층상에 형성된 제 1 전극, 적어도 상기 제 1 오프셋 영역을 덮도록 형성된 제 2 절연층, 및 상기 제 1 오프셋 영역과 중첩되도록 상기 제 2 절연층상에 형성된 제 2 전극으로 구성되며, 상기 제 1 전극이 주게이트 전극으로서 형성되고 상기 제 2 전극이 부게이트 전극으로서 형성되는 제 1 박막 트랜지스터; 및제 2 액티브 영역, 제 2 오프셋 영역, 상기 제 2 액티브 영역과 동일한 층에 형성된 제 2 소스 영역과 제 2 드레인 영역, 상기 제 2 액티브 영역을 덮도록 형성된 제 3 절연층, 상기 제 2 액티브 영역과 중첩되도록 상기 제 3 절연층상에 형성된 제 3 전극, 적어도 상기 제 2 오프셋 영역을 덮도록 형성된 제 4 절연층, 및 상기 제 2 오프셋 영역과 중첩되도록 상기 제 4 절연층상에 형성된 제 4 전극으로 구성되며, 상기 제 3 전극이 주게이트 전극으로서 형성되고 상기 제 4 전극은 부게이트 전극으로서 형성되는 제 2 박막트랜지스터를 구비하며,상기 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터가 동일한 절연기판 및 동일한 절연층 중의 하나상에 형성되고, 상기 제 2 절연층 및 상기 제 3 절연층이 동일한 층에 형성되는 것을 특징으로 하는 고전압 박막 트랜지스터.
- 제 1 항에 있어서, 상기 제 1 액티브 영역과 상기 제 1 전극 사이의 절연층의 두께를 d1m, 상기 제 2 액티브 영역과 상기 제 3 전극사이의 절연층의 두께를 d2m, 상기 제 1 오프셋 영역과 상기 제 2 전극 사이의 절연층의 두께를 d1s, 상기 제 2 오프셋 영역과 상기 제 4 전극 사이의 절연층의 두께를 d2s 라 할 때, 이들이 d1s > d1m 및 d2s > d2m 의 관계를 갖도록 형성된 것을 특징으로 하는 고전압 박막 트랜지스터.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 2 전극 및 상기 제 3 전극이 서로동시에 형성된 것임을 특징으로 하는 고전압 박막 트랜지스터.
- 동일한 절연기판 및 동일한 절연층 중의 하나상에 제 1 박막 트랜지스터의 제 1 소스 영역과 제 1 드레인 영역, 및 제 2 박막 트랜지스터의 제 2 소스 영역과 제 2 드레인 영역을 형성하는 단계;상기 제 1 소스 영역 및 상기 제 1 드레인 영역과 동일한 층에 제 1 액티브 영역 및 제 1 오프셋 영역을 형성하고, 상기 제 2 소스 영역 및 상기 제 2 드레인 영역과 동일한 층에 제 2 액티브 영역 및 제 2 오프셋 영역을 형성하는 단계;상기 제 1 액티브 영역을 덮도록 제 1 절연층을 형성하는 단계;상기 제 1 액티브 영역과 중첩되도록 상기 제 1 절연층상에 제 1 전극을 형성하는 단계;적어도 상기 제 1 오프셋 영역을 덮도록 제 2 절연층을 형성하고, 적어도 상기 제 2 액티브 영역을 덮도록 제 3 절연층을 형성하는 단계;상기 제 1 오프셋 영역과 중첩하도록 상기 제 2 절연층상에 제 2 전극을 형성하고, 상기 제 2 액티브 영역과 중첩하도록 상기 제 3 절연층상에 제 3 전극을 형성하는 단계;적어도 상기 제 2 오프셋 영역을 덮도록 제 4 절연층을 형성하는 단계; 및상기 제 2 오프셋 영역과 중첩하도록 상기 제 4 절연층상에 제 4 전극을 형성하는 단계를 구비하는, 제 1 박막 트랜지스터 및 제 2 박막 트랜지스터로 구성되는 고전압 박막 트랜지스터의 제조 방법.
- 제 4 항에 있어서, 상기 제 1 액티브 영역과 상기 제 1 전극 사이의 절연층의 두께를 d1m, 상기 제 2 액티브 영역과 상기 제 3 전극사이의 절연층의 두께를 d2m, 상기 제 1 오프셋 영역과 상기 제 2 전극 사이의 절연층의 두께를 d1s, 상기 제 2 오프셋 영역과 상기 제 4 전극 사이의 절연층의 두께를 d2s 라 할 때, 상기 제 1 절연층, 상기 제 2 절연층, 상기 제 3 절연층 및 상기 제 4 절연층이 d1s > d1m 및 d2s > d2m 의 관계를 갖도록 형성되는 것을 특징으로 하는 고전압 박막 트랜지스터의 제조방법.
- 제 4 항 또는 제 5 항에 있어서, 상기 제 2 절연층 및 제 3 절연층을 동시에 형성하는 단계를 구비하는 것을 특징으로 하는 고전압 박막 트랜지스터의 제조방법.
- 제 4 항 또는 제 5 항에 있어서, 상기 제 2 전극 및 상기 제 3 전극을 동시에 형성하는 단계를 구비하는 것을 특징으로 하는 고전압 박막 트랜지스터의 제조방법.
- 제 6 항에 있어서, 상기 제 2 전극 및 상기 제 3 전극을 동시에 형성하는 단계를 구비하는 것을 특징으로 하는 고전압 박막 트랜지스터의 제조방법.
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