JP2003078357A - モノリシックな対数増幅器におけるｖｉにより誘導されるドリフトを補償するための方法および回路 - Google Patents
モノリシックな対数増幅器におけるｖｉにより誘導されるドリフトを補償するための方法および回路Info
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Abstract
(57)【要約】
【課題】 対数増幅器と同じチップ上に温度補償用サー
ミスタを設けること 【解決手段】 温度補償されたモノリシックな対数増幅
回路は入力信号（Ｉin）に応答して第１ＰＮ接合デバイ
ス（ＤＩ）の両端に発生した第１電圧（Ｖ１）と基準信
号（Ｉref）に応答して第２ＰＮ接合デバイス（Ｄ２）
の両端に発生した第２電圧（Ｖ２）との間の差を示す対
数電圧信号（Ｖ３）を発生するようになっている対数増
幅セル（２６）と、出力増幅器（１９）、正の温度係数
を有する温度に依存した第１抵抗素子（Ｒ１）、第２抵
抗素子（Ｒ２）を含む出力回路（３６）とを備え、出力
回路（３６）は対数電圧信号（Ｖ３）に応答して温度補
償された出力信号（Ｖout）を発生する。
ミスタを設けること 【解決手段】 温度補償されたモノリシックな対数増幅
回路は入力信号（Ｉin）に応答して第１ＰＮ接合デバイ
ス（ＤＩ）の両端に発生した第１電圧（Ｖ１）と基準信
号（Ｉref）に応答して第２ＰＮ接合デバイス（Ｄ２）
の両端に発生した第２電圧（Ｖ２）との間の差を示す対
数電圧信号（Ｖ３）を発生するようになっている対数増
幅セル（２６）と、出力増幅器（１９）、正の温度係数
を有する温度に依存した第１抵抗素子（Ｒ１）、第２抵
抗素子（Ｒ２）を含む出力回路（３６）とを備え、出力
回路（３６）は対数電圧信号（Ｖ３）に応答して温度補
償された出力信号（Ｖout）を発生する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はモノリシックな対数
増幅集積回路および入力信号を対数変換するための方法
に関する。 【０００２】 【従来の技術】対数増幅器は種々の機能を提供するため
にこれまで使用されている。最も近い従来技術は、本願
譲受人のハイブリッド集積回路であるＬＯＧ１００対数
および対数比増幅器（エレクトロニックデザイン、１９
８９年６月１４日、１１１〜１１３ページのロバート・
Ａ・ピース氏による論文「この対数回路製品のすべてに
ついて」参照されたい）であると考えられる。ウォング
およびオットー著テキスト「関数回路」（マックグロウ
ヒル出版社、ニューヨーク、１９７６年、５８ページ）
も参照されたい。対数増幅器は対数伝達関数の圧縮効果
が有効である信号圧縮でこれまで使用されている。例え
ば８ビットのアナログ−デジタルコンバータの前に本願
譲受人のＬＯＧ１００対数増幅器を接続し、使用する
と、２０ビットのコンバータのダイナミックレンジに等
価的なダイナミックレンジを発生できる。 【０００３】図１は上記本願出願人のハイブリッド集積
回路であるＬＯＧ１００対数増幅器の略図である。図１
を参照すると、この対数増幅器１Ａは第１演算増幅器１
１（演算増幅器Ａ１とも称す）を含み、この演算増幅器
１１の（−）入力端はユーザーによって入力電流Ｉinが
供給される外部入力端子１４に接続されている。この演
算増幅器１１の（＋）入力端はアースに接続されてい
る。演算増幅器１１の出力端は、導線１３によりＮＰＮ
トランジスタＱ１のエミッタに接続されており、このト
ランジスタＱ１のコレクタは入力端子１４に接続されて
いる。トランジスタＱ１のエミッタは導線１３によりマ
ッチングのとれたＮＰＮトランジスタＱ２のエミッタに
接続されており、ＮＰＮトランジスタＱ２のベースはア
ースに接続されており、コレクタはユーザーによって基
準電流Ｉrefが供給される外部基準電流端子１５と第２
演算増幅器１９（演算増幅器Ａ２とも称す）の（−）入
力端との双方に接続されている。第２演算増幅器１９の
（＋）入力端はアースに接続されている。演算増幅器１
９の出力端は外部出力導線１７に接続されており、この
外部出力導線１７には、Ｉin／Ｉrefの対数比を示す出
力電圧Ｖoutが発生される。トランジスタＱ１のベース
は外部端子１６に接続されており、薄膜抵抗器Ｒ２の一
方の端子にはＶoutが接続されており、この抵抗器の他
方の端子は導線１６に接続されている。導線１６とアー
スとの間には大きい正の温度係数（ＴＣ）を有する、温
度に依存する「複合」抵抗器Ｒ１が結合されている。こ
の抵抗器Ｒ１は導線１６と２２０オームのサーミスタＲ
１ａの一方のターミナルとの間に接続された２７０オー
ムの薄膜抵抗器Ｒ１ｂを含み、サーミスタの他方の端子
はアースに接続されている。複合抵抗器Ｒ２は複数の薄
膜抵抗器の選択可能な並列の組み合わせでよく、この場
合、各々の抵抗器は端子１６に接続された一方の端子と
ユーザーがＲ２の抵抗値を設定できるように接続された
別の端子とを有する。 【０００４】図１の対数増幅器１Ａはハイブリッドな集
積回路として構成されており、サーミスタＲ１ａはこの
ハイブリッドな集積回路に接合されたディスクリートチ
ップ上に形成されている。図１の従来の対数増幅器１は
サイズが大きいために、より大きいパッケージにパッケ
ージされなければならない。 【０００５】図２は、トランジスタＱ１およびＱ２がそ
れぞれダイオードＤ１およびＤ２に置き換えられている
ことを除けば、図１の対数増幅器に類似する従来の別の
対数増幅器１Ｂの略図を示す。 【０００６】 【発明が解決しようとする課題】一般に、１つのチップ
内に１つの回路の全ての素子を集積化するほうがより便
利であり、より安価となる。更に、モノリシックな構造
は小さい表面実装パッケージ、例えばＳＯ−１４内へ回
路を組み込むことも容易にしている。したがって、図１
に示された従来の対数増幅器には、ハイブリッドＬＯＧ
１００製品が通常のモノリシックな集積回路（ＩＣ）技
術とコンパーチブルでないという欠点がある。しかしな
がら、従来のＩＣプロセスにおいて、従来のサーミスタ
を設ける機能を付け加える結果、複雑度とコストが更に
増すことになる。 【０００７】従って、実際問題としてこれまで増幅回路
および薄膜抵抗器と共に同じチップに設けることができ
るサーミスタは入手できなかったので、図１に示される
ＬＯＧ１００構造を１つのチップに設けることは実際的
でないと考えられていた。ＬＯＧ１００の単一チップ構
造にサーミスタを設けるのに必要となる半導体処理ステ
ップを追加することは、利益の点からも実際的でないと
考えられてきた。 【０００８】単一モノリシックチップ内に集積化され、
小さく、高価でないプラスチックパッケージ、例えばＴ
ＳＳＯＰ−１４またはＳＯ−１４にパッケージできるよ
うな、図１および２に示された対数増幅器に類似する対
数増幅器を提供した者はこれまで誰もいない。 【０００９】過去において、抵抗値が極めて小さい抵抗
器を製造するのに、集積回路の配線メタライゼイション
（metallization）方法しか一般に使用されていない。
抵抗値の極めて小さい抵抗器、例えば抵抗値の極めて小
さいエミッタ抵抗器およびシャント抵抗器はこれまで集
積回路全体で使用されている集積回路の配線メタライゼ
イションから形成されている。１９８１年２月５日に発
行された米国特許第4,990,803号（ギルバート）は多段
対数増幅器を開示しており、この対数増幅器では、フロ
ントエンドのＰＴＡＴ抵抗減衰器が入力電圧分圧回路を
備え、この分圧回路は温度係数の大きい抵抗器と固定さ
れた抵抗器を変換ブランチに含んでいる。減衰器の出力
端は対数セル回路に接続されている。米国特許第4,990,
803号も、温度係数の大きい抵抗器を、チップ製造中に
設けられるアルミ配線メタライゼイションから製造され
る３０オームの抵抗器とすることができることを開示し
ている。電圧入力に対しては入力減衰器が適当である
が、この減衰器は低レベルの電流入力を分流するように
なっている。 【００１０】従って、モノリシックな温度補償された対
数増幅器がこれまで長い間望まれてきた。 【００１１】従って、本発明の目的は入力信号を実質的
に温度補償しながら対数増幅する、モノリシックな集積
回路対数増幅器および方法を提供することにある。 【００１２】本発明の別の目的は、従来のハイブリッド
集積回路の対数増幅器の大きな物理的サイズおよび高い
コストの問題を解決することにある。 【００１３】本発明の別の目的は、特に光ファイバーデ
バイスにおける光強度を測定するのに適した、小型の低
コストの温度補償された対数増幅器を提供することにあ
る。 【００１４】本発明の別の目的は、対数増幅器において
ディスクリートな（離散的）大きい正の温度係数のサー
ミスタを使用する上での問題を解消することにある。 【００１５】端的に述べれば、一実施例によれば、本発
明は入力信号（Ｉin）に応答して第１ＰＮ接合デバイス
（Ｄ１）の両端に発生した第１電圧（Ｖ１）と基準信号
（Ｉ ref）に応答して第２ＰＮ接合デバイス（Ｄ２）の
両端に発生した第２電圧（Ｖ２）との差を示す対数電圧
信号（Ｖ３）を発生するようになっている対数増幅セル
（２６）を含む温度補償されたモノリシックな対数増幅
器を提供するものである。前記対数増幅器は、出力増幅
器（Ａ２）と、正の第１温度係数を有する温度に依存し
た第１抵抗素子（Ｒ１）と、前記第１温度係数よりも実
質的に小さい第２温度係数を有する第２抵抗素子（Ｒ
２）とを備えた出力回路（３６）を含み、前記第１抵抗
素子（Ｒ１）と第２抵抗素子（Ｒ２）とは出力増幅器
（Ａ２）の出力端と基準導線（ＧＮＤ）との間に設けら
れた分圧器として結合されており、出力増幅器（Ａ２）
の入力端にフィードバック信号を送るようになってお
り、前記出力回路（３６）は、対数電圧信号（Ｖ３）に
応答して温度補償された出力信号（Ｖout）を発生する
ようになっている。前記第１抵抗素子（Ｒ１）に含まれ
る、温度に依存する第３抵抗素子（Ｒ１ａ）は、モノリ
シックな対数増幅回路を製造するのに利用される半導体
製造プロセスに不可欠な導電性材料から構成される。一
実施例では、前記導電性材料は、モノリシックな対数増
幅器全体にわたって配線メタライゼイションとしても使
用されるアルミまたはアルミ合金配線メタライゼイショ
ンである。 【００１６】 【発明の実施の形態】図３は、本発明に係わるモノリシ
ックな集積回路である対数増幅器１２０の略図である。
対数増幅器１２０は、図２の従来の対数増幅器１Ｂに類
似しているが、対数増幅器１２０では単一のモノリシッ
クチップ１２０Ａ上に回路のすべてが形成されている。
図２のサーミスタＲ１は、正のＴＣの抵抗器Ｒ１に置き
換えられており、この抵抗器Ｒ１は、大きく蛇行したア
ルミの配線メタライゼイション抵抗器Ｒ１ａを含み、こ
の抵抗器はチップ全体にわたって金属配線部を製造する
のに使用される同じ種類のアルミまたはアルミ合金配線
メタライゼイションから構成されている。（後で説明す
る、図９は配線メタライゼイション抵抗器Ｒ１ａの蛇行
構造を示している。）正のＴＣ抵抗器Ｒ１は従来の薄膜
抵抗器Ｒ１ｂも含む。一般に、抵抗器Ｒ２は、基本的に
は温度に依存しないニクロム（ＮｉＣｒ）またはシクロ
ム（ＳｉＣｒ）から一般に構成された薄膜抵抗器であ
る。 【００１７】本発明の一実施例では、アルミ配線メタラ
イゼイション抵抗器Ｒ１ａは、公知のアルミ配線メタラ
イゼイション抵抗器の抵抗値と比較して極めて大きい約
２００オームの抵抗値を有し、アルミメタライゼイショ
ンの約８．９ミクロン（約０．３５ミル）幅および約１
０、０００オングストローム単位の厚みの大きく蛇行し
た構造体に形成されている。しかしながら、アルミ配線
メタライゼイション抵抗器Ｒ１ａが、より小さい抵抗
値、恐らくは１００オーム又はそれより小さい抵抗値を
有すると、実用的である。本明細書に述べる薄膜抵抗器
は、ニクロムから構成できる。抵抗器Ｒ１ｂの抵抗値の
一例は３０オームであり、抵抗器Ｒ２の代表的な値は、
３３７５オームである。一般にアルミ配線メタライゼイ
ション抵抗器Ｒ１ａは、対数増幅器が形成されている集
積回路チップの面積の約１０パーセントを占める。Ｉin
の代表的値は、１ナノアンペアから１ミリアンペアの範
囲内にある。Ｉrefの代表的値も１ナノアンペアから１
ミリアンペアの範囲内にある。 【００１８】周知のように半導体のＰＮ接合部、例えば
シリコンＰＮ接合部は対数変換のための予測可能な素子
として使用できる。順方向にバイアスがかけられたＰＮ
接合部のベース−エミッター間電圧は、この接合部を横
断する電流のかなり正確な対数関数となる。順方向のバ
イアスがかけられたシリコン接合部の両端での電圧は、
ほぼ次の式で近似される。 【００１９】 【数１】 【００２０】ここで、Ｉ ＝接合部を横断する電流、 Ｉｓ＝接合部の飽和電流、 ｑ ＝電子の電荷＝１ｅＶ、 ｋ ＝ボルツマン定数＝８．６２×１０-5ｅＶ／Ｋ、 Ｔ ＝絶対温度（ケルビン（Ｋ）度）となる 従って、図３を参照すると、次の式が成り立つ。 【００２１】 【数２】 【００２２】Ｉs1＝Ｉs2であれば、Ｖ３＝（ｋＴ／ｑ）
Ｌｎ（Ｉref／Ｉin）となる。 【００２３】ここで、 Ｉin＝対数増幅器１２０への入力電流、 Ｉref＝対数増幅器１２０への基準電流、 Ｖ３＝対数変換セル２６からの出力電圧、 Ｖout＝対数増幅器１２０の増幅された出力電圧であ
る。 【００２４】従って、Ｖ３は絶対温度（ケルビン度）に
ほぼ比例し、室温で約１／２９８℃または約３０００ｐ
ｐｍ／℃の温度係数（ＴＣ）を有する。増幅器（Ａ２、
Ｒ１、Ｒ２）の利得が２９８℃で℃当たり約−３０００
ｐｐｍの補償ＴＣを有するようにすることにより、Ｖ３
のドリフトに対する一次の補正を行うことができる。 【００２５】複合抵抗器Ｒ１に対し適当な正のＴＣを有
する抵抗器を使用することによってこれを達成できる。
複合抵抗器Ｒ１は直列に接続された上記アルミメタライ
ゼイション抵抗器Ｒ１ａと薄膜抵抗器Ｒ１ｂとから構成
でき、一方の抵抗器（例えばＲ１ｂ）はより小さいＴＣ
またはゼロのＴＣを有し、他方の抵抗器（例えばＲ１
ａ）は複合抵抗器Ｒ１に求められる正のＴＣ（℃当たり
３０００ｐｐｍ）よりもほぼ大きいＴＣを有する。抵抗
器Ｒ１ａとＲ１ｂとの比を正しく選択することにより、
℃当たり約＋３０００ｐｐｍの必要なＴＣとの直列の組
み合わせを形成できる。上記引用したウォンおよびオッ
トーの論文の第５８ページを参照されたい。 【００２６】同じモノリシックなチップ上に回路素子の
全てを形成できれば、集積回路を製造することがより便
利になり、かつより安価となることが理解できるはずで
ある。（しかしながら、過去において従来の集積回路ウ
ェーハ製造プロセスにおいてサーミスタを設けることが
できるようにするという課題を解決することは極めてコ
ストのかかることであると考えられていたので、上記従
来のＬＯＧ１００製品に必要な多数のチップを収納する
ための大きくて高価なパッケージを設けなければならな
かった。） 【００２７】本発明の上記実施例ではチップ全体にわた
って配線メタライゼイションを設けるために、半導体プ
ロセスでも使用される標準的な同じアルミ配線メタライ
ゼイション材料を使用することによって、抵抗値がほぼ
２００オームの物理的に大きい、正のＴＣ抵抗器Ｒ１ａ
が設けられている。本願譲受人が使用するアルミメタラ
イゼイションは約４０００ｐｐｍ／℃の正のＴＣを有す
る。（しかしながらかかるメタライゼイションが必要な
温度係数を有することを条件に、他の集積回路製造プロ
セスで一般に使用されている他のレベルの配線メタライ
ゼイションを使用することもできる。） 【００２８】対数増幅器の出力を入力電流の１０倍ごと
に１ボルトにすることにより、図３の対数変換器の有利
な利得が得られる。すなわちＩrefが１０Ｉinに等しけ
れば、Ｖout＝１ボルトとなる。次に、２９８°Ｋ（例
えば室温）では、次の式が成り立つ。 【００２９】入力電流の１０倍ごとの１ボルトに対し、
Ｖ３＝８.６２×１０-5×２９８Ｌｎ（１０）＝０.０５
９１ボルトである。 【００３０】対数変換セル３６の利得は１／０.０５９
１、すなわち１ボルト当たり１６.９ボルトである。図
３の対数増幅器１２０の場合の抵抗器Ｒ１およびＲ２の
値を解く。 【００３１】Ｒ１ｔ＝Ｒ１（１＋ｔｃＲ１（ｔ−ｔｎｏ
ｍ））である場合に、Ｒ２の熱ドリフトがないと仮定す
る。ここで、ｔ＝温度、ｔｎｏｍ＝公称温度、例えば室
温、ｔｃＲ１＝Ｒ１の温度係数である。 【００３２】非反転演算増幅器１９の利得ドリフトを解
く。 ｇ０＝１＋Ｒ２／Ｒ１、 ｇｔ＝１＋Ｒ２／［Ｒ１（１＋ｔｃＲ１（ｔ−ｔｎｏ
ｍ））］となる。 【００３３】ここで、ｇ０は、ｔ＝ｔｎｏｍでの演算増
幅器１９の利得、ｇｔ＝温度ｔを関数とする演算増幅器
１９の利得である。 【００３４】利得温度係数（すなわち利得ドリフト）が
ｔｃｇであると、ｔｃｇ＝Ｄ［ｇｔ，ｔ］／ｇ０とな
る。 【００３５】ここで、Ｄ［ｇｔ，ｔ］は温度ｔに対する
ｇｔの部分微分を示し、次の式が得られる。 【００３６】 【数３】 【００３７】ｔ＝ｔｎｏｍにおいて、次の式が成り立
つ。 【００３８】 【数４】 【００３９】Ｇ＝１６.９（例えばＲ２／Ｒ１＝１５.
９）でのｔｃＲ１の必要な値を解くと、次のようにな
る。 Ｒ１＝１およびＲ２＝１５.９ 【００４０】「ｔｃｇ＝０.００３、ｔｃＲ１］を解く
と（すなわちｔｃｇ＝０.００３の場合のｔｃＲ１を解
くと）、 ｔｃＲ１＝−０.００３１９となる。 【００４１】直列接続された２つの抵抗器Ｒ１ａおよび
Ｒ１ｂからＲ１を形成した場合のＲ１の温度係数を解く
と、次の式が得られる。 【００４２】 【数５】 【００４３】ｔｃＲ１ｂ＝０であれば、次の式が得られ
る。 【００４４】 【数６】 【００４５】ｔｃＲ１ａ＝０.００４であり、ｔｃＲ１
＝０.００３１９である場合の、Ｒ１ａおよびＲ１ｂを
解くと、次の式が得られる。 【００４６】 【数７】 【００４７】結論は、上記値の範囲の比を有する抵抗器
により、ｔｎｏｍにおける温度補償が得られるというこ
とである。例えば比を１０００とすると次の式が得られ
る。すなわち、 Ｒ１＝１５.９キロオーム（ゼロのｔｃｒにて）、 Ｒ２＝１キロオーム（直列接続されたＲ１ａ＋Ｒ１ｂか
ら形成された３１９０ｔｃｒ）、 Ｒ１ａ＝７９７.５オーム（例えばアルミ合金導線に対
しては４０００ｐｐｍｔｃｒ）、 Ｒ１ｂ＝２０２.５オーム（ゼロのｔｃｒで）。 【００４８】図３の対数増幅器１２０は入力電流信号を
受信するようになっているが、入力電圧信号Ｖinを使用
できるようにするために、種々の別の回路構造も提供で
きる。例えば図４は外部入力導線１８にて電圧入力信号
Ｖinを受信するように変更された図３の回路の変形例で
ある対数増幅器１２１を示す。入力導線１８と内部導線
１４との間には入力抵抗器Ｒinが接続されている。演算
増幅器Ａ１の負の入力端における電圧は仮想アース点に
保持されているので、導線１４により演算増幅器Ａ１の
（−）入力端に接続されている抵抗器Ｒ１は、ダイオー
ド（またはＰ−Ｎ接合部）Ｄ１を通って導線１４内に流
れる電流ＩinがＶin／Ｒinに等しくなるよう適当な電圧
対電流変換を行う。それ以外、図４の対数増幅器１２１
は本質的には図３の対数増幅器１２０と同じである。 【００４９】図３の対数増幅器１２０は利得および温度
補償をするように、非反転増幅回路Ａ２、Ｒ１、Ｒ２と
共に構成されている。しかしながら、本発明によれば、
他の種々の対数増幅回路構造でも利得補償および温度補
償を行うことができる。例えば、図５に示された対数増
幅器１２２は温度依存抵抗器として抵抗器Ｒ１を使用す
ることにより、利得補償と温度補償の双方を行うよう
に、反転利得ステージ３６Ａ内の演算増幅器１９と共に
構成されている。図５における抵抗器Ｒ１は図示するよ
うに単一の温度依存抵抗器とすることができるが、図１
〜４に示されるようなアルミ抵抗器Ｒ１ａと薄膜抵抗器
Ｒ１ｂとの複合体とすることもできる。これを達成する
ために、導線１５と温度依存抵抗器Ｒ１の一方の端子と
の間にバッファ増幅器２１が結合されている。このバッ
ファ増幅器２１の（＋）入力端は基準入力導線１５に接
続されている。バッファ増幅器２１の出力端はその
（−）入力端だけでなく、温度依存抵抗器Ｒ１の一方の
ターミナルにも接続されている。抵抗器Ｒ１の他方の端
子は導線１６により演算増幅器１９の（−）入力端およ
びフィードバック抵抗器Ｒ２の一方の端子に接続されて
いる。演算増幅器１９の（＋）入力端はアースに接続さ
れており、この演算増幅器１９の出力端は導線１７によ
りフィードバック抵抗器Ｒ２の他方の端子に接続されて
いる。 【００５０】図５に示された反転増幅器Ａ２の利得温度
係数ｔｃｇを解くと、次の式が得られる。 【００５１】 【数８】【００５２】２つ以上のカスケード接続された利得ステ
ージを使用すると、全体の利得ドリフトが大きくなるこ
とがあるので、各々がより小さい温度係数を有する（例
えば各々が１／２９８よりも小さい温度係数を有する）
抵抗素子を使って対数変換器の温度補償を行うことがで
きる。例えば図６は単一モノリシックチップに形成でき
る別の対数増幅器１２３を示す。図６の対数増幅器１２
３は図５の対数増幅器１２２に類似しているが、増幅器
２５と、フィードバック抵抗器Ｒ２と、増幅器２５の
（−）入力端に接続された導線１６Ｂによって接続され
た温度依存抵抗器Ｒ１とを備えた第２のカスケード接続
された利得ステージ３８を含むように変更されている。
この第２のカスケード接続された利得ステージ３８は利
得ステージ３６ａと類似または同一でよいが、入力端が
導線２２に接続されており、出力端が導線２６により利
得ステージ３６ａの入力端に接続されている。この例で
は、利得ステージ３６ａと３８とは同じであるが、Ｒ１
抵抗器が温度依存素子となっている。 【００５３】利得を、２つの利得の等しいカスケード接
続された反転増幅ステージに分割することを条件に図６
の対数増幅器１２３の利得温度係数を解くと、次の式が
得られる。 【００５４】 【数９】 【００５５】利得を、ｎ個の利得の等しいカスケード接
続された反転増幅ステージに分割することを条件に利得
温度係数を解くと、次の式が得られる。 【００５６】 【数１０】 【００５７】図７は対数増幅セル２６を含む対数増幅器
１２４を示す。対数増幅セル２６は複合フィードバック
を有する非反転増幅器１９により出力ステージ３６をド
ライブするようになっている。非反転増幅器１９の
（＋）入力端は導線１５に接続されており、この増幅器
１９の出力端は出力導線１７により抵抗器Ｒ４の一方の
端子に接続されており、抵抗器Ｒ４の他方の端子は導線
３０により抵抗器Ｒ２の一方の端子および温度依存抵抗
器Ｒ３の一方の端子に接続されている。温度依存抵抗器
Ｒ２の他方の端子はアースに接続されており、抵抗器Ｒ
２の他方の端子は増幅器１９の（−）入力端および別の
温度依存抵抗器Ｒ１の一方の端子に接続されている。抵
抗器Ｒ１の他方の端子はアースに接続されている。この
ように、多数の分圧器を使用することにより、このタイ
プの回路によって代表的なアルミ配線メタライゼイショ
ン材料の温度係数よりも小さい正の温度係数を有する小
さい値の抵抗器を有利に使用することが可能となってい
る。例えばチップの製造中にＰタイプのベース領域を形
成するのと同時に形成される（約＋１２００ｐｐｍ／℃
の温度係数を有する）Ｐタイプの拡散抵抗器によって抵
抗器Ｒ１を構成できる。 【００５８】図７に示されている回路構造は連続する分
圧器を形成するために、図示されるよう小さい値の温度
依存抵抗器Ｒ１およびＲ３、および比較的大きい値の抵
抗器Ｒ２およびＲ４を使用することにより、図示される
ような２つ以上の連続する分圧器によって導線１７上の
出力電圧を増幅器１９の（−）入力端上の極めて小さい
フィードバック電圧に分割できるようにしている。図示
された連続する分圧回路構造は抵抗器Ｒ１およびＲ３の
正の温度係数の効果を大きくし、よってアルミ配線メタ
ライゼイション材料の温度係数よりも実質的に小さい温
度係数を有する温度依存抵抗器Ｒ２およびＲ４を使用す
る対数増幅器１２４の所望する温度補償を行っている。
（図７の基本的な動作は理解されているが、図７の回路
の数学的解析は開示した他の回路の解析よりもかなり複
雑であり、この解析は完了していない。）この構造で
は、抵抗器Ｒ１およびＲ３を正の温度係数を有する温度
依存抵抗器とすることができ、利得はこれら抵抗の比に
よって決まる。図７に示された抵抗器Ｒ１は図示するよ
うに単一の温度依存抵抗器としてもよいし、また図１〜
４に示されるようにアルミ抵抗器Ｒ１ａと薄膜抵抗器Ｒ
１ｂの複合体としてもよい。 【００５９】本発明における対数変換機能を行うために
他の種々の回路構造を使用することができる。 【００６０】図８は電流入力導線１４と基準電流導線１
５の双方がそれぞれ演算増幅器１１および１９により仮
想アース点に保持されるモノリシックな対数増幅器１２
５の現時点で好ましい実施例を示す。図８の対数増幅器
と図１の従来の対数増幅器との間の差異は次の点にあ
る。すなわち従来の対数増幅器が温度依存素子Ｒ１ａと
して利用される別個のチップに設けられたディスクリー
トサーミスタを備えたハイブリッド集積回路デバイスと
なっているのに対し、図８の対数増幅器１２５の全体は
単一の集積回路チップ上に設けられており、この増幅器
の温度依存素子Ｒ１ａは、Ｒ１ａの大きな抵抗値にも拘
わらず、配線のためにチップ全体にわたっても使用され
る通常のアルミの配線メタライゼイション材料の蛇行し
た構造から構成されている点が異なっている。図８にお
いて、点線は対数増幅器全体が設けられている集積回路
チップを示し、抵抗器Ｒ１ａの符号は図１に従来技術と
して示されているディスクリートサーミスタＲ１ａと異
なる集積温度依存素子を示す。 【００６１】図３〜７に示されるように、蛇行したアル
ミメタライゼイション抵抗器Ｒ１ａと薄膜抵抗器Ｒ１ｂ
とを含む複合温度依存抵抗器Ｒ１は温度依存抵抗器であ
る。図８では、演算増幅器１１の（−）入力端は入力導
線１４に接続されており、演算増幅器１１の（＋）入力
端はアースに接続されている。演算増幅器１１の出力端
は導線１３により一対のマッチングのとれたＮＰＮトラ
ンジスタＱ１とＱ２のエミッタに接続されており、トラ
ンジスタＱ２のベースはアースに接続されている。第２
演算増幅器１９はその（＋）入力端がアースに接続され
ており、その（−）入力端が基準入力導線１５に接続さ
れている。演算増幅器１９の出力端は出力導線１７によ
り薄膜抵抗器Ｒ２の一方の端子に接続されており、抵抗
器Ｒ２の他方の端子は導線１６によりトランジスタＱ２
のベースおよび複合抵抗器Ｒ１の一方の端子に接続され
ている。複合抵抗器Ｒ１の他方の端子はアースに接続さ
れている。この回路構成では、次の式が成立する。 【００６２】 【数１１】 【００６３】ここで、ｋはスケールファクターである。 【００６４】図９は単一の集積回路チップ上に構成され
た、図８の対数増幅器１２５の平面図である。演算増幅
器１１および１９の回路のほとんどの位置はそれぞれ参
照符号Ａ１およびＡ２によって示されている。領域１１
Ａおよび１９Ａは所望する場合に使用できる一対の補助
増幅器のロケーションを示している。トランジスタＱ１
およびＱ２のロケーションも示されている。蛇行したア
ルミメタライゼイション抵抗器Ｒ１ａは図９内の符号Ｒ
１ａによって示されたチップの利用可能な領域内に位置
している。この蛇行したアルミメタライゼイション抵抗
器Ｒ１ａは集積回路チップの面積の約１０％を占める。
しかしながら、アルミメタライゼイション抵抗器Ｒ１ａ
は図９に示されているのと同じ蛇行した状態に構成する
必要はない。例えば同じ長さのメタライゼイション材料
を集積回路チップの周辺部分内またはそのまわりにルー
プ状に、ループまたはスパイラル構造などとして設けて
もよい。本明細書で使用している「蛇行」なる用語は、
メタライゼイション材料の全体に「スパイラル状」の構
造または図９に示されるような「非スパイラル状」の構
造を含むものと定義する。 【００６５】本発明は入力信号の広いダイナミックレン
ジにわたって高精度で基準電流または基準電圧に対する
入力電流または入力電圧対数、対数比または逆対数を発
生する、汎用の集積回路の対数増幅器および対数比増幅
器を提供するものである。集積回路ウェーハの処理中に
集積回路配線メタライゼイションとして使用される標準
的なアルミまたはアルミ合金メタライゼイションのみか
ら構成された１つ以上の、比較的大きい値の抵抗器を使
用することにより、トランジスタＱ１およびＱ２または
ダイオードＤ１およびＤ２のｋＴ／ｑの項のドリフトを
キャンセル、すなわち補償するものである。 【００６６】これまで述べた小さく、低コストの温度補
償された対数増幅器は、特に光ファイバーデバイスにお
ける光強度を測定するのに有効である。 【００６７】本発明のいくつかの特定の実施例を参照し
て本発明について説明したが、当業者であれば、本発明
の真の要旨および範囲から逸脱することなく、本発明の
これまで説明した実施例に対して種々の変形を行うこと
ができよう。特許請求の範囲に記載したものと同じ結果
を達成するために、実質的には異なっていないか、また
はほぼ同じ態様でほぼ同じ機能を奏するすべての要素ま
たは工程は、本発明の範囲内のものである。温度依存抵
抗素子はこれまで説明したアルミメタライゼイションお
よびアルミ合金メタライゼイション以外の別の配線金属
材料または合金材料から構成できる。例えば温度依存抵
抗素子はドープされたシリコン材料またはドープされた
多結晶シリコン材料からも構成できる。ＰＮ接合はシリ
コントランジスタのＰＮ接合部でもよいし、ダイオード
Ｄ１およびＤ２はダイオード接続されたトランジスタで
もよい。シリコンダイオードとシリコントランジスタの
異なる組み合わせとして半導体接合部を設けてもよい。
例えば半導体接合部は図５に示されたＱ１の点線の構造
によって示されるようなトランジスタＱ１およびダイオ
ードＤ２として設けることができる。開示されている対
数増幅回路は入力電流Ｉinが入力端子１４に流入するの
ではなく、これから流出し、基準電流Ｉrefが基準端子
１５に流入するのではなく、これから流出するように容
易に変形できる。高温度係数の配線材料を必ずしもメタ
ライゼイション材料にする必要はない。例えばこの温度
係数の大きい配線材料は製造中にチップに設けられる、
ドープされたシリコン配線材料（例えばＰタイプのドー
プされたシリコン材料、またはＮタイプのドープされた
シリコン材料）またはドープされた多結晶シリコン配線
材料でもよい。 【００６８】以上の説明に関して更に以下の項を開示す
る。 【００６９】（１）（ａ）入力信号に応答して第１ＰＮ
接合デバイスの両端に発生した第１電圧と基準信号に応
答して第２ＰＮ接合デバイスの両端に発生した第２電圧
との差を示す対数電圧信号を発生するようになっている
対数増幅セルと、（ｂ）出力増幅器、モノリシックな対
数増幅回路の上に他の場所への配線メタライゼイション
の形成と同時に、モノリシック対数増幅回路に形成され
た配線メタライゼイション材料を含む、正の第１温度係
数を有する温度に依存した第１抵抗素子、前記第１温度
係数よりも実質的に小さい第２温度係数を有する第２抵
抗素子を備えた出力回路とを含み、前記第１抵抗素子と
第２抵抗素子とが出力増幅器の出力端と基準導線との間
に設けられた分圧器として結合されており、出力増幅器
の入力端にフィードバック信号を送るようになってお
り、前記出力回路が対数電圧信号に応答して温度補償さ
れた出力信号を発生するようになっており、前記第１抵
抗素子の配線メタライゼイション材料が対数電圧信号を
温度補償するように充分大きい抵抗の長い構造体として
構成されている、温度補償されたモノリシックな対数増
幅回路。 【００７０】（２） 前記第１抵抗素子の少なくとも一
部が蛇行した構造体として構成されている、第１項記載
の、温度補償されたモノリシックな対数増幅回路。 【００７１】（３）（ａ）入力信号に応答して第１ＰＮ
接合デバイスの両端に発生した第１電圧と基準信号に応
答して第２ＰＮ接合デバイスの両端に発生した第２電圧
との差を示す対数電圧信号を発生するようになっている
対数増幅セルと、（ｂ）出力増幅器、モノリシックな対
数増幅回路の上に他の場所への配線メタライゼイション
の形成と同時に、モノリシック対数増幅回路に形成され
た配線メタライゼイション材料を含む、正の第１温度係
数を有する温度に依存した第１抵抗素子、前記第１温度
係数よりも実質的に小さい第２温度係数を有する第２抵
抗素子を備えた出力回路とを含み、前記第１抵抗素子と
第２抵抗素子とが出力増幅器の出力端と基準導線との間
に設けられた分圧器として結合されており、出力増幅器
の入力端にフィードバック信号を送るようになってお
り、前記出力回路が対数電圧信号に応答して温度補償さ
れた出力信号を発生するようになっており、（ｃ）モノ
リシックな対数増幅回路を製造するのに利用される半導
体製造プロセスに不可欠な導電性材料から構成される、
前記第１抵抗素子に含まれる、温度に依存する第３抵抗
素子と、（ｄ）前記第１温度係数よりも実質的に小さい
温度係数を有する抵抗材料から構成された、前記第１抵
抗素子に含まれる第４抵抗素子とを備えた、温度補償さ
れたモノリシックな対数増幅回路。 【００７２】（４） 前記導電性材料がアルミ配線メタ
ライゼイション材料である、第３項記載の、温度補償さ
れたモノリシックな対数増幅回路。 【００７３】（５） 前記導電性材料が前記対数電圧信
号を温度補償するように、充分大きい抵抗値の長い蛇行
した構造体として構成されている、第４項記載の、温度
補償されたモノリシックな対数増幅回路。 【００７４】（６） 前記導電性材料がアルミ合金配線
メタライゼイション材料である、第４項記載の、温度補
償されたモノリシックな対数増幅回路。 【００７５】（７） 前記導電性材料が前記対数電圧信
号を温度補償するように、充分大きい抵抗値の長い蛇行
した構造体として構成されている、第６項記載の、温度
補償されたモノリシックな対数増幅回路。 【００７６】（８） 前記アルミ合金配線メタライゼイ
ション材料の温度係数が約＋４０００ｐｐｍ／℃であ
る、第４項記載の、温度補償されたモノリシックな対数
増幅回路。 【００７７】（９） 前記第３抵抗素子の抵抗値が約１
００オームよりも大きい、第４項記載の、温度補償され
たモノリシックな対数増幅回路。 【００７８】（１０） 前記第２抵抗素子および前記第
４抵抗素子が薄膜抵抗材料から構成されている、第９項
記載の、温度補償されたモノリシックな対数増幅回路。 【００７９】（１１） 温度補償されたモノリシックな
対数増幅回路は入力信号（Ｉin）に応答して第１ＰＮ接
合デバイス（ＤＩ）の両端に発生した第１電圧（Ｖ１）
と基準信号（Ｉref）に応答して第２ＰＮ接合デバイス
（Ｄ２）の両端に発生した第２電圧（Ｖ２）との間の差
を示す対数電圧信号（Ｖ３）を発生するようになってい
る対数増幅セル（２６）と、出力増幅器（１９）、正の
温度係数を有する温度に依存した第１抵抗素子（Ｒ
１）、第２抵抗素子（Ｒ２）を含む出力回路（３６）と
を備える。前記出力回路（３６）は対数電圧信号（Ｖ
３）に応答して温度補償された出力信号（Ｖout）を発
生する。第１抵抗素子（Ｒ１）はモノリシックな対数増
幅器全体にわたって配線メタライゼイションとしても使
用される導電性アルミまたはアルミ合金の配線メタライ
ゼイションから構成される。
増幅集積回路および入力信号を対数変換するための方法
に関する。 【０００２】 【従来の技術】対数増幅器は種々の機能を提供するため
にこれまで使用されている。最も近い従来技術は、本願
譲受人のハイブリッド集積回路であるＬＯＧ１００対数
および対数比増幅器（エレクトロニックデザイン、１９
８９年６月１４日、１１１〜１１３ページのロバート・
Ａ・ピース氏による論文「この対数回路製品のすべてに
ついて」参照されたい）であると考えられる。ウォング
およびオットー著テキスト「関数回路」（マックグロウ
ヒル出版社、ニューヨーク、１９７６年、５８ページ）
も参照されたい。対数増幅器は対数伝達関数の圧縮効果
が有効である信号圧縮でこれまで使用されている。例え
ば８ビットのアナログ−デジタルコンバータの前に本願
譲受人のＬＯＧ１００対数増幅器を接続し、使用する
と、２０ビットのコンバータのダイナミックレンジに等
価的なダイナミックレンジを発生できる。 【０００３】図１は上記本願出願人のハイブリッド集積
回路であるＬＯＧ１００対数増幅器の略図である。図１
を参照すると、この対数増幅器１Ａは第１演算増幅器１
１（演算増幅器Ａ１とも称す）を含み、この演算増幅器
１１の（−）入力端はユーザーによって入力電流Ｉinが
供給される外部入力端子１４に接続されている。この演
算増幅器１１の（＋）入力端はアースに接続されてい
る。演算増幅器１１の出力端は、導線１３によりＮＰＮ
トランジスタＱ１のエミッタに接続されており、このト
ランジスタＱ１のコレクタは入力端子１４に接続されて
いる。トランジスタＱ１のエミッタは導線１３によりマ
ッチングのとれたＮＰＮトランジスタＱ２のエミッタに
接続されており、ＮＰＮトランジスタＱ２のベースはア
ースに接続されており、コレクタはユーザーによって基
準電流Ｉrefが供給される外部基準電流端子１５と第２
演算増幅器１９（演算増幅器Ａ２とも称す）の（−）入
力端との双方に接続されている。第２演算増幅器１９の
（＋）入力端はアースに接続されている。演算増幅器１
９の出力端は外部出力導線１７に接続されており、この
外部出力導線１７には、Ｉin／Ｉrefの対数比を示す出
力電圧Ｖoutが発生される。トランジスタＱ１のベース
は外部端子１６に接続されており、薄膜抵抗器Ｒ２の一
方の端子にはＶoutが接続されており、この抵抗器の他
方の端子は導線１６に接続されている。導線１６とアー
スとの間には大きい正の温度係数（ＴＣ）を有する、温
度に依存する「複合」抵抗器Ｒ１が結合されている。こ
の抵抗器Ｒ１は導線１６と２２０オームのサーミスタＲ
１ａの一方のターミナルとの間に接続された２７０オー
ムの薄膜抵抗器Ｒ１ｂを含み、サーミスタの他方の端子
はアースに接続されている。複合抵抗器Ｒ２は複数の薄
膜抵抗器の選択可能な並列の組み合わせでよく、この場
合、各々の抵抗器は端子１６に接続された一方の端子と
ユーザーがＲ２の抵抗値を設定できるように接続された
別の端子とを有する。 【０００４】図１の対数増幅器１Ａはハイブリッドな集
積回路として構成されており、サーミスタＲ１ａはこの
ハイブリッドな集積回路に接合されたディスクリートチ
ップ上に形成されている。図１の従来の対数増幅器１は
サイズが大きいために、より大きいパッケージにパッケ
ージされなければならない。 【０００５】図２は、トランジスタＱ１およびＱ２がそ
れぞれダイオードＤ１およびＤ２に置き換えられている
ことを除けば、図１の対数増幅器に類似する従来の別の
対数増幅器１Ｂの略図を示す。 【０００６】 【発明が解決しようとする課題】一般に、１つのチップ
内に１つの回路の全ての素子を集積化するほうがより便
利であり、より安価となる。更に、モノリシックな構造
は小さい表面実装パッケージ、例えばＳＯ−１４内へ回
路を組み込むことも容易にしている。したがって、図１
に示された従来の対数増幅器には、ハイブリッドＬＯＧ
１００製品が通常のモノリシックな集積回路（ＩＣ）技
術とコンパーチブルでないという欠点がある。しかしな
がら、従来のＩＣプロセスにおいて、従来のサーミスタ
を設ける機能を付け加える結果、複雑度とコストが更に
増すことになる。 【０００７】従って、実際問題としてこれまで増幅回路
および薄膜抵抗器と共に同じチップに設けることができ
るサーミスタは入手できなかったので、図１に示される
ＬＯＧ１００構造を１つのチップに設けることは実際的
でないと考えられていた。ＬＯＧ１００の単一チップ構
造にサーミスタを設けるのに必要となる半導体処理ステ
ップを追加することは、利益の点からも実際的でないと
考えられてきた。 【０００８】単一モノリシックチップ内に集積化され、
小さく、高価でないプラスチックパッケージ、例えばＴ
ＳＳＯＰ−１４またはＳＯ−１４にパッケージできるよ
うな、図１および２に示された対数増幅器に類似する対
数増幅器を提供した者はこれまで誰もいない。 【０００９】過去において、抵抗値が極めて小さい抵抗
器を製造するのに、集積回路の配線メタライゼイション
（metallization）方法しか一般に使用されていない。
抵抗値の極めて小さい抵抗器、例えば抵抗値の極めて小
さいエミッタ抵抗器およびシャント抵抗器はこれまで集
積回路全体で使用されている集積回路の配線メタライゼ
イションから形成されている。１９８１年２月５日に発
行された米国特許第4,990,803号（ギルバート）は多段
対数増幅器を開示しており、この対数増幅器では、フロ
ントエンドのＰＴＡＴ抵抗減衰器が入力電圧分圧回路を
備え、この分圧回路は温度係数の大きい抵抗器と固定さ
れた抵抗器を変換ブランチに含んでいる。減衰器の出力
端は対数セル回路に接続されている。米国特許第4,990,
803号も、温度係数の大きい抵抗器を、チップ製造中に
設けられるアルミ配線メタライゼイションから製造され
る３０オームの抵抗器とすることができることを開示し
ている。電圧入力に対しては入力減衰器が適当である
が、この減衰器は低レベルの電流入力を分流するように
なっている。 【００１０】従って、モノリシックな温度補償された対
数増幅器がこれまで長い間望まれてきた。 【００１１】従って、本発明の目的は入力信号を実質的
に温度補償しながら対数増幅する、モノリシックな集積
回路対数増幅器および方法を提供することにある。 【００１２】本発明の別の目的は、従来のハイブリッド
集積回路の対数増幅器の大きな物理的サイズおよび高い
コストの問題を解決することにある。 【００１３】本発明の別の目的は、特に光ファイバーデ
バイスにおける光強度を測定するのに適した、小型の低
コストの温度補償された対数増幅器を提供することにあ
る。 【００１４】本発明の別の目的は、対数増幅器において
ディスクリートな（離散的）大きい正の温度係数のサー
ミスタを使用する上での問題を解消することにある。 【００１５】端的に述べれば、一実施例によれば、本発
明は入力信号（Ｉin）に応答して第１ＰＮ接合デバイス
（Ｄ１）の両端に発生した第１電圧（Ｖ１）と基準信号
（Ｉ ref）に応答して第２ＰＮ接合デバイス（Ｄ２）の
両端に発生した第２電圧（Ｖ２）との差を示す対数電圧
信号（Ｖ３）を発生するようになっている対数増幅セル
（２６）を含む温度補償されたモノリシックな対数増幅
器を提供するものである。前記対数増幅器は、出力増幅
器（Ａ２）と、正の第１温度係数を有する温度に依存し
た第１抵抗素子（Ｒ１）と、前記第１温度係数よりも実
質的に小さい第２温度係数を有する第２抵抗素子（Ｒ
２）とを備えた出力回路（３６）を含み、前記第１抵抗
素子（Ｒ１）と第２抵抗素子（Ｒ２）とは出力増幅器
（Ａ２）の出力端と基準導線（ＧＮＤ）との間に設けら
れた分圧器として結合されており、出力増幅器（Ａ２）
の入力端にフィードバック信号を送るようになってお
り、前記出力回路（３６）は、対数電圧信号（Ｖ３）に
応答して温度補償された出力信号（Ｖout）を発生する
ようになっている。前記第１抵抗素子（Ｒ１）に含まれ
る、温度に依存する第３抵抗素子（Ｒ１ａ）は、モノリ
シックな対数増幅回路を製造するのに利用される半導体
製造プロセスに不可欠な導電性材料から構成される。一
実施例では、前記導電性材料は、モノリシックな対数増
幅器全体にわたって配線メタライゼイションとしても使
用されるアルミまたはアルミ合金配線メタライゼイショ
ンである。 【００１６】 【発明の実施の形態】図３は、本発明に係わるモノリシ
ックな集積回路である対数増幅器１２０の略図である。
対数増幅器１２０は、図２の従来の対数増幅器１Ｂに類
似しているが、対数増幅器１２０では単一のモノリシッ
クチップ１２０Ａ上に回路のすべてが形成されている。
図２のサーミスタＲ１は、正のＴＣの抵抗器Ｒ１に置き
換えられており、この抵抗器Ｒ１は、大きく蛇行したア
ルミの配線メタライゼイション抵抗器Ｒ１ａを含み、こ
の抵抗器はチップ全体にわたって金属配線部を製造する
のに使用される同じ種類のアルミまたはアルミ合金配線
メタライゼイションから構成されている。（後で説明す
る、図９は配線メタライゼイション抵抗器Ｒ１ａの蛇行
構造を示している。）正のＴＣ抵抗器Ｒ１は従来の薄膜
抵抗器Ｒ１ｂも含む。一般に、抵抗器Ｒ２は、基本的に
は温度に依存しないニクロム（ＮｉＣｒ）またはシクロ
ム（ＳｉＣｒ）から一般に構成された薄膜抵抗器であ
る。 【００１７】本発明の一実施例では、アルミ配線メタラ
イゼイション抵抗器Ｒ１ａは、公知のアルミ配線メタラ
イゼイション抵抗器の抵抗値と比較して極めて大きい約
２００オームの抵抗値を有し、アルミメタライゼイショ
ンの約８．９ミクロン（約０．３５ミル）幅および約１
０、０００オングストローム単位の厚みの大きく蛇行し
た構造体に形成されている。しかしながら、アルミ配線
メタライゼイション抵抗器Ｒ１ａが、より小さい抵抗
値、恐らくは１００オーム又はそれより小さい抵抗値を
有すると、実用的である。本明細書に述べる薄膜抵抗器
は、ニクロムから構成できる。抵抗器Ｒ１ｂの抵抗値の
一例は３０オームであり、抵抗器Ｒ２の代表的な値は、
３３７５オームである。一般にアルミ配線メタライゼイ
ション抵抗器Ｒ１ａは、対数増幅器が形成されている集
積回路チップの面積の約１０パーセントを占める。Ｉin
の代表的値は、１ナノアンペアから１ミリアンペアの範
囲内にある。Ｉrefの代表的値も１ナノアンペアから１
ミリアンペアの範囲内にある。 【００１８】周知のように半導体のＰＮ接合部、例えば
シリコンＰＮ接合部は対数変換のための予測可能な素子
として使用できる。順方向にバイアスがかけられたＰＮ
接合部のベース−エミッター間電圧は、この接合部を横
断する電流のかなり正確な対数関数となる。順方向のバ
イアスがかけられたシリコン接合部の両端での電圧は、
ほぼ次の式で近似される。 【００１９】 【数１】 【００２０】ここで、Ｉ ＝接合部を横断する電流、 Ｉｓ＝接合部の飽和電流、 ｑ ＝電子の電荷＝１ｅＶ、 ｋ ＝ボルツマン定数＝８．６２×１０-5ｅＶ／Ｋ、 Ｔ ＝絶対温度（ケルビン（Ｋ）度）となる 従って、図３を参照すると、次の式が成り立つ。 【００２１】 【数２】 【００２２】Ｉs1＝Ｉs2であれば、Ｖ３＝（ｋＴ／ｑ）
Ｌｎ（Ｉref／Ｉin）となる。 【００２３】ここで、 Ｉin＝対数増幅器１２０への入力電流、 Ｉref＝対数増幅器１２０への基準電流、 Ｖ３＝対数変換セル２６からの出力電圧、 Ｖout＝対数増幅器１２０の増幅された出力電圧であ
る。 【００２４】従って、Ｖ３は絶対温度（ケルビン度）に
ほぼ比例し、室温で約１／２９８℃または約３０００ｐ
ｐｍ／℃の温度係数（ＴＣ）を有する。増幅器（Ａ２、
Ｒ１、Ｒ２）の利得が２９８℃で℃当たり約−３０００
ｐｐｍの補償ＴＣを有するようにすることにより、Ｖ３
のドリフトに対する一次の補正を行うことができる。 【００２５】複合抵抗器Ｒ１に対し適当な正のＴＣを有
する抵抗器を使用することによってこれを達成できる。
複合抵抗器Ｒ１は直列に接続された上記アルミメタライ
ゼイション抵抗器Ｒ１ａと薄膜抵抗器Ｒ１ｂとから構成
でき、一方の抵抗器（例えばＲ１ｂ）はより小さいＴＣ
またはゼロのＴＣを有し、他方の抵抗器（例えばＲ１
ａ）は複合抵抗器Ｒ１に求められる正のＴＣ（℃当たり
３０００ｐｐｍ）よりもほぼ大きいＴＣを有する。抵抗
器Ｒ１ａとＲ１ｂとの比を正しく選択することにより、
℃当たり約＋３０００ｐｐｍの必要なＴＣとの直列の組
み合わせを形成できる。上記引用したウォンおよびオッ
トーの論文の第５８ページを参照されたい。 【００２６】同じモノリシックなチップ上に回路素子の
全てを形成できれば、集積回路を製造することがより便
利になり、かつより安価となることが理解できるはずで
ある。（しかしながら、過去において従来の集積回路ウ
ェーハ製造プロセスにおいてサーミスタを設けることが
できるようにするという課題を解決することは極めてコ
ストのかかることであると考えられていたので、上記従
来のＬＯＧ１００製品に必要な多数のチップを収納する
ための大きくて高価なパッケージを設けなければならな
かった。） 【００２７】本発明の上記実施例ではチップ全体にわた
って配線メタライゼイションを設けるために、半導体プ
ロセスでも使用される標準的な同じアルミ配線メタライ
ゼイション材料を使用することによって、抵抗値がほぼ
２００オームの物理的に大きい、正のＴＣ抵抗器Ｒ１ａ
が設けられている。本願譲受人が使用するアルミメタラ
イゼイションは約４０００ｐｐｍ／℃の正のＴＣを有す
る。（しかしながらかかるメタライゼイションが必要な
温度係数を有することを条件に、他の集積回路製造プロ
セスで一般に使用されている他のレベルの配線メタライ
ゼイションを使用することもできる。） 【００２８】対数増幅器の出力を入力電流の１０倍ごと
に１ボルトにすることにより、図３の対数変換器の有利
な利得が得られる。すなわちＩrefが１０Ｉinに等しけ
れば、Ｖout＝１ボルトとなる。次に、２９８°Ｋ（例
えば室温）では、次の式が成り立つ。 【００２９】入力電流の１０倍ごとの１ボルトに対し、
Ｖ３＝８.６２×１０-5×２９８Ｌｎ（１０）＝０.０５
９１ボルトである。 【００３０】対数変換セル３６の利得は１／０.０５９
１、すなわち１ボルト当たり１６.９ボルトである。図
３の対数増幅器１２０の場合の抵抗器Ｒ１およびＲ２の
値を解く。 【００３１】Ｒ１ｔ＝Ｒ１（１＋ｔｃＲ１（ｔ−ｔｎｏ
ｍ））である場合に、Ｒ２の熱ドリフトがないと仮定す
る。ここで、ｔ＝温度、ｔｎｏｍ＝公称温度、例えば室
温、ｔｃＲ１＝Ｒ１の温度係数である。 【００３２】非反転演算増幅器１９の利得ドリフトを解
く。 ｇ０＝１＋Ｒ２／Ｒ１、 ｇｔ＝１＋Ｒ２／［Ｒ１（１＋ｔｃＲ１（ｔ−ｔｎｏ
ｍ））］となる。 【００３３】ここで、ｇ０は、ｔ＝ｔｎｏｍでの演算増
幅器１９の利得、ｇｔ＝温度ｔを関数とする演算増幅器
１９の利得である。 【００３４】利得温度係数（すなわち利得ドリフト）が
ｔｃｇであると、ｔｃｇ＝Ｄ［ｇｔ，ｔ］／ｇ０とな
る。 【００３５】ここで、Ｄ［ｇｔ，ｔ］は温度ｔに対する
ｇｔの部分微分を示し、次の式が得られる。 【００３６】 【数３】 【００３７】ｔ＝ｔｎｏｍにおいて、次の式が成り立
つ。 【００３８】 【数４】 【００３９】Ｇ＝１６.９（例えばＲ２／Ｒ１＝１５.
９）でのｔｃＲ１の必要な値を解くと、次のようにな
る。 Ｒ１＝１およびＲ２＝１５.９ 【００４０】「ｔｃｇ＝０.００３、ｔｃＲ１］を解く
と（すなわちｔｃｇ＝０.００３の場合のｔｃＲ１を解
くと）、 ｔｃＲ１＝−０.００３１９となる。 【００４１】直列接続された２つの抵抗器Ｒ１ａおよび
Ｒ１ｂからＲ１を形成した場合のＲ１の温度係数を解く
と、次の式が得られる。 【００４２】 【数５】 【００４３】ｔｃＲ１ｂ＝０であれば、次の式が得られ
る。 【００４４】 【数６】 【００４５】ｔｃＲ１ａ＝０.００４であり、ｔｃＲ１
＝０.００３１９である場合の、Ｒ１ａおよびＲ１ｂを
解くと、次の式が得られる。 【００４６】 【数７】 【００４７】結論は、上記値の範囲の比を有する抵抗器
により、ｔｎｏｍにおける温度補償が得られるというこ
とである。例えば比を１０００とすると次の式が得られ
る。すなわち、 Ｒ１＝１５.９キロオーム（ゼロのｔｃｒにて）、 Ｒ２＝１キロオーム（直列接続されたＲ１ａ＋Ｒ１ｂか
ら形成された３１９０ｔｃｒ）、 Ｒ１ａ＝７９７.５オーム（例えばアルミ合金導線に対
しては４０００ｐｐｍｔｃｒ）、 Ｒ１ｂ＝２０２.５オーム（ゼロのｔｃｒで）。 【００４８】図３の対数増幅器１２０は入力電流信号を
受信するようになっているが、入力電圧信号Ｖinを使用
できるようにするために、種々の別の回路構造も提供で
きる。例えば図４は外部入力導線１８にて電圧入力信号
Ｖinを受信するように変更された図３の回路の変形例で
ある対数増幅器１２１を示す。入力導線１８と内部導線
１４との間には入力抵抗器Ｒinが接続されている。演算
増幅器Ａ１の負の入力端における電圧は仮想アース点に
保持されているので、導線１４により演算増幅器Ａ１の
（−）入力端に接続されている抵抗器Ｒ１は、ダイオー
ド（またはＰ−Ｎ接合部）Ｄ１を通って導線１４内に流
れる電流ＩinがＶin／Ｒinに等しくなるよう適当な電圧
対電流変換を行う。それ以外、図４の対数増幅器１２１
は本質的には図３の対数増幅器１２０と同じである。 【００４９】図３の対数増幅器１２０は利得および温度
補償をするように、非反転増幅回路Ａ２、Ｒ１、Ｒ２と
共に構成されている。しかしながら、本発明によれば、
他の種々の対数増幅回路構造でも利得補償および温度補
償を行うことができる。例えば、図５に示された対数増
幅器１２２は温度依存抵抗器として抵抗器Ｒ１を使用す
ることにより、利得補償と温度補償の双方を行うよう
に、反転利得ステージ３６Ａ内の演算増幅器１９と共に
構成されている。図５における抵抗器Ｒ１は図示するよ
うに単一の温度依存抵抗器とすることができるが、図１
〜４に示されるようなアルミ抵抗器Ｒ１ａと薄膜抵抗器
Ｒ１ｂとの複合体とすることもできる。これを達成する
ために、導線１５と温度依存抵抗器Ｒ１の一方の端子と
の間にバッファ増幅器２１が結合されている。このバッ
ファ増幅器２１の（＋）入力端は基準入力導線１５に接
続されている。バッファ増幅器２１の出力端はその
（−）入力端だけでなく、温度依存抵抗器Ｒ１の一方の
ターミナルにも接続されている。抵抗器Ｒ１の他方の端
子は導線１６により演算増幅器１９の（−）入力端およ
びフィードバック抵抗器Ｒ２の一方の端子に接続されて
いる。演算増幅器１９の（＋）入力端はアースに接続さ
れており、この演算増幅器１９の出力端は導線１７によ
りフィードバック抵抗器Ｒ２の他方の端子に接続されて
いる。 【００５０】図５に示された反転増幅器Ａ２の利得温度
係数ｔｃｇを解くと、次の式が得られる。 【００５１】 【数８】【００５２】２つ以上のカスケード接続された利得ステ
ージを使用すると、全体の利得ドリフトが大きくなるこ
とがあるので、各々がより小さい温度係数を有する（例
えば各々が１／２９８よりも小さい温度係数を有する）
抵抗素子を使って対数変換器の温度補償を行うことがで
きる。例えば図６は単一モノリシックチップに形成でき
る別の対数増幅器１２３を示す。図６の対数増幅器１２
３は図５の対数増幅器１２２に類似しているが、増幅器
２５と、フィードバック抵抗器Ｒ２と、増幅器２５の
（−）入力端に接続された導線１６Ｂによって接続され
た温度依存抵抗器Ｒ１とを備えた第２のカスケード接続
された利得ステージ３８を含むように変更されている。
この第２のカスケード接続された利得ステージ３８は利
得ステージ３６ａと類似または同一でよいが、入力端が
導線２２に接続されており、出力端が導線２６により利
得ステージ３６ａの入力端に接続されている。この例で
は、利得ステージ３６ａと３８とは同じであるが、Ｒ１
抵抗器が温度依存素子となっている。 【００５３】利得を、２つの利得の等しいカスケード接
続された反転増幅ステージに分割することを条件に図６
の対数増幅器１２３の利得温度係数を解くと、次の式が
得られる。 【００５４】 【数９】 【００５５】利得を、ｎ個の利得の等しいカスケード接
続された反転増幅ステージに分割することを条件に利得
温度係数を解くと、次の式が得られる。 【００５６】 【数１０】 【００５７】図７は対数増幅セル２６を含む対数増幅器
１２４を示す。対数増幅セル２６は複合フィードバック
を有する非反転増幅器１９により出力ステージ３６をド
ライブするようになっている。非反転増幅器１９の
（＋）入力端は導線１５に接続されており、この増幅器
１９の出力端は出力導線１７により抵抗器Ｒ４の一方の
端子に接続されており、抵抗器Ｒ４の他方の端子は導線
３０により抵抗器Ｒ２の一方の端子および温度依存抵抗
器Ｒ３の一方の端子に接続されている。温度依存抵抗器
Ｒ２の他方の端子はアースに接続されており、抵抗器Ｒ
２の他方の端子は増幅器１９の（−）入力端および別の
温度依存抵抗器Ｒ１の一方の端子に接続されている。抵
抗器Ｒ１の他方の端子はアースに接続されている。この
ように、多数の分圧器を使用することにより、このタイ
プの回路によって代表的なアルミ配線メタライゼイショ
ン材料の温度係数よりも小さい正の温度係数を有する小
さい値の抵抗器を有利に使用することが可能となってい
る。例えばチップの製造中にＰタイプのベース領域を形
成するのと同時に形成される（約＋１２００ｐｐｍ／℃
の温度係数を有する）Ｐタイプの拡散抵抗器によって抵
抗器Ｒ１を構成できる。 【００５８】図７に示されている回路構造は連続する分
圧器を形成するために、図示されるよう小さい値の温度
依存抵抗器Ｒ１およびＲ３、および比較的大きい値の抵
抗器Ｒ２およびＲ４を使用することにより、図示される
ような２つ以上の連続する分圧器によって導線１７上の
出力電圧を増幅器１９の（−）入力端上の極めて小さい
フィードバック電圧に分割できるようにしている。図示
された連続する分圧回路構造は抵抗器Ｒ１およびＲ３の
正の温度係数の効果を大きくし、よってアルミ配線メタ
ライゼイション材料の温度係数よりも実質的に小さい温
度係数を有する温度依存抵抗器Ｒ２およびＲ４を使用す
る対数増幅器１２４の所望する温度補償を行っている。
（図７の基本的な動作は理解されているが、図７の回路
の数学的解析は開示した他の回路の解析よりもかなり複
雑であり、この解析は完了していない。）この構造で
は、抵抗器Ｒ１およびＲ３を正の温度係数を有する温度
依存抵抗器とすることができ、利得はこれら抵抗の比に
よって決まる。図７に示された抵抗器Ｒ１は図示するよ
うに単一の温度依存抵抗器としてもよいし、また図１〜
４に示されるようにアルミ抵抗器Ｒ１ａと薄膜抵抗器Ｒ
１ｂの複合体としてもよい。 【００５９】本発明における対数変換機能を行うために
他の種々の回路構造を使用することができる。 【００６０】図８は電流入力導線１４と基準電流導線１
５の双方がそれぞれ演算増幅器１１および１９により仮
想アース点に保持されるモノリシックな対数増幅器１２
５の現時点で好ましい実施例を示す。図８の対数増幅器
と図１の従来の対数増幅器との間の差異は次の点にあ
る。すなわち従来の対数増幅器が温度依存素子Ｒ１ａと
して利用される別個のチップに設けられたディスクリー
トサーミスタを備えたハイブリッド集積回路デバイスと
なっているのに対し、図８の対数増幅器１２５の全体は
単一の集積回路チップ上に設けられており、この増幅器
の温度依存素子Ｒ１ａは、Ｒ１ａの大きな抵抗値にも拘
わらず、配線のためにチップ全体にわたっても使用され
る通常のアルミの配線メタライゼイション材料の蛇行し
た構造から構成されている点が異なっている。図８にお
いて、点線は対数増幅器全体が設けられている集積回路
チップを示し、抵抗器Ｒ１ａの符号は図１に従来技術と
して示されているディスクリートサーミスタＲ１ａと異
なる集積温度依存素子を示す。 【００６１】図３〜７に示されるように、蛇行したアル
ミメタライゼイション抵抗器Ｒ１ａと薄膜抵抗器Ｒ１ｂ
とを含む複合温度依存抵抗器Ｒ１は温度依存抵抗器であ
る。図８では、演算増幅器１１の（−）入力端は入力導
線１４に接続されており、演算増幅器１１の（＋）入力
端はアースに接続されている。演算増幅器１１の出力端
は導線１３により一対のマッチングのとれたＮＰＮトラ
ンジスタＱ１とＱ２のエミッタに接続されており、トラ
ンジスタＱ２のベースはアースに接続されている。第２
演算増幅器１９はその（＋）入力端がアースに接続され
ており、その（−）入力端が基準入力導線１５に接続さ
れている。演算増幅器１９の出力端は出力導線１７によ
り薄膜抵抗器Ｒ２の一方の端子に接続されており、抵抗
器Ｒ２の他方の端子は導線１６によりトランジスタＱ２
のベースおよび複合抵抗器Ｒ１の一方の端子に接続され
ている。複合抵抗器Ｒ１の他方の端子はアースに接続さ
れている。この回路構成では、次の式が成立する。 【００６２】 【数１１】 【００６３】ここで、ｋはスケールファクターである。 【００６４】図９は単一の集積回路チップ上に構成され
た、図８の対数増幅器１２５の平面図である。演算増幅
器１１および１９の回路のほとんどの位置はそれぞれ参
照符号Ａ１およびＡ２によって示されている。領域１１
Ａおよび１９Ａは所望する場合に使用できる一対の補助
増幅器のロケーションを示している。トランジスタＱ１
およびＱ２のロケーションも示されている。蛇行したア
ルミメタライゼイション抵抗器Ｒ１ａは図９内の符号Ｒ
１ａによって示されたチップの利用可能な領域内に位置
している。この蛇行したアルミメタライゼイション抵抗
器Ｒ１ａは集積回路チップの面積の約１０％を占める。
しかしながら、アルミメタライゼイション抵抗器Ｒ１ａ
は図９に示されているのと同じ蛇行した状態に構成する
必要はない。例えば同じ長さのメタライゼイション材料
を集積回路チップの周辺部分内またはそのまわりにルー
プ状に、ループまたはスパイラル構造などとして設けて
もよい。本明細書で使用している「蛇行」なる用語は、
メタライゼイション材料の全体に「スパイラル状」の構
造または図９に示されるような「非スパイラル状」の構
造を含むものと定義する。 【００６５】本発明は入力信号の広いダイナミックレン
ジにわたって高精度で基準電流または基準電圧に対する
入力電流または入力電圧対数、対数比または逆対数を発
生する、汎用の集積回路の対数増幅器および対数比増幅
器を提供するものである。集積回路ウェーハの処理中に
集積回路配線メタライゼイションとして使用される標準
的なアルミまたはアルミ合金メタライゼイションのみか
ら構成された１つ以上の、比較的大きい値の抵抗器を使
用することにより、トランジスタＱ１およびＱ２または
ダイオードＤ１およびＤ２のｋＴ／ｑの項のドリフトを
キャンセル、すなわち補償するものである。 【００６６】これまで述べた小さく、低コストの温度補
償された対数増幅器は、特に光ファイバーデバイスにお
ける光強度を測定するのに有効である。 【００６７】本発明のいくつかの特定の実施例を参照し
て本発明について説明したが、当業者であれば、本発明
の真の要旨および範囲から逸脱することなく、本発明の
これまで説明した実施例に対して種々の変形を行うこと
ができよう。特許請求の範囲に記載したものと同じ結果
を達成するために、実質的には異なっていないか、また
はほぼ同じ態様でほぼ同じ機能を奏するすべての要素ま
たは工程は、本発明の範囲内のものである。温度依存抵
抗素子はこれまで説明したアルミメタライゼイションお
よびアルミ合金メタライゼイション以外の別の配線金属
材料または合金材料から構成できる。例えば温度依存抵
抗素子はドープされたシリコン材料またはドープされた
多結晶シリコン材料からも構成できる。ＰＮ接合はシリ
コントランジスタのＰＮ接合部でもよいし、ダイオード
Ｄ１およびＤ２はダイオード接続されたトランジスタで
もよい。シリコンダイオードとシリコントランジスタの
異なる組み合わせとして半導体接合部を設けてもよい。
例えば半導体接合部は図５に示されたＱ１の点線の構造
によって示されるようなトランジスタＱ１およびダイオ
ードＤ２として設けることができる。開示されている対
数増幅回路は入力電流Ｉinが入力端子１４に流入するの
ではなく、これから流出し、基準電流Ｉrefが基準端子
１５に流入するのではなく、これから流出するように容
易に変形できる。高温度係数の配線材料を必ずしもメタ
ライゼイション材料にする必要はない。例えばこの温度
係数の大きい配線材料は製造中にチップに設けられる、
ドープされたシリコン配線材料（例えばＰタイプのドー
プされたシリコン材料、またはＮタイプのドープされた
シリコン材料）またはドープされた多結晶シリコン配線
材料でもよい。 【００６８】以上の説明に関して更に以下の項を開示す
る。 【００６９】（１）（ａ）入力信号に応答して第１ＰＮ
接合デバイスの両端に発生した第１電圧と基準信号に応
答して第２ＰＮ接合デバイスの両端に発生した第２電圧
との差を示す対数電圧信号を発生するようになっている
対数増幅セルと、（ｂ）出力増幅器、モノリシックな対
数増幅回路の上に他の場所への配線メタライゼイション
の形成と同時に、モノリシック対数増幅回路に形成され
た配線メタライゼイション材料を含む、正の第１温度係
数を有する温度に依存した第１抵抗素子、前記第１温度
係数よりも実質的に小さい第２温度係数を有する第２抵
抗素子を備えた出力回路とを含み、前記第１抵抗素子と
第２抵抗素子とが出力増幅器の出力端と基準導線との間
に設けられた分圧器として結合されており、出力増幅器
の入力端にフィードバック信号を送るようになってお
り、前記出力回路が対数電圧信号に応答して温度補償さ
れた出力信号を発生するようになっており、前記第１抵
抗素子の配線メタライゼイション材料が対数電圧信号を
温度補償するように充分大きい抵抗の長い構造体として
構成されている、温度補償されたモノリシックな対数増
幅回路。 【００７０】（２） 前記第１抵抗素子の少なくとも一
部が蛇行した構造体として構成されている、第１項記載
の、温度補償されたモノリシックな対数増幅回路。 【００７１】（３）（ａ）入力信号に応答して第１ＰＮ
接合デバイスの両端に発生した第１電圧と基準信号に応
答して第２ＰＮ接合デバイスの両端に発生した第２電圧
との差を示す対数電圧信号を発生するようになっている
対数増幅セルと、（ｂ）出力増幅器、モノリシックな対
数増幅回路の上に他の場所への配線メタライゼイション
の形成と同時に、モノリシック対数増幅回路に形成され
た配線メタライゼイション材料を含む、正の第１温度係
数を有する温度に依存した第１抵抗素子、前記第１温度
係数よりも実質的に小さい第２温度係数を有する第２抵
抗素子を備えた出力回路とを含み、前記第１抵抗素子と
第２抵抗素子とが出力増幅器の出力端と基準導線との間
に設けられた分圧器として結合されており、出力増幅器
の入力端にフィードバック信号を送るようになってお
り、前記出力回路が対数電圧信号に応答して温度補償さ
れた出力信号を発生するようになっており、（ｃ）モノ
リシックな対数増幅回路を製造するのに利用される半導
体製造プロセスに不可欠な導電性材料から構成される、
前記第１抵抗素子に含まれる、温度に依存する第３抵抗
素子と、（ｄ）前記第１温度係数よりも実質的に小さい
温度係数を有する抵抗材料から構成された、前記第１抵
抗素子に含まれる第４抵抗素子とを備えた、温度補償さ
れたモノリシックな対数増幅回路。 【００７２】（４） 前記導電性材料がアルミ配線メタ
ライゼイション材料である、第３項記載の、温度補償さ
れたモノリシックな対数増幅回路。 【００７３】（５） 前記導電性材料が前記対数電圧信
号を温度補償するように、充分大きい抵抗値の長い蛇行
した構造体として構成されている、第４項記載の、温度
補償されたモノリシックな対数増幅回路。 【００７４】（６） 前記導電性材料がアルミ合金配線
メタライゼイション材料である、第４項記載の、温度補
償されたモノリシックな対数増幅回路。 【００７５】（７） 前記導電性材料が前記対数電圧信
号を温度補償するように、充分大きい抵抗値の長い蛇行
した構造体として構成されている、第６項記載の、温度
補償されたモノリシックな対数増幅回路。 【００７６】（８） 前記アルミ合金配線メタライゼイ
ション材料の温度係数が約＋４０００ｐｐｍ／℃であ
る、第４項記載の、温度補償されたモノリシックな対数
増幅回路。 【００７７】（９） 前記第３抵抗素子の抵抗値が約１
００オームよりも大きい、第４項記載の、温度補償され
たモノリシックな対数増幅回路。 【００７８】（１０） 前記第２抵抗素子および前記第
４抵抗素子が薄膜抵抗材料から構成されている、第９項
記載の、温度補償されたモノリシックな対数増幅回路。 【００７９】（１１） 温度補償されたモノリシックな
対数増幅回路は入力信号（Ｉin）に応答して第１ＰＮ接
合デバイス（ＤＩ）の両端に発生した第１電圧（Ｖ１）
と基準信号（Ｉref）に応答して第２ＰＮ接合デバイス
（Ｄ２）の両端に発生した第２電圧（Ｖ２）との間の差
を示す対数電圧信号（Ｖ３）を発生するようになってい
る対数増幅セル（２６）と、出力増幅器（１９）、正の
温度係数を有する温度に依存した第１抵抗素子（Ｒ
１）、第２抵抗素子（Ｒ２）を含む出力回路（３６）と
を備える。前記出力回路（３６）は対数電圧信号（Ｖ
３）に応答して温度補償された出力信号（Ｖout）を発
生する。第１抵抗素子（Ｒ１）はモノリシックな対数増
幅器全体にわたって配線メタライゼイションとしても使
用される導電性アルミまたはアルミ合金の配線メタライ
ゼイションから構成される。
【図面の簡単な説明】
【図１】従来の対数増幅器の略図である。
【図２】従来の別の対数増幅器の略図である。
【図３】電流入力信号を有する、本発明に係わる対数増
幅器の略図である。 【図４】電圧入力信号を有する、本発明に係わる対数増
幅器の略図である。 【図５】図４の対数増幅器の変形例である対数増幅器の
略図である。 【図６】本発明の別の対数増幅器の略図である。 【図７】非反転出力増幅器を有する、本発明の別の増幅
器の略図である。 【図８】本発明の好ましい対数増幅器の略図である。 【図９】図８のモノリシックな集積回路対数増幅器の全
体のレイアウトおよび蛇行したアルミ配線メタライゼイ
ション抵抗器Ｒ１ａの全体のレイアウトをほぼ示す平面
図である。 【符号の説明】 １１ 第１演算増幅器 １３ 導線 １４、１５ 入力端子 １７ 出力端子 １９ 第２演算増幅器 ２６ 対数増幅セル ３６ 出力回路
幅器の略図である。 【図４】電圧入力信号を有する、本発明に係わる対数増
幅器の略図である。 【図５】図４の対数増幅器の変形例である対数増幅器の
略図である。 【図６】本発明の別の対数増幅器の略図である。 【図７】非反転出力増幅器を有する、本発明の別の増幅
器の略図である。 【図８】本発明の好ましい対数増幅器の略図である。 【図９】図８のモノリシックな集積回路対数増幅器の全
体のレイアウトおよび蛇行したアルミ配線メタライゼイ
ション抵抗器Ｒ１ａの全体のレイアウトをほぼ示す平面
図である。 【符号の説明】 １１ 第１演算増幅器 １３ 導線 １４、１５ 入力端子 １７ 出力端子 １９ 第２演算増幅器 ２６ 対数増幅セル ３６ 出力回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 デイヴィッド エム、ジョーンズ
アメリカ合衆国 アリゾナ、ツーソン、ノ
ース ウィンドリッジ ループ 4273
(72)発明者 アール、マーク スティット
アメリカ合衆国 アリゾナ、ツーソン、サ
ウス ガラッブ 167
Ｆターム(参考） 5J090 AA01 AA50 CA02 CA87 CA91
CA92 FA16 FN12 HA02 HA19
HA25 HA43 KA01 MA08 MA11
QA04
Claims (1)
- 【特許請求の範囲】 【請求項１】 （ａ）入力信号に応答して第１ＰＮ接合
デバイスの両端に発生した第１電圧と基準信号に応答し
て第２ＰＮ接合デバイスの両端に発生した第２電圧との
差を示す対数電圧信号を発生するようになっている対数
増幅セルと、 （ｂ）出力増幅器、モノリシックな対数増幅回路の上に
他の場所への配線メタライゼイションの形成と同時に、
モノリシック対数増幅回路に形成された配線メタライゼ
イション材料を含む、正の第１温度係数を有する温度に
依存した第１抵抗素子、前記第１温度係数よりも実質的
に小さい第２温度係数を有する第２抵抗素子を備えた出
力回路とを含み、 前記第１抵抗素子と第２抵抗素子とが出力増幅器の出力
端と基準導線との間に設けられた分圧器として結合され
ており、出力増幅器の入力端にフィードバック信号を送
るようになっており、前記出力回路が対数電圧信号に応
答して温度補償された出力信号を発生するようになって
おり、 前記第１抵抗素子の配線メタライゼイション材料が対数
電圧信号を温度補償するように充分大きい抵抗の長い構
造体として構成されている、温度補償されたモノリシッ
クな対数増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/920,220 US6507233B1 (en) | 2001-08-02 | 2001-08-02 | Method and circuit for compensating VT induced drift in monolithic logarithmic amplifier |
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