JPH065788A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH065788A JPH065788A JP18617192A JP18617192A JPH065788A JP H065788 A JPH065788 A JP H065788A JP 18617192 A JP18617192 A JP 18617192A JP 18617192 A JP18617192 A JP 18617192A JP H065788 A JPH065788 A JP H065788A
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- Japan
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- resistors
- layers
- resistance
- resistor layers
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Abstract
(57)【要約】
【目的】 ２本の等価な抵抗体の相対精度を向上させ
る。 【構成】 拡散抵抗層１１と拡散抵抗層１４とをコンタ
クト孔１６を介してＡｌ配線１７ａにより接続し、また
拡散抵抗層１２と拡散抵抗層１３とをコンタクト孔１６
を介してＡｌ配線１７ａにより接続して２本の等価な抵
抗体を得る。
る。 【構成】 拡散抵抗層１１と拡散抵抗層１４とをコンタ
クト孔１６を介してＡｌ配線１７ａにより接続し、また
拡散抵抗層１２と拡散抵抗層１３とをコンタクト孔１６
を介してＡｌ配線１７ａにより接続して２本の等価な抵
抗体を得る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にアナログ半導体集積回路装置あるいはアナログ／デジ
タル混載半導体集積回路装置のように、対となった高精
度の抵抗体を必要とする半導体装置に関する。
にアナログ半導体集積回路装置あるいはアナログ／デジ
タル混載半導体集積回路装置のように、対となった高精
度の抵抗体を必要とする半導体装置に関する。
【０００２】
【従来の技術】アナログ集積回路等では、オペアンプ入
力段のペア負荷抵抗等に高精度の抵抗体が要求される。
図２の（ａ）はこの種用途に用いられるペア抵抗体のレ
イアウト図であり、図２の（ｂ）はそのＢ−Ｂ線断面図
である。
力段のペア負荷抵抗等に高精度の抵抗体が要求される。
図２の（ａ）はこの種用途に用いられるペア抵抗体のレ
イアウト図であり、図２の（ｂ）はそのＢ−Ｂ線断面図
である。
【０００３】即ち、従来は、ｎ型シリコン基板２８の表
面領域内に、ｐ型拡散抵抗層２１、２２とこれらを挟む
ｐ型ダミー抵抗層２５とを形成し、ｐ型拡散抵抗層２
１、２２をコンタクト孔２６、Ａｌ配線２７を介して他
の素子に接続していた。
面領域内に、ｐ型拡散抵抗層２１、２２とこれらを挟む
ｐ型ダミー抵抗層２５とを形成し、ｐ型拡散抵抗層２
１、２２をコンタクト孔２６、Ａｌ配線２７を介して他
の素子に接続していた。
【０００４】従来の半導体装置では、同一寸法の２本
の拡散抵抗層を並行に近接させて設ける、２本の拡散
抵抗層をダミー抵抗層によって挟む、ことにより二本の
抵抗体の相対精度の向上に努めてきた。
の拡散抵抗層を並行に近接させて設ける、２本の拡散
抵抗層をダミー抵抗層によって挟む、ことにより二本の
抵抗体の相対精度の向上に努めてきた。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
装置では、抵抗の長さ方向に垂直な方向のばらつき、す
なわち、この場合、ｐ型拡散抵抗層の層抵抗のばらつき
を抑圧することができないため、ペア抵抗体の抵抗値間
のバランスをとることが困難であった。そのため、例え
ば、この抵抗体をオペアンプに用いた場合にはオフセッ
ト電圧の増大を招く等の不都合があった。
装置では、抵抗の長さ方向に垂直な方向のばらつき、す
なわち、この場合、ｐ型拡散抵抗層の層抵抗のばらつき
を抑圧することができないため、ペア抵抗体の抵抗値間
のバランスをとることが困難であった。そのため、例え
ば、この抵抗体をオペアンプに用いた場合にはオフセッ
ト電圧の増大を招く等の不都合があった。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面領域内または半導体基板上の絶縁膜上
に偶数本のユニット抵抗を近接して平行に配置し、それ
らのユニット抵抗を交互に直列接続して２本の等価な抵
抗体を形成したものである。
半導体基板の表面領域内または半導体基板上の絶縁膜上
に偶数本のユニット抵抗を近接して平行に配置し、それ
らのユニット抵抗を交互に直列接続して２本の等価な抵
抗体を形成したものである。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は、本発明の一実施例を示す
レイアウト図であり、図１の（ｂ）はそのＡ−Ａ線断面
図である。図１に示されるように、ｎ型シリコン基板１
８の表面領域内には４本のｐ型拡散抵抗層１１〜１４が
形成され、拡散抵抗層１１、１２および拡散抵抗層１
３、１４はそれぞれ１対のｐ型ダミー抵抗層１５に挟ま
れている。
て説明する。図１の（ａ）は、本発明の一実施例を示す
レイアウト図であり、図１の（ｂ）はそのＡ−Ａ線断面
図である。図１に示されるように、ｎ型シリコン基板１
８の表面領域内には４本のｐ型拡散抵抗層１１〜１４が
形成され、拡散抵抗層１１、１２および拡散抵抗層１
３、１４はそれぞれ１対のｐ型ダミー抵抗層１５に挟ま
れている。
【０００８】ｐ型拡散抵抗層１１とｐ型拡散抵抗層１４
とはコンタクト孔１６を介してＡｌ配線１７ａにより接
続されている。同様に、ｐ型拡散抵抗層１２とｐ型拡散
抵抗層１３とは、コンタクト孔１６を介してＡｌ配線１
７ａにより接続されている。また、各拡散抵抗層１１〜
１４は、コンタクト孔１６、Ａｌ配線１７を介して他の
回路と接続されている。
とはコンタクト孔１６を介してＡｌ配線１７ａにより接
続されている。同様に、ｐ型拡散抵抗層１２とｐ型拡散
抵抗層１３とは、コンタクト孔１６を介してＡｌ配線１
７ａにより接続されている。また、各拡散抵抗層１１〜
１４は、コンタクト孔１６、Ａｌ配線１７を介して他の
回路と接続されている。
【０００９】このように構成された２本の抵抗体間では
抵抗値のばらつきは抑制される。即ち、抵抗層１１と抵
抗層１２との間に抵抗値のばらつきがあっても、このば
らつきは抵抗層１３と抵抗層１４との間のばらつきによ
って相殺され、その結果、これらの抵抗体の相対誤差
は、従来例の場合の１／４程度に抑制される。
抵抗値のばらつきは抑制される。即ち、抵抗層１１と抵
抗層１２との間に抵抗値のばらつきがあっても、このば
らつきは抵抗層１３と抵抗層１４との間のばらつきによ
って相殺され、その結果、これらの抵抗体の相対誤差
は、従来例の場合の１／４程度に抑制される。
【００１０】以上好ましい実施例について説明したが、
本発明はこの実施例に限定されるものではなく、各種の
変更が可能である。例えば、拡散抵抗に代えて薄膜抵抗
とすることができ、また各ユニット抵抗を接続するのに
シリサイド配線等他の材料の配線を用いることができ
る。
本発明はこの実施例に限定されるものではなく、各種の
変更が可能である。例えば、拡散抵抗に代えて薄膜抵抗
とすることができ、また各ユニット抵抗を接続するのに
シリサイド配線等他の材料の配線を用いることができ
る。
【００１１】
【発明の効果】以上説明したように、本発明は、２本の
等価な抵抗を、平行に配置された偶数本のユニット抵抗
を交互に直列接続することにより形成したものであるの
で、本発明によれば、抵抗の長さ方向と垂直な方向の拡
散層の層抵抗のばらつきを抑圧することができ、相対精
度を向上させることができる。従って、本発明によるペ
ア抵抗体をオペアンプの入力段の負荷抵抗に用いた場合
には、オフセット電圧の増大を抑制することができる。
等価な抵抗を、平行に配置された偶数本のユニット抵抗
を交互に直列接続することにより形成したものであるの
で、本発明によれば、抵抗の長さ方向と垂直な方向の拡
散層の層抵抗のばらつきを抑圧することができ、相対精
度を向上させることができる。従って、本発明によるペ
ア抵抗体をオペアンプの入力段の負荷抵抗に用いた場合
には、オフセット電圧の増大を抑制することができる。
【図１】本発明の一実施例のレイアウト図とその断面
図。
図。
【図２】従来例のレイアウト図とその断面図。
１１〜１４、２１、２２ ｐ型拡散抵抗層 １５、２５ ｐ型ダミー抵抗層 １６、２６ コンタクト孔 １７、１７ａ、２７ Ａｌ配線 １８、２８ ｎ型シリコン基板 １９、２９ 絶縁膜
Claims (1)
- 【請求項１】 半導体基板の表面領域内または半導体基
板上の絶縁膜上に複数本のユニット抵抗を近接してマト
リックス状に配置し、各ユニット抵抗を交差接続して２
本の等価な抵抗体を形成したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18617192A JPH065788A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18617192A JPH065788A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065788A true JPH065788A (ja) | 1994-01-14 |
Family
ID=16183637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18617192A Pending JPH065788A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065788A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613544A (ja) * | 1992-06-25 | 1994-01-21 | Fujitsu Ltd | 半導体集積装置 |
| US7049930B2 (en) * | 2002-09-19 | 2006-05-23 | Infineon Technologies Ag | Arrangement of several resistors jointly positioned in a well of a semiconductor device, and a semiconductor device including at least one such arrangement |
| JP2007036194A (ja) * | 2005-07-26 | 2007-02-08 | Taiwan Semiconductor Manufacturing Co Ltd | デバイス性能の不整合低減方法および半導体回路 |
| WO2023085026A1 (ja) * | 2021-11-12 | 2023-05-19 | ローム株式会社 | 半導体装置 |
-
1992
- 1992-06-19 JP JP18617192A patent/JPH065788A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613544A (ja) * | 1992-06-25 | 1994-01-21 | Fujitsu Ltd | 半導体集積装置 |
| US7049930B2 (en) * | 2002-09-19 | 2006-05-23 | Infineon Technologies Ag | Arrangement of several resistors jointly positioned in a well of a semiconductor device, and a semiconductor device including at least one such arrangement |
| JP2007036194A (ja) * | 2005-07-26 | 2007-02-08 | Taiwan Semiconductor Manufacturing Co Ltd | デバイス性能の不整合低減方法および半導体回路 |
| WO2023085026A1 (ja) * | 2021-11-12 | 2023-05-19 | ローム株式会社 | 半導体装置 |
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