JPH036858A - マスタスライス方式半導体集積回路装置 - Google Patents
マスタスライス方式半導体集積回路装置Info
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- JPH036858A JPH036858A JP14176689A JP14176689A JPH036858A JP H036858 A JPH036858 A JP H036858A JP 14176689 A JP14176689 A JP 14176689A JP 14176689 A JP14176689 A JP 14176689A JP H036858 A JPH036858 A JP H036858A
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- polycrystalline silicon
- resistor
- polysilicon
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims description 34
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- 239000004020 conductor Substances 0.000 abstract description 2
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- 239000003989 dielectric material Substances 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタスライス方式半導体集積回路装置に関し
、特にディジタル回路とアナログ回路を同一チップ上に
搭載するディジタル／アナログ混載集積回路に関するも
のである。
、特にディジタル回路とアナログ回路を同一チップ上に
搭載するディジタル／アナログ混載集積回路に関するも
のである。
第３図は例えば昭和６１年度電子通信学会にて発表され
たディジタル／アナログ混載ＬＳＩ（マスタスライス方
式半導体集積回路装置）のセル配置図である０図におい
て、８は配線領域、９はＰ型ＭＯＳトランジスタとＮ型
ＭＯ３）ランジスタよりなるＭＯＳ）ランジスタ領域、
１０は抵抗と容量の領域である。
たディジタル／アナログ混載ＬＳＩ（マスタスライス方
式半導体集積回路装置）のセル配置図である０図におい
て、８は配線領域、９はＰ型ＭＯＳトランジスタとＮ型
ＭＯ３）ランジスタよりなるＭＯＳ）ランジスタ領域、
１０は抵抗と容量の領域である。
第４図は第３図の領域１０の抵抗と容量を示す図である
。第４図（ａ）は該領域１０の断面図、第４図［有］）
は容量の平面図、第４図（Ｃ）は抵抗の平面図を示し、
１１は第１のポリシリコン、１２は第２のポリシリコン
、１３は導電線、１４はコンタクトである。
。第４図（ａ）は該領域１０の断面図、第４図［有］）
は容量の平面図、第４図（Ｃ）は抵抗の平面図を示し、
１１は第１のポリシリコン、１２は第２のポリシリコン
、１３は導電線、１４はコンタクトである。
本ＬＳＩではディジタル回路を構成するトランジスタ領
域９の他に、抵抗と容量の領域１０を設けており、アナ
ログ回路の構成が可能となる。抵抗の構成は第１ポリシ
リコン１１を使い実現する。
域９の他に、抵抗と容量の領域１０を設けており、アナ
ログ回路の構成が可能となる。抵抗の構成は第１ポリシ
リコン１１を使い実現する。
この第１ポリシリコンエ１はＰ型ＭＯＳトランジスタお
よびＮ型ＭＯ３Ｉ−ランジスタのゲート材料としても使
用するため、そのシート抵抗は数オーム程度と小さい。
よびＮ型ＭＯ３Ｉ−ランジスタのゲート材料としても使
用するため、そのシート抵抗は数オーム程度と小さい。
中抵抗、大抵抗の構成は、第４図（ｂ）に示す、第１ポ
リシリコン１１上に百かれた導電線１３を接続するだめ
の２つのコンタクト１４によってその値が決められるユ
ニット抵抗をいくつも接続して使用する。即ち第１ポリ
シリコン１１上のコンタクト１４位置は固定されており
、得られる抵抗値はユニット抵抗の整数倍となる。
リシリコン１１上に百かれた導電線１３を接続するだめ
の２つのコンタクト１４によってその値が決められるユ
ニット抵抗をいくつも接続して使用する。即ち第１ポリ
シリコン１１上のコンタクト１４位置は固定されており
、得られる抵抗値はユニット抵抗の整数倍となる。
第４図（Ｃ）に示す容量は、第１ポリシリコン１１と第
２ポリシリコン１２の間に誘電体を積層させて実現され
、第２ポリシリコン１２上のコンタクト１４はその中央
に設けられている。
２ポリシリコン１２の間に誘電体を積層させて実現され
、第２ポリシリコン１２上のコンタクト１４はその中央
に設けられている。
（発明が解決しようとする課題〕
従来のマスタスライス型のディジタル／アナログ混載Ｌ
ＳＩは以上のように構成されているため、中抵抗あるい
は大抵抗の構成に大きな面積を要し、またユニット抵抗
の整数倍の抵抗値しか得られず、高精度のアナログ回路
が構成できないという問題点があった。
ＳＩは以上のように構成されているため、中抵抗あるい
は大抵抗の構成に大きな面積を要し、またユニット抵抗
の整数倍の抵抗値しか得られず、高精度のアナログ回路
が構成できないという問題点があった。
本発明は上記のような問題点を解決するためになされた
もので、高精度で高集積化が可能なマスタスライス型の
ディジタル／アナログ混載ＬＳＩを得ることを目的とす
る。
もので、高精度で高集積化が可能なマスタスライス型の
ディジタル／アナログ混載ＬＳＩを得ることを目的とす
る。
本発明に係るマスタスライス方式ディジタル／アナログ
混載半導体集積回路装置は、第１ポリシリコンと第２ポ
リシリコンを抵抗として使用するとともに、抵抗あるい
は容量を構成するため第１ポリシリコンあるいは第２ポ
リシリコンに置くコンタクトの位置を変えられるように
したものである。
混載半導体集積回路装置は、第１ポリシリコンと第２ポ
リシリコンを抵抗として使用するとともに、抵抗あるい
は容量を構成するため第１ポリシリコンあるいは第２ポ
リシリコンに置くコンタクトの位置を変えられるように
したものである。
本発明におけるマスタスライス方式ディジタル／アナロ
グ混Ｓ！集積回路装置は、上記構成としたので、中抵抗
、大抵抗を小面積で構成でき、また連続的な抵抗値を得
ることができる。
グ混Ｓ！集積回路装置は、上記構成としたので、中抵抗
、大抵抗を小面積で構成でき、また連続的な抵抗値を得
ることができる。
以下この発明の一実施例を図について説明する。
第１図において、１はバイポーラトランジスタ領域、２
は抵抗と容量の領域、３はＰ型ＭＯＳトランジスタとＮ
型ＭＯ５）ランジスタよりなるトランジスタ領域である
。第２図は第１図の抵抗と容量の領域２の断面図（図（
ａ））、容量の平面図（図（ｂ））、および抵抗の平面
図（図（Ｃ）、 （ｄ）、 （ｅ）、げ））を示し、図
において、４は第１ポリシリコン、５は第２ポリシリコ
ン、６は導電線、７はコンタクトである。
は抵抗と容量の領域、３はＰ型ＭＯＳトランジスタとＮ
型ＭＯ５）ランジスタよりなるトランジスタ領域である
。第２図は第１図の抵抗と容量の領域２の断面図（図（
ａ））、容量の平面図（図（ｂ））、および抵抗の平面
図（図（Ｃ）、 （ｄ）、 （ｅ）、げ））を示し、図
において、４は第１ポリシリコン、５は第２ポリシリコ
ン、６は導電線、７はコンタクトである。
本実施例はｂｉｃＭＯ３技術により作製した基本セル構
造を用い、抵抗、容量領域２だけでなくバイポーラトラ
ンジスタ領域１を設けているため、高精度のアナログ回
路の構成が容易となる。抵抗の構成には第４図（Ｃ）、
（ｅ）のように第１ポリシリコン４を用いるのみでな
く、第４図（ｄ）、げ）のように第１ポリシリコン４よ
りシート抵抗が高められた第２ポリシリコン抵抗５をも
用い、第１ポリシリコン４を低抵抗の構成に、第２ポリ
シリコン５を中抵抗、高抵抗の構成に用いる。また本実
施例ではこれらの図に示すように、第１ポリシリコン抵
抗４、第２ポリシリコン抵抗５上に配置され、導′ｇｌ
線６をこれに接続するコンタクト７の位置を任意に変え
ることにより、連続した所望の抵抗値が得られる。容量
は第２図（１））に示すように、第１ポリシリコン４と
第２ポリシリコン５の間に誘電体を積層させて実現する
。
造を用い、抵抗、容量領域２だけでなくバイポーラトラ
ンジスタ領域１を設けているため、高精度のアナログ回
路の構成が容易となる。抵抗の構成には第４図（Ｃ）、
（ｅ）のように第１ポリシリコン４を用いるのみでな
く、第４図（ｄ）、げ）のように第１ポリシリコン４よ
りシート抵抗が高められた第２ポリシリコン抵抗５をも
用い、第１ポリシリコン４を低抵抗の構成に、第２ポリ
シリコン５を中抵抗、高抵抗の構成に用いる。また本実
施例ではこれらの図に示すように、第１ポリシリコン抵
抗４、第２ポリシリコン抵抗５上に配置され、導′ｇｌ
線６をこれに接続するコンタクト７の位置を任意に変え
ることにより、連続した所望の抵抗値が得られる。容量
は第２図（１））に示すように、第１ポリシリコン４と
第２ポリシリコン５の間に誘電体を積層させて実現する
。
以上のように、この発明によれば、第１ポリシリコンと
第２ポリシリコンを抵抗として使用することにより、中
抵抗、大抵抗を小面積で構成できるとともに、第１ポリ
シリコン、第２ポリシリコン上に配置するコンタクト位
置を変えられる構成にしたので、所要の抵抗、容量が得
られ、高集積度、高精度のマスタスライス型ディジタル
／アナログ混載集積回路装置が得られる効果がある。
第２ポリシリコンを抵抗として使用することにより、中
抵抗、大抵抗を小面積で構成できるとともに、第１ポリ
シリコン、第２ポリシリコン上に配置するコンタクト位
置を変えられる構成にしたので、所要の抵抗、容量が得
られ、高集積度、高精度のマスタスライス型ディジタル
／アナログ混載集積回路装置が得られる効果がある。
第１図はこの発明の一実施例によるマスタスライス型デ
ィジタル／アナログ混載集積回路装置の基本セル構成図
である。 第２図は第１図の抵抗、容量の領域の断面図（図（ａ）
）、容量の平面図（図（ｂ））、抵抗の平面図（図（Ｃ
）、 （ｄ）、 （ｅ）、げ））である。 第３図は従来のマスタスライス型ディジタル／アナログ
混載集積回路装置のセル配置図である。 第４図は第３図の抵抗、容量の領域の断面図（図（ａ）
）、容量の平面図（図（ｂ））、抵抗の平面図（図（Ｃ
））である。 １・・・バイポーラトランジスタ領域、２．１０・・・
抵抗、容ＩＳＲ域、３．９・・・ＭＯＳ）ランジスタ領
域、８・・・配線領域、４．１１・・・第１ポリシリコ
ン、５．１２・・・第２ポリシリコン、６．１３・・・
導電線、７．１４・・・コンタクトである。 なお図中同一符号は同−又は相当部分を示す。
ィジタル／アナログ混載集積回路装置の基本セル構成図
である。 第２図は第１図の抵抗、容量の領域の断面図（図（ａ）
）、容量の平面図（図（ｂ））、抵抗の平面図（図（Ｃ
）、 （ｄ）、 （ｅ）、げ））である。 第３図は従来のマスタスライス型ディジタル／アナログ
混載集積回路装置のセル配置図である。 第４図は第３図の抵抗、容量の領域の断面図（図（ａ）
）、容量の平面図（図（ｂ））、抵抗の平面図（図（Ｃ
））である。 １・・・バイポーラトランジスタ領域、２．１０・・・
抵抗、容ＩＳＲ域、３．９・・・ＭＯＳ）ランジスタ領
域、８・・・配線領域、４．１１・・・第１ポリシリコ
ン、５．１２・・・第２ポリシリコン、６．１３・・・
導電線、７．１４・・・コンタクトである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ディジタル回路とアナログ回路を同一チップ上に
搭載するマスタスライス方式半導体集積回路装置におい
て、 抵抗と容量の領域は、 第１のポリシリコンよりなる抵抗、第２のポリシリコン
よりなる抵抗、および該第１、第２のポリシリコンと該
両者間に設けられた誘電体とよりなる薄膜キャパシタと
を有する基本セルの繰り返し配置により構成され、 上記第１、第２のポリシリコン上に置かれるコンタクト
はその位置が可変であることを特徴とするマスタスライ
ス方式半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14176689A JPH036858A (ja) | 1989-06-02 | 1989-06-02 | マスタスライス方式半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14176689A JPH036858A (ja) | 1989-06-02 | 1989-06-02 | マスタスライス方式半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036858A true JPH036858A (ja) | 1991-01-14 |
Family
ID=15299681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14176689A Pending JPH036858A (ja) | 1989-06-02 | 1989-06-02 | マスタスライス方式半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036858A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250819A (en) * | 1991-04-15 | 1993-10-05 | Canon Kabushiki Kaisha | Light emitting device having stepped non-nucleation layer |
| US7095102B2 (en) | 2001-11-07 | 2006-08-22 | Kabushiki Kaisha Toshiba | Pad rearrangement substrate |
| US7154158B2 (en) | 2003-10-17 | 2006-12-26 | Nec Electronics Corporation | Semiconductor device having MIM structure resistor |
| JP2007305792A (ja) * | 2006-05-11 | 2007-11-22 | Nec Electronics Corp | 半導体装置 |
-
1989
- 1989-06-02 JP JP14176689A patent/JPH036858A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5250819A (en) * | 1991-04-15 | 1993-10-05 | Canon Kabushiki Kaisha | Light emitting device having stepped non-nucleation layer |
| US7095102B2 (en) | 2001-11-07 | 2006-08-22 | Kabushiki Kaisha Toshiba | Pad rearrangement substrate |
| US7253509B2 (en) | 2001-11-07 | 2007-08-07 | Kabushiki Kaisha Toshiba | Semiconductor device, electronic card and pad rearrangement substrate |
| US7268424B2 (en) | 2001-11-07 | 2007-09-11 | Kabushiki Kaisha Toshiba | Semiconductor device, electronic card and pad rearrangement substrate |
| US7719106B2 (en) | 2001-11-07 | 2010-05-18 | Kabushiki Kaisha Toshiba | Semiconductor device, electronic card and pad rearrangement substrate |
| US7154158B2 (en) | 2003-10-17 | 2006-12-26 | Nec Electronics Corporation | Semiconductor device having MIM structure resistor |
| JP2007305792A (ja) * | 2006-05-11 | 2007-11-22 | Nec Electronics Corp | 半導体装置 |
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