JPH02209769A - マスタスライス方式の半導体集積回路装置 - Google Patents
マスタスライス方式の半導体集積回路装置Info
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- JPH02209769A JPH02209769A JP1030578A JP3057889A JPH02209769A JP H02209769 A JPH02209769 A JP H02209769A JP 1030578 A JP1030578 A JP 1030578A JP 3057889 A JP3057889 A JP 3057889A JP H02209769 A JPH02209769 A JP H02209769A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000002955 isolation Methods 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 13
- 230000010354 integration Effects 0.000 description 7
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本願の発明は、基本素子としてバイポーラトランジスタ
素子を含んでいるマスタスライス方式の半導体集積回路
装置に関するものである。
素子を含んでいるマスタスライス方式の半導体集積回路
装置に関するものである。
請求項１の発明は、上記の様なマスタスライス方式の半
導体集積回路装置において、使用するバイポーラトラン
ジスタ素子に対してのみ電極窓を開口して電気的接続を
行い、使用しないバイポーラトランジスタ素子上は配線
領域とすることによって、高集積化が可能である様にし
たものである。
導体集積回路装置において、使用するバイポーラトラン
ジスタ素子に対してのみ電極窓を開口して電気的接続を
行い、使用しないバイポーラトランジスタ素子上は配線
領域とすることによって、高集積化が可能である様にし
たものである。
請求項２の発明は、上記の様なマスタスライス方式の半
導体集積回路装置において、素子分離領成上に抵抗層を
形成することによって、高集積化が可能で且つ回路のレ
イアウトも容易である様にしたものである。
導体集積回路装置において、素子分離領成上に抵抗層を
形成することによって、高集積化が可能で且つ回路のレ
イアウトも容易である様にしたものである。
請求項３の発明は、請求項２の発明において、使用しな
い抵抗層上を配線領域とすることによって、集積度が高
く且つ回路のレイアウトが容易である様にしても配線領
域の確保が可能である様にしたものである。
い抵抗層上を配線領域とすることによって、集積度が高
く且つ回路のレイアウトが容易である様にしても配線領
域の確保が可能である様にしたものである。
（従来の技術）
基本素子としてバイポーラトランジスタ素子を含んでい
るマスタスライスの一従来例としては、第５図に示す様
なバイポーラマスタスライスがある。
るマスタスライスの一従来例としては、第５図に示す様
なバイポーラマスタスライスがある。
この−従来例では、半導体チップ１１の周辺に周辺セル
１２が配置されており、これらの周辺セル１２に囲まれ
て内部セル１３が島状に配置されている。従って、内部
セル１３の周囲は配線領域１４となっている。
１２が配置されており、これらの周辺セル１２に囲まれ
て内部セル１３が島状に配置されている。従って、内部
セル１３の周囲は配線領域１４となっている。
島状の１つの内部セル１３では、第６図に示す様に、Ｎ
ＰＮバイポーラトランジスタ素子１５、ＰＮＰバイポー
ラトランジスタ素子１６、ＭＩＳ容量素子１７、不純物
拡散層で形成した抵抗素子１８等が配置されている。そ
して、各々の内部セル１３では、特定用途に最適な様に
各素子１５〜１８が配置されている。
ＰＮバイポーラトランジスタ素子１５、ＰＮＰバイポー
ラトランジスタ素子１６、ＭＩＳ容量素子１７、不純物
拡散層で形成した抵抗素子１８等が配置されている。そ
して、各々の内部セル１３では、特定用途に最適な様に
各素子１５〜１８が配置されている。
なお、基本素子としてバイポーラトランジスタ素子を含
んでいるマスタスライスとしては、上述の様なバイポー
ラマスタスライスの他に、Ｂ１−ＭＯＳマスタスライス
、Ｂ１−ＣＭＯＳマスタスライス（例えば、日経エレク
トロニクス１９８８．４゜１８ （ｎｏ、４４５） ｐ
、２２７−２４１）等があるが、何れも第５図及び第６
図に示した様な構成を有している。
んでいるマスタスライスとしては、上述の様なバイポー
ラマスタスライスの他に、Ｂ１−ＭＯＳマスタスライス
、Ｂ１−ＣＭＯＳマスタスライス（例えば、日経エレク
トロニクス１９８８．４゜１８ （ｎｏ、４４５） ｐ
、２２７−２４１）等があるが、何れも第５図及び第６
図に示した様な構成を有している。
ところが上述の様な一従来例では、各内部セル１３は特
定用途には最適化されているもののその自由度は小さく
、内部セル１３の領域及び配線領域１４も固定されてい
る。このため、回路設計の総合的な最適化を図ることが
できず、無駄な領域が生じてしまう。
定用途には最適化されているもののその自由度は小さく
、内部セル１３の領域及び配線領域１４も固定されてい
る。このため、回路設計の総合的な最適化を図ることが
できず、無駄な領域が生じてしまう。
しかも、配線領域１４は配線専用の領域であり、この配
線領域１４には素子１５〜１８が全く配置されていない
。従って、上述の様な一従来例では高集積化が難しい。
線領域１４には素子１５〜１８が全く配置されていない
。従って、上述の様な一従来例では高集積化が難しい。
また、第６図から明らかな様に、バイポーラトランジス
タ素子１５．１６と抵抗素子１８とは一般的には近接し
ていない。このため、素子１５〜１８の配置を回路記述
のイメージに近付けることができず、回路のレイアウト
が容易でない。
タ素子１５．１６と抵抗素子１８とは一般的には近接し
ていない。このため、素子１５〜１８の配置を回路記述
のイメージに近付けることができず、回路のレイアウト
が容易でない。
請求項１のマスタスライス方式の半導体集積回路装置で
は、使用されているバイポーラトランジスタ素子１５．
１６では電極窓２５が開口されて電気的接続が行われて
おり、使用されていない前記バイポーラトランジスタ素
子１５．１６上は配線領域となっている。
は、使用されているバイポーラトランジスタ素子１５．
１６では電極窓２５が開口されて電気的接続が行われて
おり、使用されていない前記バイポーラトランジスタ素
子１５．１６上は配線領域となっている。
請求項２のマスタスライス方式の半導体集積回路装置で
は、バイポーラトランジスタ素子１５．１６間の素子分
離領域２２上に少なくとも抵抗層２１が形成されている
。
は、バイポーラトランジスタ素子１５．１６間の素子分
離領域２２上に少なくとも抵抗層２１が形成されている
。
請求項３のマスタスライス方式の半導体集積回路装置で
は、使用されていない前記抵抗層２１上が配線領域とな
っている。
は、使用されていない前記抵抗層２１上が配線領域とな
っている。
請求項１のマスタスライス方式の半導体集積回路装置で
は、使用するバイポーラトランジスタ素子１５．１６に
対してのみ電極窓２５を開口して電気的接続を行い、使
用しないバイポーラトランジスタ素子１５．１６上は配
線領域としているので、能動領域と配線領域とを自由に
決定することができる。従って、回路設計の最適化を図
ることができ、無駄な領域をなくすことができる。
は、使用するバイポーラトランジスタ素子１５．１６に
対してのみ電極窓２５を開口して電気的接続を行い、使
用しないバイポーラトランジスタ素子１５．１６上は配
線領域としているので、能動領域と配線領域とを自由に
決定することができる。従って、回路設計の最適化を図
ることができ、無駄な領域をなくすことができる。
また、使用しないバイポーラトランジスタ素子１５．１
６上を配線領域としているので、配線専用の領域を設け
る必要がない。従って、従来の配線専用の領域にもバイ
ポーラトランジスタ素子１５．１６を配置することがで
きる。
６上を配線領域としているので、配線専用の領域を設け
る必要がない。従って、従来の配線専用の領域にもバイ
ポーラトランジスタ素子１５．１６を配置することがで
きる。
請求項２のマスタスライス方式〇半厚体集積回路装置で
は、素子分離領域２２上に抵抗層２１が形成されている
ので、半導体チップ１１のサイズを増加させることなく
抵抗層２１を形成することができる。
は、素子分離領域２２上に抵抗層２１が形成されている
ので、半導体チップ１１のサイズを増加させることなく
抵抗層２１を形成することができる。
また、バイポーラトランジスタ素子１５．１６と抵抗層
２１とが近接しているので、素子配置を回路記述のイメ
ージに近付けることができる。
２１とが近接しているので、素子配置を回路記述のイメ
ージに近付けることができる。
請求項３のマスタスライス方式の半導体集積回路装置で
は、使用されていない抵抗層２１上が配線領域となって
いるので、素子分離領域２２上に抵抗層２１を形成して
も配線領域の確保が可能である。
は、使用されていない抵抗層２１上が配線領域となって
いるので、素子分離領域２２上に抵抗層２１を形成して
も配線領域の確保が可能である。
以下、バイポーラマスタスライス方式の半導体集積回路
装置に適用した本願の発明の一実施例を、第１図〜第４
図を参照しながら説明する。
装置に適用した本願の発明の一実施例を、第１図〜第４
図を参照しながら説明する。
第１図に示す様に、本実施例でも半導体チップ１１の周
辺に周辺セル１２が配置されているが、内部セル１３は
周辺セル１２に囲まれた状態で敷き詰められている。従
って、本実施例には配線専用の領域がない。
辺に周辺セル１２が配置されているが、内部セル１３は
周辺セル１２に囲まれた状態で敷き詰められている。従
って、本実施例には配線専用の領域がない。
内部セル１３の各列には、第２図に示す様に、夫々、Ｎ
ＰＮバイポーラトランジスタ素子１５及び１氏抗素子２
１、ＰＮＰバイポーラトランジスタ素子１６及び抵抗素
子２１、ＭＩＳ容量素子１７が配置されており、内部セ
ル１３の全体はこれらのパターンの繰り返しになってい
る。
ＰＮバイポーラトランジスタ素子１５及び１氏抗素子２
１、ＰＮＰバイポーラトランジスタ素子１６及び抵抗素
子２１、ＭＩＳ容量素子１７が配置されており、内部セ
ル１３の全体はこれらのパターンの繰り返しになってい
る。
内部セル１３の何れの列の間にも、第３図から明らかな
様に素子分離領域２２しがなく、既述の様に配線専用の
領域がない。
様に素子分離領域２２しがなく、既述の様に配線専用の
領域がない。
抵抗素子２１は、第４図に示す様に、ＮＰＮバイポーラ
トランジスタ素子１５同士の間及びＰＮＰバイポーラト
ランジスタ素子１６同士の間の素子分離領域２２上であ
って層間絶縁膜２３内の多結晶Ｓｉ層によって構成され
ている。
トランジスタ素子１５同士の間及びＰＮＰバイポーラト
ランジスタ素子１６同士の間の素子分離領域２２上であ
って層間絶縁膜２３内の多結晶Ｓｉ層によって構成され
ている。
この様な本実施例におけるマスタスライスは、ＭＩＳ容
量素子１７の誘電体膜２４のみが層間絶縁膜２３から露
出している状態まで製造されている。
量素子１７の誘電体膜２４のみが層間絶縁膜２３から露
出している状態まで製造されている。
従って配線工程は、回路中で使用する素子１５〜１７．
２１に対する電極窓２５の開口から開始する。そして配
線２６は、回路中で使用しないために電極窓２５が開口
されていない素子１５〜１７．２１上や素子分離領域２
２上を通過させる。
２１に対する電極窓２５の開口から開始する。そして配
線２６は、回路中で使用しないために電極窓２５が開口
されていない素子１５〜１７．２１上や素子分離領域２
２上を通過させる。
なお、以上の様な本実施例はバイポーラマスタスライス
方式の半導体集積回路装置に本発明を適用したものであ
るが、第２図に示した素子１５〜１７．２１の他に更に
Ｍ ＯＳ トランジスタが形成されこれらのパターンが
繰り返されて内部セル１３が構成されているＢ１−ＭＯ
Ｓマスタスライス方式の半導体集積回路装置や、上記の
ＭＯＳ）ランジスタの代りにＣＭＯＳトランジスタを形
成したＢ１−ＣＭＯＳマスタスライス方式の半導体集積
回路装置等にも本発明を適用することができる。
方式の半導体集積回路装置に本発明を適用したものであ
るが、第２図に示した素子１５〜１７．２１の他に更に
Ｍ ＯＳ トランジスタが形成されこれらのパターンが
繰り返されて内部セル１３が構成されているＢ１−ＭＯ
Ｓマスタスライス方式の半導体集積回路装置や、上記の
ＭＯＳ）ランジスタの代りにＣＭＯＳトランジスタを形
成したＢ１−ＣＭＯＳマスタスライス方式の半導体集積
回路装置等にも本発明を適用することができる。
〔発明の効果〕
請求項１のマスタスライス方式の半導体集積回路装置で
は、従来の配線専用の領域にもバイポーラトランジスタ
素子を配置することができ、しかも回路設計に際して無
駄な領域をなくすことができるので、高集積化が可能で
ある。
は、従来の配線専用の領域にもバイポーラトランジスタ
素子を配置することができ、しかも回路設計に際して無
駄な領域をなくすことができるので、高集積化が可能で
ある。
請求項２のマスタスライス方式の半導体集積回路装置で
は、半導体チップのサイズを増加させることなく抵抗層
を形成することができるので、高集積化が可能である。
は、半導体チップのサイズを増加させることなく抵抗層
を形成することができるので、高集積化が可能である。
また、素子配置を回路記述のイメージに近付けることが
できるので、回路のレイアウトも容易である。
できるので、回路のレイアウトも容易である。
請求項３のマスタスライス方式の半導体集積回路装置で
は、素子分離領域上に抵抗層を形成しても配線領域の確
保が可能であるので、集積度が高く且つ回路のレイアウ
トも容易である様にしても、配線領域の確保が可能であ
る。
は、素子分離領域上に抵抗層を形成しても配線領域の確
保が可能であるので、集積度が高く且つ回路のレイアウ
トも容易である様にしても、配線領域の確保が可能であ
る。
第１図〜第４図は本願の発明の一実施例を示しており、
第１図は平面図、第２図は要部の拡大平面図、第３図及
び第４図は第２図の夫々ＩＩＩ−ＩＩＩ線及びＴＶ−Ｔ
Ｖ線に沿う拡大側断面図である。 第５図及び第６図は本願の発明の一従来例を示しており
、第５図は第１図に対応する平面図、第６図は第２図に
対応する要部の拡大平面図である。 なお図面に用いた符号において、 １１・−・・・・・−・・−・−−−−−一半導体チツ
ブ１５−−−−−−−−・−−−−−Ｎ Ｐ Ｎバイポ
ーラトランジスタ素子 １６−・−・−−−−一−−−・−−−−Ｐ Ｎ Ｐバ
イポーラトランジスタ素子 ２１−−−−−−−−−−−−−一抵抗素子２２−−−
−−−−−−−−−−一素子分離領域２５１．・−−−
−−−一一−−−−電掻窓である。
第１図は平面図、第２図は要部の拡大平面図、第３図及
び第４図は第２図の夫々ＩＩＩ−ＩＩＩ線及びＴＶ−Ｔ
Ｖ線に沿う拡大側断面図である。 第５図及び第６図は本願の発明の一従来例を示しており
、第５図は第１図に対応する平面図、第６図は第２図に
対応する要部の拡大平面図である。 なお図面に用いた符号において、 １１・−・・・・・−・・−・−−−−−一半導体チツ
ブ１５−−−−−−−−・−−−−−Ｎ Ｐ Ｎバイポ
ーラトランジスタ素子 １６−・−・−−−−一−−−・−−−−Ｐ Ｎ Ｐバ
イポーラトランジスタ素子 ２１−−−−−−−−−−−−−一抵抗素子２２−−−
−−−−−−−−−−一素子分離領域２５１．・−−−
−−−一一−−−−電掻窓である。
Claims (1)
- 【特許請求の範囲】 １、基本素子としてバイポーラトランジスタ素子を含ん
でいるマスタスライス方式の半導体集積回路装置におい
て、 使用されている前記バイポーラトランジスタ素子では電
極窓が開口されて電気的接続が行われており、 使用されていない前記バイポーラトランジスタ素子上は
配線領域となっているマスタスライス方式の半導体集積
回路装置。 ２、基本素子としてバイポーラトランジスタ素子を含ん
でいるマスタスライス方式の半導体集積回路装置におい
て、 前記バイポーラトランジスタ素子間の素子分離領域上に
少なくとも抵抗層が形成されているマスタスライス方式
の半導体集積回路装置。 ３、使用されていない前記抵抗層上が配線領域となって
いる請求項２記載のマスタスライス方式の半導体集積回
路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030578A JP2850345B2 (ja) | 1989-02-09 | 1989-02-09 | マスタスライス方式の半導体集積回路装置 |
| DE69012848T DE69012848T2 (de) | 1989-02-09 | 1990-02-02 | Integrierte Halbleiterschaltungsanordnungen. |
| EP90301089A EP0382415B1 (en) | 1989-02-09 | 1990-02-02 | Semiconductor integrated circuit devices |
| KR1019900001390A KR0146955B1 (ko) | 1989-02-09 | 1990-02-06 | 마스타 슬라이스 방식의 반도체 집적회로장치 |
| US07/476,606 US5101258A (en) | 1989-02-09 | 1990-02-07 | Semiconductor integrated circuit device of master slice approach |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030578A JP2850345B2 (ja) | 1989-02-09 | 1989-02-09 | マスタスライス方式の半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02209769A true JPH02209769A (ja) | 1990-08-21 |
| JP2850345B2 JP2850345B2 (ja) | 1999-01-27 |
Family
ID=12307739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030578A Expired - Fee Related JP2850345B2 (ja) | 1989-02-09 | 1989-02-09 | マスタスライス方式の半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2850345B2 (ja) |
| KR (1) | KR0146955B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110042A (ja) * | 1991-10-18 | 1993-04-30 | Nec Corp | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54108588A (en) * | 1978-02-14 | 1979-08-25 | Nippon Telegr & Teleph Corp <Ntt> | Structure of large-scale integrated circuit chip |
| JPS5636153A (en) * | 1979-08-31 | 1981-04-09 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS61229346A (ja) * | 1985-02-23 | 1986-10-13 | エステイ−シ− ピ−エルシ− | 集積回路上への多結晶シリコンパタ−ンの形成方法 |
| JPS6473637A (en) * | 1987-09-14 | 1989-03-17 | Nec Corp | Semiconductor integrated circuit device |
-
1989
- 1989-02-09 JP JP1030578A patent/JP2850345B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-06 KR KR1019900001390A patent/KR0146955B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54108588A (en) * | 1978-02-14 | 1979-08-25 | Nippon Telegr & Teleph Corp <Ntt> | Structure of large-scale integrated circuit chip |
| JPS5636153A (en) * | 1979-08-31 | 1981-04-09 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| JPS61229346A (ja) * | 1985-02-23 | 1986-10-13 | エステイ−シ− ピ−エルシ− | 集積回路上への多結晶シリコンパタ−ンの形成方法 |
| JPS6473637A (en) * | 1987-09-14 | 1989-03-17 | Nec Corp | Semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110042A (ja) * | 1991-10-18 | 1993-04-30 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0146955B1 (ko) | 1998-11-02 |
| JP2850345B2 (ja) | 1999-01-27 |
| KR900013615A (ko) | 1990-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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