JPH01133345A - 半導体集積回路及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はＭＩＳ型容量素子を組み込んだ半導体集積回路
の、ＮＰＮ　トランジスタのｈＦ！！制御を容易ならし
めた製造方法に関する。

（ロ）従来の技術 バイポーラ型ＩＣは、コレクタとなる半導体層表面にベ
ース、エミッタを２重拡散して形成した縦型のＮＰＮ　
トランジスタを主体として構成されている。その為、前
記ＮＰＮ　トランジスタを製造するベース及びエミッタ
拡散工程は必要不可大の工程であり、コレクタ直列抵抗
を低減する為の高濃度埋込層形成工程やエピタキシャル
届成長工程、各素子を接合分離する為の分離領域形成工
程や電気的接続の為の電極形成工程等と並んでバイポー
ラ型ＩＣを製造するのに欠かせない工程（基本工程）で
ある。

一方、回路的な要求から他の素子、例えばＰＮＰトラン
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はＮＰＮトランジスタの特性を
最重要視して諸条件が設定される為、前記基本工程だけ
では集積化が困難な場合が多い。そこで、基本的なＮＰ
Ｎトランジスタの形成を目的とせず、他の素子を組み込
む為もしくは他素子の特性を向上することを目的として
新規な工程を追加することがある。例えば前記エミッタ
拡散によるカソード領域とでツェナーダイオードのツェ
ナー電圧を制御するアノード領域を形成する為のＰ４拡
散工程、ベース領域とは比抵抗が異なる抵抗領域を形成
する為のＲ拡散工程やインプラ抵抗形成工程、ＭＯＳ型
よりも大きな容量が得られる窒化膜容量を形成する為の
窒化膜形成工程、ＮＰＮ　トランジスタのコレクタ直列
抵抗を更に低減する為のコレクタ低抵抗領域形成工程等
がそれであり、全てバイポーラＩＣの用途や目的及びコ
スト的な面から検討して追加するか否かが決定される工
程（オプション工程）である。

上記オプション工程を利用して形成したＭＩＳ型容量を
第４図に示す。同図において、（１）はＰ型半導体基板
、（２）はＮ型エピタキシャル層、（３）はＮ＋型埋込
層、（４）はＰ＋型分離領域、（５）はアイランド、（
６）はエミッタ拡散によるＮ＋型の下部電極領域、（７
）は高誘電率絶縁体としてのシリコン窒化膜（ｓｉｓＮ
４）、（８）はアルミニウム材料から成る上部電極、（
９）は酸化膜、（１０）は電極である。

尚、窒化膜を利用したＭＩＳ型容量としては、例えば特
開昭６０−２４４０５６号公報に記載されている。

（八）発明が解決しようとする問題点 しかしながら、従来のＭＩＳ型容量は下部電極としてＮ
ＰＮトランジスタのエミッタ領域を利用している為、エ
ミッタ領域形成用のＮ型不純物をデボした後に窒化膜を
形成し、その後でＮ型不純物のドライブインを行なわな
ければならない。すると、窒化膜のデボに使用する８０
０℃前後の熱処理がエミッタ領域を拡散させる為、ＮＰ
Ｎ）ランジスタのｂｅｔ（電流増幅率）のばらつきが大
きく、そのコントロールが難しい欠点があった。

また、窒化膜の形成に必要なオプション工程を追加した
か否かでエミッタ領域の熱処理条件を変更する必要があ
る為、機種別の工程管理が必要であり、管理の共通化が
できない欠点があった。

（ニ）問題点を解決するための手段 本発明は衛士した欠点に鑑みてなきれ、ＭＩＳ型容量の
下部電極として分は領域（２４）を利用すると共に、エ
ピタキシャル層（２３）表面からボロン（Ｂ）を選択拡
散することによって分離領域（２４）と第１の下部電極
領域（２６）を形成する工程と、再度ポロン（Ｂ）を選
択的に導入することによってベース領域（２７）と第１
の下部電極領域（２６）に重畳する第２の下部電極領域
（２８）を形成する工程と、第１及び第２の下部電極領
域（２６）（２８）表面に窒化膜（５１３Ｎ４）を堆積
し、ＭＩＳ型容量の誘電体薄膜（３ｏ）を形成した後に
ＮＰＮ　トランジスタのエミッタ拡散を行うことを特徴
上する。

（ホ）作用 本発明によれば、ＭＩＳ型容量の下部電極として分離領
域（２４）を利用したので、エミッタ拡散工程より先に
窒化膜のデポを行うことができ、エミッタ領域（３１）
形成以後のＮＰＮ）ランジスタのｈＦ！をばらつかせる
ような熱処理を排除できる。

また、ベース拡散工程を利用して第２の下部電極領域（
２８）を形成するので、下部電極の表面濃度を向上する
ことができる。

（へ）実施例 以下、本発明の一実施例を図面を参照しながら詳細に説
明する。

第１図は本発明の半導体集積回路の断面構造を示し、（
２１）はＰ型のシリコン半導体基板、（２２）は基板（
２１）表面に複数個設けたＮ＋型の埋込層、（２３）は
基板（２１）全面の上に積層して形成したＮ型のエピタ
キシャルｆｆ、（２４＞はエピタキシャル層（２３）を
貫通するＰ＋型の分離領域、（２５）は分離領域（２４
）によってエピタキシャル！　（２３）を島状に形成し
たアイランド、　（２６）は１つのアイランド（２５）
表面に分離領域（２４）の拡散工程を利用して同時に形
成したエピタキシャル層（２３）表面から埋込層（２２
）まで達するＰ＋型のＭＩＳ型容量の第１の下部電極領
域、（２７）は他のアイランド（２５）表面に形成した
ＮＰＮトランジスタのＰ型のベース領域、（２８）は１
つのアイランド（２５）表面に第１の下部電極領域（２
６）に重畳してベース領域（２７）と同時形成した第２
の下部電極領域、（２９）はエピタキシャル層（２３）
表面を覆うシリコン酸化膜（Ｓｉｎ、）、（３ｏ）は第
１及び第２の下部電極領域（２６）（２８）の表面に堆
積したＭＩＳ型容量の誘電体薄膜、（３１）はベース領
域（２７）表面に形成したＮＰＮ）ランジスタのＮ１型
エミッタ領域、（３２）はアイランド（２５）表面に形
成したＮＰＮ）ランジスタのコレクタ取出しの為のＮ“
型コレクタコンタクト領域、（３３）は各領域にコンタ
クトホールを介してオーミックコンタクトするアルミニ
ウド材料から成る電極、（３４）は誘電体薄膜（３０）
の上に第１及び第２の下部電極領域（２６）（２８）と
対向するように設けた上部電極である。第１の下部電極
領域（２６）の底部は全て埋込層（２２）と接する様に
形成し、埋込層（２２）によって第１の下部電極領域（
２６）を基板（２１）の接地電位から電気的に絶縁する
。その為、ＭＩＳ型容量は電気的に独立するので、回路
構成上の制約が無い。

衛士した本願の構造によれば、ＭＩＳ型容量の下部電極
として分離領域（２４）と同時形成した第１の下部電極
領域（２６）を使用したので、誘電体薄膜（３０）の形
成工程をエミッタ拡散工程の前に配置することができる
。また、第１の下部電極領域（２６）に重畳して第２の
下部電極領域（２８）を設けたので、下部電極の表面の
不純物瀝度を向上し、下部電極の抵抗分を下げることが
できる。

以下、本願の製造方法を第２図Ａ乃至第２図Ｆを用いて
説明する。

先ず第２図Ａに示す如く、Ｐ型のシリコン半導体基板（
２１）の表面にアンチモン（Ｓｂ）又はヒ素（Ａｓ）等
のＮ型不純物を選択的にドープしてＮ９型埋込層（２２
）を形成し、基板（２１）全面に厚さ５〜１０μのＮ型
のエピタキシャル層（２３）を積層する。

次に第２図Ｂに示す如く、基板（２１）表面からボロン
（Ｂ）を選択的に拡散することによって、埋込層（２２
）を夫々取囲むようにエピタキシャルＪｆｆｉ（２３）
を貫通するＰ＋型の分離領域（２４）を形成する。分離
領域（２４）で囲まれたエピタキシャル層（２３）が夫
々の回路素子を形成する為のアイランド（２５）となる
。と同時に、分離領域（２４）拡散工程のポロン（Ｂ）
をアイランド（２５）表面の埋込ＷＩ（２２）に対応す
る領域にも拡散し、エピタキシャル層（２３）表面から
埋込層（２２）に到達する第１の下部電極領域（２６）
を形成する。分離領域（２４〉は飽和拡散で形成し、エ
ピタキシャルＫｊ（２３）を貫通させるのでその表面の
不純物濃度は１０　”ａｔｏｍｓ−ｃｍ−”前後となる
。

次に第２図Ｃに示す如く、第１の下部電極領域（２６〉
を形成したアイランド（２５）とは別のアイランド（２
５）の表面にボロン（Ｂ）を選択的にイオン注入又は拡
散することによってＮＰＮ　トランジスタのベースとな
るベース領域（２７）を形成する。と同時に、１つのア
イランド（２５）表面にも第１の下部電極領域（２６）
に重畳してボロン（Ｂ）を拡散し、ＭＩＳ型容量の第２
の下部電極領域（２８）を形成する。

次に第２図りに示す如く、エピタキシャル店（２３）表
面の酸化膜（２９）を選択的にエツチング除去して第１
及び第２の下部電極領域（２６）（２８）表面の一部を
露出させ、エピタキシャル層＜２３）全面に常圧ＣＶＤ
法等の技術を用いて膜厚数百〜千数百人のシリコン窒化
膜＜５ｉｓＮａ＞を堆積させる。シリコン窒化膜はシリ
コン酸化膜よりも高い誘電率を示すので、大容量を形成
することが可能である。そして、前記シリコン窒化膜表
面に周知のレジストパターンを形成し、ドライエッチ等
の技術を利用して前記露出した第１及び第２の下部電極
領域（２６）（２８）の表面を覆う誘電体薄膜（３０）
を形成する。その後、誘電体薄膜（３０）を覆う様にＣ
ＶＤ法による酸化膜（２９）を堆積させる。

次に第１図Ｅに示す如く、ＮＰＮトランジスタのベース
領域（２７〉表面とアイランド（２５）表面の酸化膜（
２９）を開孔し、この酸化膜（２９）をマスクとしてリ
ン（Ｐ）を選択拡散することによりＮ＋型のエミッタ領
域（３１）とコレクタコンタクト領域（３２）を形成す
る。

次に第２図Ｆに示す如く、酸化膜（２９）上にネガ又は
ポジ型のフォトレジストによるレジストパターンを形成
し、誘電体薄膜（３０）上の酸化膜（２９）を除去し、
さらにウェット又はドライエツチングによって酸化膜（
２９）の所望の部分に電気的接続の為のフンタクトホー
ルを開孔する。そして、基板（２１）全面に周知の蒸着
又はスパッタ技術によりアルミニウム層を形成し、この
アルミニウム層を再度パターニングすることによって所
望形状の電極（２９）と誘電体薄膜（３０）上の上部電
極（３４）を形成する。

衛士した本願の製造方法によれば、ＭＩＳ型容量の下部
電極を形成するのに分離領域（２４）の拡散層ａとＮＰ
Ｎトランジスタのベース領域（２７）の拡散工程を利用
したので、何ら付加工程を要すること無＜ＭＩＳ型容量
誘電体薄膜（２９）の製造工程をエミッタ拡散工程の前
に設置することができる。

すると、エミッタ領域（３１）形成用のリン（Ｐ）のデ
ポジットからリン（Ｐ）のドライブインの間にＭＩＳ型
容量形成の為の熱処理を配置する必要が無く、デポジッ
トによってリン（Ｐ）が初期拡散された状態から即ＮＰ
Ｎトランジスタのｈｔｔ（電流増幅率）コントロールの
為の熱処理（ドライブイン）工程を行なうことができる
。その為、ＮＰＮトランジスタのり。のばらつきが少な
く、ＭＩＳ型容量を組み込んだことによるｈ０コントロ
ールの難しさを解消できる。また、ＭＩＳ型容量を組み
込んだ機種とそうでない機種とでエミッタ領域（３０）
の熱処理条件を一本化することができるので、機種別の
工程管理が極めて容易になる。

本発明は第１図の実施例に限らず、上下分離の技術を利
用した半導体集積回路にも応用が可能である。さらに、
上下分離技術を用いたものにおいて、上下共に利用する
のでは無く第３図の第２の実施例の様に上下分離領域（
韮）の上側拡散層（３６）のみを利用して第１の下部電
極領域（２６）を形成することも考えられる。この場合
は、第１の下部電極領域（２６）が埋込ＪｇＩ（２２）
までは達しないので基板（２１）この電気的絶縁が行え
る。

（ト）発明の詳細 な説明した如く、本発明によればＭＩＳ型容量をオプシ
ョンデバイスとして追加したことによるＮＰＮ　）ラン
ジスタのｈ□のばらつきが僅んど無いので、ＮＰＮトラ
ンジスタのｈＦＩｌのフントロールが極めて容易な半導
体集積回路及びその製造方法を提供できる利点を有する
。しかも、分離領域（２４）とベース領域（２７）の拡
散工程を利用してＭＩＳ型容量の下部電極を形成したの
で、何ら付加工程を追加することが無い、下部電極の抵
抗成分を減じるここのできる半導体集積回路を提供でき
る利点を有する。また、ＭＩＳ型容量を組み込んだ機種
とそうでない機種とでエミッタ領域（３１）の処理条件
を一本化できるので、機種別の工程管理を簡略化でき、
さらには異なる機種のウェハーを同一拡散炉内で処理す
るといった多機種少量生産が可能になる利点をも有する
。

【図面の簡単な説明】

第１図は本発明を説明する為の断面図、第２図Ａ乃至第
２図Ｆは本発明の製造方法を説明する為の断面図、第３
図は本発明の第２の実施例を説明する為の断面図、第４
図は従来例を説明する為の断面図である。 （２１）はＰ型半導体基板、　（２６）はＭＩＳ型容量
の第１の下部電極領域、　（２７）はＮＰＮ）ランジス
タのＰ型ベース領域、　（２８）はＭＩＳ型容量の第２
の下部電極領域、　（３０）は誘電体薄膜、　（３１）
はＮＰＮ　ｌ−ランジスタのＮ＋型エミッタ領域、〈３
４）はＭＩＳ型容量の上部電極である。

Claims (2)

【特許請求の範囲】
1. （１）一導電型半導体基板の上に形成した逆導電型のエ
   ピタキシャル層と、前記基板表面に形成した逆導電型の
   埋込層と、この埋込層を夫々取囲むようにエピタキシャ
   ル層を分離した一導電型の分離領域と、該分離領域によ
   って複数個形成したアイランドと、１つのアイランド表
   面に前記分離領域と同一工程で形成した一導電型のＭＩ
   Ｓ型容量の第１の下部電極領域と、他のアイランド表面
   に形成した縦型バイポーラトランジスタの一導電型のベ
   ース領域と、前記１つのアイランドの第１の下部電極領
   域に重畳するように前記ベース領域と同一工程で形成し
   た第２の下部電極領域と、前記ベース領域の表面に形成
   した縦型バイポーラトランジスタの逆導電型のエミッタ
   領域と、前記第１及び第２の下部電極領域表面の一部の
   領域を覆う様に設けた誘電体薄膜と、該誘電体薄膜を挾
   んで前記第１及び第２の下部電極領域と対向するように
   前記誘電体薄膜上に形成したＭＩＳ型容量の上部電極と
   を具備することを特徴とする半導体集積回路。
2. （２）一導電型の半導体基板表面に逆導電型の埋込層を
   形成する工程、 前記基板の上に逆導電型のエピタキシャル層を形成する
   工程、 前記エピタキシャル層表面から一導電型の分離領域を形
   成して複数個のアイランドを形成すると共に、前記分離
   領域の形成工程によって１つのアイランド表面にＭＩＳ
   型容量の下部電極領域を形成する工程、 前記エピタキシャル層表面に一導電型の不純物を選択的
   に導入することによって前記他のアイランド表面に縦型
   バイポーラトランジスタのベース領域を、前記１つのア
   イランド表面には前記第１の下部電極領域に重畳してＭ
   ＩＳ型容量の第２の下部電極領域を同時に形成する工程
   、 前記下部電極領域表面の一部の領域を露出し、前記ＭＩ
   Ｓ型容量の誘電体薄膜を堆積して形成する工程、 前記誘電体薄膜を形成した後、逆導電型の不純物を選択
   的に拡散することによって前記縦型バイポーラトランジ
   スタのエミッタ領域を形成する工程、 全面に導電体膜を形成し、前記誘電体薄膜の上に前記Ｍ
   ＩＳ型容量の上部電極を、所望の領域には各領域とオー
   ミックコンタクトする電極を配設する工程とを具備する
   ことを特徴とする半導体集積回路の製造方法。